Intel AN 522 Реализация интерфейса шины LVDS в поддерживаемых семействах устройств FPGA

Шина LVDS (BLVDS) расширяет возможности двухточечной связи LVDS до многоточечной конфигурации. Multipoint BLVDS предлагает эффективное решение для многоточечных приложений объединительной платы.

Поддержка реализации BLVDS в устройствах Intel FPGA

Вы можете внедрить интерфейсы BLVDS в эти устройства Intel, используя перечисленные стандарты ввода-вывода.

Примечание:
Функции программирования мощности привода и скорости нарастания в этих устройствах позволяют настроить многоточечную систему для достижения максимальной производительности. Чтобы определить максимальную поддерживаемую скорость передачи данных, выполните моделирование или измерение на основе конкретной настройки системы и приложения.
BLVDS болееview на странице 4
Технология BLVDS в устройствах Intel на стр. 6
Потребляемая мощность BLVDS на стр. 9
BLVDS Дизайн Example на странице 10
Анализ производительности на стр. 17
История изменений документа для AN 522: Реализация интерфейса Bus LVDS в поддерживаемых семействах устройств Intel FPGA на стр. 25
Сопутствующая информация
Стандарты ввода-вывода для интерфейса BLVDS в устройствах Intel FPGA на стр. 7

BLVDS болееview

Типичная многоточечная система BLVDS состоит из нескольких пар передатчиков и приемников (трансиверов), которые подключены к шине.
Многоточечный BLVDSКонфигурация на предыдущем рисунке обеспечивает двунаправленную полудуплексную связь при минимальной плотности межсоединений. Любой приемопередатчик может взять на себя роль передатчика, а остальные приемопередатчики будут действовать как приемники (одновременно может быть активен только один передатчик). Обычно требуется управление трафиком шины с помощью протокола или аппаратного решения, чтобы избежать конфликта драйверов на шине. На производительность многоточечной BLVDS сильно влияют емкостная нагрузка и согласование на шине.
Соображения по дизайну
Хорошая многоточечная схема должна учитывать емкостную нагрузку и оконечную нагрузку на шине, чтобы обеспечить лучшую целостность сигнала. Вы можете свести к минимуму емкость нагрузки, выбрав приемопередатчик с малой емкостью контактов, разъем с малой емкостью и короткий шлейф. Одним из аспектов проектирования многоточечных BLVDS является эффективный дифференциальный импеданс полностью загруженной шины, называемый эффективным импедансом, и задержка распространения по шине. Другие соображения по проектированию многоточечных BLVDS включают отказоустойчивое смещение, тип разъема и разводку выводов, схему трассировки шины на печатной плате и характеристики скорости фронта драйвера.
Эффективное сопротивление
Эффективный импеданс зависит от волнового сопротивления дорожки шины Zo и емкостной нагрузки на шину. Разъемы, шлейф на сменной плате, упаковка и входная емкость приемника вносят свой вклад в емкостную нагрузку, которая снижает эффективное сопротивление шины.
Уравнение 1. Уравнение эффективного дифференциального импеданса
Используйте это уравнение для аппроксимации эффективного дифференциального сопротивления нагруженной шины (Zeff).Где:

• Zdiff (Ом) ≈ 2 × Zo = дифференциальное волновое сопротивление шины
•  Co (пФ/дюйм) = характеристическая емкость на единицу длины шины.
• CL (пФ) = емкость каждой нагрузки
•  N = количество нагрузок на шину
•  H (дюйм) = d × N = общая длина автобуса
•  d (дюйм) = расстояние между каждой съемной картой
•  Cd (пФ/дюйм) = CL/d = распределенная емкость на единицу длины шины.

Увеличение емкости нагрузки или уменьшение расстояния между сменными платами снижает эффективное сопротивление. Для оптимизации производительности системы важно выбрать приемопередатчик и разъем с малой емкостью. Длина каждого шлейфа приемника между разъемом и выводом ввода/вывода приемопередатчика должна быть как можно короче.
Нормализованный эффективный импеданс в сравнении с Cd/Co
На этом рисунке показано влияние распределенной емкости на нормализованный эффективный импеданс.Терминирование требуется на каждом конце шины, в то время как данные передаются в обоих направлениях. Чтобы уменьшить отражение и звон на шине, вы должны согласовать согласующий резистор с эффективным импедансом. Для системы с Cd/Co = 3 эффективное сопротивление в 0.5 раза больше Zdiff. С двойным окончанием на шине водитель видит эквивалентную нагрузку в 0.25 раза больше Zdiff; и, таким образом, уменьшает размах сигналов и запас по дифференциальному шуму на входах приемника (если используется стандартный драйвер LVDS). Драйвер BLVDS решает эту проблему, увеличивая ток привода для достижения аналогичного уровня громкости.tage свинг на входах приемника.
Задержка распространения
Задержка распространения (tPD = Zo × Co) — это временная задержка в линии передачи на единицу длины. Это зависит от волнового сопротивления и характеристики
емкость шины.
Эффективная задержка распространения
Для загруженной шины вы можете рассчитать эффективную задержку распространения с помощью этого уравнения. Вы можете рассчитать время распространения сигнала от драйвера A к приемнику B как tPDEFF × длину линии между драйвером A и приемником B.

Технология BLVDS в устройствах Intel

В поддерживаемых устройствах Intel интерфейс BLVDS поддерживается во всех блоках ввода/вывода строк или столбцов, которые питаются от напряжения VCCIO 1.8 В (устройства Intel Arria 10 и Intel Cyclone 10 GX) или 2.5 В (другие поддерживаемые устройства). В этих банках ввода-вывода интерфейс поддерживается на выводах дифференциального ввода-вывода, но не на выделенных выводах входа или выхода часов. Однако в устройствах Intel Arria 10 и Intel Cyclone 10 GX интерфейс BLVDS поддерживается на выделенных тактовых выводах, которые используются в качестве общих вводов-выводов.

•  Передатчик BLVDS использует два несимметричных выходных буфера, причем второй выходной буфер запрограммирован как инвертированный.
•  Приемник BLVDS использует специальный входной буфер LVDS.

Буферы ввода-вывода BLVDS в поддерживаемых устройствахИспользуйте разные буферы ввода или вывода в зависимости от типа приложения:

• Многоточечное приложение — используйте входной или выходной буфер в зависимости от того, предназначено ли устройство для работы драйвера или приемника.
• Многоточечное приложение — буфер вывода и буфер ввода используют одни и те же контакты ввода/вывода. Вам требуется выходной сигнал включения (oe) для трех состояний выходного буфера LVDS, когда он не отправляет сигналы.
•  Не включайте встроенное последовательное окончание (RS OCT) для выходного буфера.
• Используйте внешние резисторы на выходных буферах, чтобы обеспечить согласование импеданса с шлейфом на сменной плате.
• Не включайте встроенную дифференциальную нагрузку (RD OCT) для дифференциального входного буфера, поскольку оконечная нагрузка шины обычно реализуется с помощью внешних согласующих резисторов на обоих концах шины.

Стандарты ввода-вывода для интерфейса BLVDS в устройствах Intel FPGA
Вы можете реализовать интерфейс BLVDS, используя соответствующие стандарты ввода-вывода и требования к силе тока для поддерживаемых устройств Intel.
Стандарт ввода-вывода и функции Поддержка интерфейса BLVDS в поддерживаемых устройствах Intel

1.  Вывод DIFFIO_TX не поддерживает настоящие дифференциальные приемники LVDS.

Для получения дополнительной информации обратитесь к документации по соответствующему устройству, как указано в разделе связанной информации:

• Информацию о назначении контактов см. в распиновке устройства. files.
• Информацию о функциях стандартов ввода-вывода см. в главе «Ввод-вывод» руководства по устройству.
•  Электрические характеристики см. в техническом описании устройства или документе с характеристиками постоянного тока и переключения.

Сопутствующая информация

•  Распиновка Intel Stratix 10 Files
•  Распиновка Stratix V Files
• Распиновка Stratix IV Files
•  Распиновка устройства Stratix III Files
•  Распиновка устройства Intel Arria 10 Files
•  Распиновка устройства Arria V Files
•  Распиновка устройства Arria II GX Files
• Распиновка устройства Intel Cyclone 10 GX Files
• Распиновка устройства Intel Cyclone 10 LP Files
• Распиновка устройства Cyclone V Files
•  Распиновка устройства Cyclone IV Files
• Распиновка устройства Cyclone III Files
• Распиновка устройства Intel MAX 10 Files
• Руководство пользователя ввода-вывода общего назначения Intel Stratix 10
•  Функции ввода-вывода в устройствах Stratix V
•  Функции ввода-вывода в устройстве Stratix IV
•  Функции ввода/вывода устройства Stratix III
• Функции ввода-вывода в устройствах Stratix V
•  Функции ввода-вывода в устройстве Stratix IV
•  Функции ввода/вывода устройства Stratix III
•  Ввод-вывод и высокоскоростной ввод-вывод в устройствах Intel Arria 10
•  Функции ввода-вывода в устройствах Arria V
• Функции ввода-вывода в устройствах Arria II
•  Ввод-вывод и высокоскоростной ввод-вывод в устройствах Intel Cyclone 10 GX
•  Ввод-вывод и высокоскоростной ввод-вывод в устройствах Intel Cyclone 10 LP
• Функции ввода-вывода в устройствах Cyclone V
• Функции ввода-вывода в устройствах Cyclone IV
•  Функции ввода-вывода в семействе устройств Cyclone III
• Руководство пользователя ввода-вывода общего назначения Intel MAX 10
•  Техническое описание устройства Intel Stratix 10
• Техническое описание устройства Stratix V
•  Характеристики постоянного тока и переключения для устройств Stratix IV
•  Техническое описание устройства Stratix III: характеристики постоянного тока и переключения
•  Техническое описание устройства Intel Arria 10
•  Техническое описание устройства Arria V
• Спецификация устройства для устройств Arria II
• Техническое описание устройства Intel Cyclone 10 GX
•  Техническое описание устройства Intel Cyclone 10 LP
•  Техническое описание устройства Cyclone V
•  Техническое описание устройства Cyclone IV
• Техническое описание устройства Cyclone III
• Техническое описание устройства Intel MAX 10

Потребляемая мощность BLVDS

• Прежде чем внедрять свой проект в устройство, используйте EPE на основе Excel для поддерживаемого устройства, которое вы используете, чтобы получить расчетную величину потребляемой мощности ввода-вывода BLVDS.
•  Для входных и двунаправленных контактов всегда включен входной буфер BLVDS. Входной буфер BLVDS потребляет энергию, если на шине происходит коммутация (например,ample, другие приемопередатчики отправляют и получают данные, но устройство Cyclone III не является предполагаемым получателем).
•  Если вы используете BLVDS в качестве входного буфера в многоточечном режиме или в качестве двунаправленного буфера в многоточечных приложениях, Intel рекомендует вводить частоту переключения, которая включает все действия на шине, а не только действия, предназначенные для входного буфера устройства Intel BLVDS.

ExampФайл ввода/вывода данных BLVDS в EPE
На этом рисунке показана запись ввода-вывода BLVDS в Cyclone III EPE. Для выбора стандартов ввода-вывода в EPE других поддерживаемых устройств Intel см. соответствующую информацию.Корпорация Intel рекомендует использовать инструмент Intel Quartus Prime Power Analyzer для выполнения точного анализа мощности ввода-вывода BLVDS после завершения проектирования. Инструмент Power Analyzer оценивает мощность на основе специфики проекта после завершения размещения и маршрутизации. Power Analyzer Tool применяет комбинацию вводимых пользователем, полученных в результате моделирования и расчетных действий сигналов, которые в сочетании с подробными моделями цепей дают очень точные оценки мощности.
Сопутствующая информация

• Глава «Анализ энергопотребления», справочник Intel Quartus Prime Pro Edition
  Содержит дополнительную информацию об инструменте Intel Quartus Prime Pro Edition Power Analyzer для семейств устройств Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX.
• Глава «Анализ энергопотребления», справочник Intel Quartus Prime Standard Edition
  Предоставляет дополнительную информацию об инструменте Intel Quartus Prime Standard Edition Power Analyzer для Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III и Intel. МАКС. 10 семейств устройств.
• Ранние оценщики мощности (EPE) и страница анализатора мощности
  Содержит дополнительную информацию об EPE и инструменте Intel Quartus Prime Power Analyzer.
• Реализация интерфейса Bus LVDS в поддерживаемых семействах устройств Intel FPGA на стр. 3
  Список стандартов ввода/вывода для выбора в EPE для оценки энергопотребления BLVDS.

BLVDS Дизайн Example
Дизайн эксampВ этом файле показано, как создать экземпляр буфера ввода-вывода BLVDS на поддерживаемых устройствах с соответствующими IP-ядрами ввода-вывода общего назначения (GPIO) в программном обеспечении Intel Quartus Prime.

•  Устройства Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX — используют IP-ядро GPIO Intel FPGA.
•  Устройства Intel MAX 10 — используйте IP-ядро GPIO Lite Intel FPGA.
•  Все остальные поддерживаемые устройства — используйте IP-ядро ALTIOBUF.

Вы можете скачать дизайн example из ссылки в соответствующей информации. Для экземпляра буфера ввода-вывода BLVDS корпорация Intel рекомендует следующее:

•  Реализуйте IP-ядро GPIO в двунаправленном режиме с включенным дифференциальным режимом.
•  Назначьте стандарт ввода-вывода двунаправленным контактам:
•  BLVDS — устройства Intel Cyclone 10 LP, Cyclone IV, Cyclone III и Intel MAX 10.
•  Дифференциальный SSTL-2 класса I или класса II — устройства Stratix V, Stratix IV, Stratix III, Arria V, Arria II и Cyclone V.
• Дифференциальный SSTL-18 класса I или класса II — устройства Intel Stratix 10, Intel Arria 10 и Intel Cyclone 10 GX.

Работа входных и выходных буферов во время операций записи и чтения

• Порт oe получает сигнал oe от ядра устройства для включения или отключения односторонних выходных буферов.
•  Держите сигнал oe низким, чтобы выходные буферы находились в тройном состоянии во время операции чтения.
•  Функция логического элемента И состоит в том, чтобы не дать переданному сигналу вернуться в ядро ​​устройства. Дифференциальный входной буфер всегда включен.

Сопутствующая информация

•  Буфер ввода/вывода (ALTIOBUF) IP Core Руководство пользователя
•  Руководство пользователя IP-ядра GPIO
•  Руководства по внедрению ввода-вывода Intel MAX 10
• Введение в IP-ядра Intel FPGA
• Дизайн Exampфайлы для АН 522

Предоставляет дизайн Intel Quartus Prime exampфайлы, используемые в этом примечании по применению.
Дизайн Example Рекомендации для устройств Intel Stratix 10
Эти действия применимы только к устройствам Intel Stratix 10. Убедитесь, что вы используете IP-ядро GPIO Intel FPGA.

1. Создайте IP-ядро GPIO Intel FPGA, которое может поддерживать двунаправленный входной и выходной буфер:
   • а. Создайте IP-ядро GPIO Intel FPGA.
   • б. В Data Direction выберите Bidir.
   • в. В поле Ширина данных введите 1.
   • д. Включите Использовать дифференциальный буфер.
   • е. В режиме регистрации выберите «Нет».
2. Подключите модули и входные и выходные порты, как показано на следующем рисунке:
   Подключение входных и выходных портов Exampфайл для устройств Intel Stratix 10
3. В редакторе назначений назначьте соответствующий стандарт ввода-вывода, как показано на следующем рисунке. Вы также можете установить параметры силы тока и скорости нарастания. В противном случае программное обеспечение Intel Quartus Prime использует настройки по умолчанию.
   Назначение ввода-вывода BLVDS в редакторе назначений Intel Quartus Prime для устройств Intel Stratix 10
4. Скомпилируйте и выполните функциональное моделирование с помощью программного обеспечения ModelSim* — Intel FPGA Edition.

Сопутствующая информация

• ModelSim — поддержка программного обеспечения Intel FPGA Edition
  Содержит дополнительную информацию о программном обеспечении ModelSim — Intel FPGA Edition и содержит различные ссылки на такие темы, как установка, использование и устранение неполадок.
• Стандарты ввода-вывода для интерфейса BLVDS в устройствах Intel FPGA на стр. 7
  Список контактов и стандартов ввода-вывода, которые можно вручную назначить в поддерживаемых устройствах Intel FPGA для приложений BLVDS.
• Дизайн Exampфайлы для АН 522
  Предоставляет дизайн Intel Quartus Prime exampфайлы, используемые в этом примечании по применению.

Дизайн Example Рекомендации для устройств Intel Arria 10
Эти шаги применимы только к устройствам Intel Arria 10, использующим Intel Quartus Prime Standard Edition. Убедитесь, что вы используете IP-ядро GPIO Intel FPGA.

1. Откройте файл StratixV_blvds.qar. file импортировать дизайн Stratix V exampвставьте в программное обеспечение Intel Quartus Prime Standard Edition.
2. Перенос дизайна exampЧтобы использовать IP-ядро GPIO Intel FPGA:
   • а. В меню выберите «Проект» ➤ «Обновить компоненты IP».
   • б. Дважды щелкните объект «ALIOBUF».
     Появится окно MegaWizard Plug-In Manager для IP-ядра ALTIOBUF.
   • в. Отключите Соответствие проекту/по умолчанию.
   • д. В Текущее выбранное семейство устройств выберите Arria 10.
   • е. Нажмите «Готово», а затем снова нажмите «Готово».
   • ф. В появившемся диалоговом окне нажмите ОК.
     Программное обеспечение Intel Quartus Prime Pro Edition выполняет процесс миграции, а затем отображает редактор параметров IP GPIO.
3. Настройте IP-ядро GPIO Intel FPGA для поддержки двунаправленного буфера ввода и вывода:
   • а. В Data Direction выберите Bidir.
   • б. В поле Ширина данных введите 1.
   • в. Включите Использовать дифференциальный буфер.
   • д. Нажмите «Готово» и сгенерируйте IP-ядро.
4. Подключите модули и входные и выходные порты, как показано на следующем рисунке:
   Подключение входных и выходных портов Exampфайл для устройств Intel Arria 10
5. В редакторе назначений назначьте соответствующий стандарт ввода-вывода, как показано на следующем рисунке. Вы также можете установить параметры силы тока и скорости нарастания. В противном случае программное обеспечение Intel Quartus Prime Standard Edition использует настройки по умолчанию для устройств Intel Arria 10 — дифференциальный стандарт ввода-вывода SSTL-18 класса I или класса II.
   Назначение ввода-вывода BLVDS в редакторе назначений Intel Quartus Prime для устройств Intel Arria 10Примечание:
   Для устройств Intel Arria 10 вы можете вручную назначить расположение контактов p и n для контактов LVDS с помощью редактора назначений.
6. Скомпилируйте и выполните функциональное моделирование с помощью программного обеспечения ModelSim — Intel FPGA Edition.

Сопутствующая информация

• ModelSim — поддержка программного обеспечения Intel FPGA Edition
  Содержит дополнительную информацию о программном обеспечении ModelSim — Intel FPGA Edition и содержит различные ссылки на такие темы, как установка, использование и устранение неполадок.
• Стандарты ввода-вывода для интерфейса BLVDS в устройствах Intel FPGA на стр. 7
  Список контактов и стандартов ввода-вывода, которые можно вручную назначить в поддерживаемых устройствах Intel FPGA для приложений BLVDS.
• Дизайн Exampфайлы для АН 522
  Предоставляет дизайн Intel Quartus Prime exampфайлы, используемые в этом примечании по применению.

Дизайн Example Рекомендации для устройств Intel MAX 10
Эти шаги применимы только к устройствам Intel MAX 10. Убедитесь, что вы используете IP-ядро GPIO Lite Intel FPGA.

1. Создайте IP-ядро GPIO Lite Intel FPGA, которое может поддерживать двунаправленный входной и выходной буфер:
   • а. Создайте IP-ядро GPIO Lite Intel FPGA.
   • б. В Data Direction выберите Bidir.
   • в. В поле Ширина данных введите 1.
   • д. Включите Использовать псевдодифференциальный буфер.
   • е. В режиме регистрации выберите Обход.
2. Подключите модули и входные и выходные порты, как показано на следующем рисунке:
    Подключение входных и выходных портов Exampфайл для устройств Intel MAX 10
3. В редакторе назначений назначьте соответствующий стандарт ввода-вывода, как показано на следующем рисунке. Вы также можете установить параметры силы тока и скорости нарастания. В противном случае программное обеспечение Intel Quartus Prime использует настройки по умолчанию.
   Назначение ввода-вывода BLVDS в редакторе назначений Intel Quartus Prime для устройств Intel MAX 10
4. Скомпилируйте и выполните функциональное моделирование с помощью программного обеспечения ModelSim — Intel FPGA Edition.

Сопутствующая информация

• ModelSim — поддержка программного обеспечения Intel FPGA Edition
  Содержит дополнительную информацию о программном обеспечении ModelSim — Intel FPGA Edition и содержит различные ссылки на такие темы, как установка, использование и устранение неполадок.
• Стандарты ввода-вывода для интерфейса BLVDS в устройствах Intel FPGA на стр. 7
  Список контактов и стандартов ввода-вывода, которые можно вручную назначить в поддерживаемых устройствах Intel FPGA для приложений BLVDS.
• Дизайн Exampфайлы для АН 522
  Предоставляет дизайн Intel Quartus Prime exampфайлы, используемые в этом примечании по применению.

Дизайн ExampРуководство для всех поддерживаемых устройств, кроме Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10.

Эти шаги применимы ко всем поддерживаемым устройствам, кроме Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10. Убедитесь, что вы используете IP-ядро ALTIOBUF.

1.  Создайте IP-ядро ALTIOBUF, которое может поддерживать двунаправленный входной и выходной буфер:
   • а. Создайте IP-ядро ALTIOBUF.
   • б. Настройте модуль как двунаправленный буфер.
   • в. В поле Каково количество буферов, которые нужно создать, введите 1.
   • д. Включите Использовать дифференциальный режим.
2. Подключите модули и входные и выходные порты, как показано на следующем рисунке:
    Подключение входных и выходных портов Example для всех поддерживаемых устройств, кроме устройств Intel Arria 10, Intel Cyclone 10 GX и Intel MAX 10.
3. В Редакторе назначений назначьте соответствующий стандарт ввода-вывода, как показано на следующем рисунке, в соответствии с вашим устройством. Вы также можете установить параметры силы тока и скорости нарастания. В противном случае программное обеспечение Intel Quartus Prime использует настройки по умолчанию.
   • Устройства Intel Cyclone 10 LP, Cyclone IV, Cyclone III и Cyclone III LS — стандарт ввода-вывода BLVDS для двунаправленных контактов p и n, как показано на следующем рисунке.
   • Устройства Stratix V, Stratix IV, Stratix III, Arria V, Arria II и Cyclone V — дифференциальный стандарт ввода-вывода SSTL-2 класса I или класса II.
     Назначение ввода-вывода BLVDS в редакторе назначений Intel Quartus PrimeПримечание: Вы можете вручную назначить расположение контактов p и n для каждого поддерживаемого устройства с помощью редактора назначений. Информацию о поддерживаемых устройствах и выводах, которые можно назначить вручную, см. в соответствующей информации.
4. Скомпилируйте и выполните функциональное моделирование с помощью программного обеспечения ModelSim — Intel FPGA Edition.

ExampФайл результатов функционального моделирования
Когда сигнал oe установлен, BLVDS находится в режиме записи. Когда сигнал oe снят, BLVDS находится в режиме чтения.Примечание:
Для моделирования с использованием Verilog HDL вы можете использовать испытательный стенд blvds_tb.v, который включен в соответствующий пример проекта.ampле.
Сопутствующая информация

• ModelSim — поддержка программного обеспечения Intel FPGA Edition
  Содержит дополнительную информацию о программном обеспечении ModelSim — Intel FPGA Edition и содержит различные ссылки на такие темы, как установка, использование и устранение неполадок.
• Стандарты ввода-вывода для интерфейса BLVDS в устройствах Intel FPGA на стр. 7
  Список контактов и стандартов ввода-вывода, которые можно вручную назначить в поддерживаемых устройствах Intel FPGA для приложений BLVDS.
• Дизайн Exampфайлы для АН 522
  Предоставляет дизайн Intel Quartus Prime exampфайлы, используемые в этом примечании по применению.

Анализ производительности

Многоточечный анализ производительности BLVDS демонстрирует влияние оконечной нагрузки шины, нагрузки, характеристик драйвера и приемника, а также расположения приемника от драйвера в системе. Вы можете использовать прилагаемый дизайн BLVDS exampФайлы для анализа производительности многоточечного приложения:

•  Cyclone III BLVDS дизайн example — эта конструкция бывшаяample применим ко всем поддерживаемым сериям устройств Stratix, Arria и Cyclone. Для семейства устройств Intel Arria 10 или Intel Cyclone 10 GX вам необходимоample к соответствующему семейству устройств, прежде чем вы сможете его использовать.
• Дизайн Intel MAX 10 BLVDS example — эта конструкция бывшаяampФайл применим к семейству устройств Intel MAX 10.
• Дизайн Intel Stratix 10 BLVDS example — эта конструкция бывшаяample применимо к семейству устройств Intel Stratix 10.

Примечание:
Анализ производительности многоточечной BLVDS в этом разделе основан на имитационном моделировании модели Cyclone III BLVDS Input/Output Buffer Information Specification (IBIS) в HyperLynx*.
Корпорация Intel рекомендует использовать эти модели Intel IBIS для моделирования:

• Устройства Stratix III, Stratix IV и Stratix V — дифференциальная модель SSTL-2 IBIS для конкретных устройств
• Устройства Intel Stratix 10, Intel Arria 10(2) и Intel Cyclone 10 GX:
  •  Выходной буфер — дифференциальная модель SSTL-18 IBIS.
  • Входной буфер — модель LVDS IBIS

Сопутствующая информация

• Страница модели Intel FPGA IBIS
  Обеспечивает загрузку моделей устройств Intel FPGA.
•  Дизайн Exampфайлы для АН 522
  Предоставляет дизайн Intel Quartus Prime exampфайлы, используемые в этом примечании по применению.

Настройка системы

 Многоточечный BLVDS с трансиверами Cyclone III BLVDS
На этом рисунке показана схема многоточечной топологии с десятью приемопередатчиками Cyclone III BLVDS (названными от U1 до U10).Предполагается, что линия передачи шины имеет следующие характеристики:

•  Полосовая линия
•  Волновое сопротивление 50 Ом
• Характеристическая емкость 3.6 пФ на дюйм
•  Длина 10 дюймов
• Модели Intel Arria 10 IBIS являются предварительными и недоступны для модели Intel IBIS. web страница. Если вам требуются эти предварительные модели Intel Arria 10 IBIS, свяжитесь с корпорацией Intel.
• Импеданс дифференциальной характеристики шины примерно 100 Ом.
•  Расстояние между каждым приемопередатчиком 1 дюйм
• Шина с обоих концов оконцована согласующим резистором RT

• Сила возбуждения по умолчанию 12 мА
• Настройки медленной скорости нарастания по умолчанию
• Выводная емкость каждого трансивера 6 пФ
•  Заглушка на каждом приемопередатчике BLVDS представляет собой 1-дюймовую микрополоску с характеристическим сопротивлением 50 Ом и характеристической емкостью 3 пФ на дюйм.
•  Емкость соединения (разъем, контактная площадка и переходное отверстие на печатной плате) каждого трансивера с шиной принимается равной 2 пФ.
• Суммарная емкость каждой нагрузки составляет примерно 11 пФ.

При расстоянии нагрузки 1 дюйм распределенная емкость равна 11 пФ на дюйм. Чтобы уменьшить отражение, вызванное шлейфами, а также ослабить сигналы, выходящие из
драйвера, на выходе каждого трансивера установлен согласующий импеданс резистор RS 50 Ом.

Автобусная остановка
Эффективное сопротивление полностью загруженной шины составляет 52 Ом, если вы подставите характеристическую емкость шины и распределенную емкость на единицу длины установки в уравнение эффективного дифференциального импеданса. Для оптимальной целостности сигнала вы должны согласовать RT с 52 Ом. На следующих рисунках показано влияние согласованной, недостаточной и чрезмерной нагрузки на форму дифференциального сигнала (VID) на входных контактах приемника. Скорость передачи данных составляет 100 Мбит/с. На этих рисунках недостаточное согласование (RT = 25 Ом) приводит к отражениям и значительному уменьшению запаса по шуму. В некоторых случаях терминация даже нарушает порог приемника (VTH = ±100 мВ). Когда RT изменяется на 50 Ом, появляется значительный запас по шуму по отношению к VTH, а отражением можно пренебречь.

Влияние завершения шины (драйвер в U1, приемник в U2)
На этом рисунке U1 действует как передатчик, а от U2 до U10 — как приемники.

Влияние завершения шины (драйвер в U1, приемник в U10)
На этом рисунке U1 действует как передатчик, а от U2 до U10 — как приемники.

Влияние завершения шины (драйвер в U5, приемник в U6)
На этом рисунке U5 является передатчиком, а остальные — приемниками.

Влияние завершения шины (драйвер в U5, приемник в U10)
На этом рисунке U5 является передатчиком, а остальные — приемниками.Взаимное расположение драйвера и приемника на шине также влияет на качество принимаемого сигнала. Ближайший к драйверу приемник испытывает наихудший эффект линии передачи, потому что в этом месте скорость фронта самая высокая. Это усугубляется, когда водитель находится в середине автобуса.
Напримерample, сравните рис. 16 на стр. 20 и рис. 18 на стр. 21. VID на приемнике U6 (драйвер на U5) показывает более сильный звон, чем на приемнике U2 (драйвер на U1). С другой стороны, скорость фронта уменьшается, когда приемник находится дальше от водителя. Наибольшее зарегистрированное время нарастания составляет 1.14 нс с драйвером, расположенным на одном конце шины (U1), и приемником на другом конце (U10).

Длина заглушки
Большая длина шлейфа не только увеличивает время полета от драйвера до приемника, но также приводит к большей емкости нагрузки, что вызывает большее отражение.

Эффект увеличения длины шлейфа (драйвер в U1, приемник в U10)
На этом рисунке сравнивается VID на U10, когда длина шлейфа увеличена с одного дюйма до двух дюймов, а драйвер находится на U1.

Оконечная заглушка
Вы должны согласовать импеданс драйвера с характеристическим импедансом шлейфа. Размещение последовательного согласующего резистора RS на выходе драйвера значительно снижает неблагоприятный эффект линии передачи, вызванный длинным шлейфом и высокой скоростью фронта. Кроме того, RS можно изменить, чтобы ослабить VID в соответствии со спецификацией приемника.

Эффект завершения шлейфа (драйвер в U1, приемник в U2 и U10)
На этом рисунке сравниваются VID на U2 и U10, когда U1 ведет передачу.

Скорость поворота драйвера
Высокая скорость нарастания помогает улучшить время нарастания, особенно на приемнике, наиболее удаленном от драйвера. Однако более высокая скорость нарастания также увеличивает звон из-за отражения.

Влияние скорости фронта драйвера (драйвер в U1, приемник в U2 и U10)
На этом рисунке показан эффект скорости нарастания драйвера. Сравнивается медленная и быстрая скорость нарастания при силе возбуждения 12 мА. Драйвер находится на U1, и проверяются формы дифференциальных сигналов на U2 и U10.

Общая производительность системы

Самая высокая скорость передачи данных, поддерживаемая многоточечной BLVDS, определяется по глазковой диаграмме самого дальнего от водителя приемника. В этом месте передаваемый сигнал имеет наименьшую скорость фронта и влияет на открывание глаза. Хотя качество принимаемого сигнала и целевой запас по шуму зависят от приложений, чем шире раскрытие глаза, тем лучше. Однако вы также должны проверить ближайший к водителю приемник, потому что влияние линии передачи обычно ухудшается, если приемник расположен ближе к водителю.
Рис. 23. Глазковая диаграмма при скорости 400 Мбит/с (драйвер в U1, приемник в U2 и U10)
На этом рисунке показаны глазковые диаграммы для U2 (красная кривая) и U10 (синяя кривая) для скорости передачи данных 400 Мбит/с. При моделировании предполагается случайный джиттер с единичным интервалом 1%. Драйвер находится в U1 с настройками силы тока и скорости нарастания по умолчанию. Шина полностью загружена при оптимальном RT = 50 Ом. Наименьшее отверстие для глаз находится в точке U10, которая дальше всего от U1. Высота глаз с.ampled на интервале 0.5 единицы составляет 692 мВ и 543 мВ для U2 и U10 соответственно. В обоих случаях имеется значительный запас по шуму относительно VTH = ±100 мВ.

История изменений документа для AN 522: Реализация интерфейса Bus LVDS в поддерживаемых семействах устройств Intel FPGA

Документы/Ресурсы

Intel AN 522 Реализация интерфейса шины LVDS в поддерживаемых семействах устройств FPGA [pdf] Руководство пользователя AN 522 Реализация интерфейса Bus LVDS в поддерживаемых семействах устройств FPGA, AN 522, Реализация интерфейса Bus LVDS в поддерживаемых семействах устройств FPGA, Интерфейс в поддерживаемых семействах устройств FPGA, Семейство устройств FPGA

Ссылки

• Руководство пользователя