intel AN 522 Gweithredu Rhyngwyneb LVDS Bws mewn Teuluoedd Dyfais FPGA â Chymorth

Mae Bws LVDS (BLVDS) yn ymestyn gallu cyfathrebu pwynt-i-bwynt LVDS i gyfluniad amlbwynt. Mae Multipoint BLVDS yn cynnig ateb effeithlon ar gyfer ceisiadau backplane amlbwynt.

Cefnogaeth Gweithredu BLVDS mewn Dyfeisiau FPGA Intel

Gallwch chi weithredu rhyngwynebau BLVDS yn y dyfeisiau Intel hyn gan ddefnyddio'r safonau I / O rhestredig.

Nodyn:
Mae cryfder y gyriant rhaglenadwy a nodweddion cyfradd slew yn y dyfeisiau hyn yn caniatáu ichi addasu'ch system amlbwynt ar gyfer y perfformiad mwyaf posibl. I bennu'r gyfradd ddata uchaf a gefnogir, perfformiwch efelychiad neu fesuriad yn seiliedig ar osod a chymhwysiad eich system benodol.
BLVDS Drosoddview ar dudalen 4
Technoleg BLVDS mewn Dyfeisiau Intel ar dudalen 6
Defnydd Pŵer BLVDS ar dudalen 9
BLVDS Design Cynample ar dudalen 10
Dadansoddiad Perfformiad ar dudalen 17
Hanes Adolygu Dogfennau ar gyfer AN 522: Gweithredu Rhyngwyneb LVDS Bws mewn Teuluoedd Dyfais FPGA Intel a Gefnogir ar dudalen 25
Gwybodaeth Gysylltiedig
Safonau I/O ar gyfer Rhyngwyneb BLVDS mewn Dyfeisiau Intel FPGA ar dudalen 7

BLVDS Drosoddview

Mae system BLVDS amlbwynt nodweddiadol yn cynnwys nifer o drosglwyddyddion a pharau derbynnydd (transceivers) sydd wedi'u cysylltu â'r bws.
BLVDS amlbwyntMae'r cyfluniad yn y ffigur blaenorol yn darparu cyfathrebu hanner-dwplecs deugyfeiriadol tra'n lleihau dwysedd rhyng-gysylltiad. Gall unrhyw drosglwyddydd gymryd rôl trosglwyddydd, gyda'r trosglwyddyddion sy'n weddill yn gweithredu fel derbynyddion (dim ond un trosglwyddydd all fod yn weithredol ar y tro). Yn nodweddiadol mae angen rheoli traffig bysiau, naill ai trwy brotocol neu ddatrysiad caledwedd er mwyn osgoi cynnen gan yrwyr ar y bws. Mae perfformiad amlbwynt BLVDS yn cael ei effeithio'n fawr gan y llwytho capacitive a therfynu ar y bws.
Ystyriaethau Dylunio
Rhaid i ddyluniad amlbwynt da ystyried y llwyth capacitive a therfyniad ar y bws i gael gwell uniondeb signal. Gallwch leihau'r cynhwysedd llwyth trwy ddewis trosglwyddydd gyda chynhwysedd pin isel, cysylltydd â chynhwysedd isel, a chadw hyd y bonyn yn fyr. Un o'r ystyriaethau dylunio lluosog pwynt BLVDS yw rhwystriant gwahaniaethol effeithiol bws wedi'i lwytho'n llawn, y cyfeirir ato fel rhwystriant effeithiol, a'r oedi lluosogi trwy'r bws. Mae ystyriaethau dylunio lluosog eraill BLVDS yn cynnwys gogwydd methu-diogel, math o gysylltydd a phinio allan, cynllun olrhain bws PCB, a manylebau cyfradd ymyl gyrrwr.
Rhwystr Effeithiol
Mae'r rhwystriant effeithiol yn dibynnu ar y rhwystriant olrhain bws nodweddiadol Zo a llwytho capacitive ar y bws. Mae'r cysylltwyr, y bonyn ar y cerdyn plug-in, y pecynnu, a chynhwysedd mewnbwn y derbynnydd i gyd yn cyfrannu at lwytho capacitive, sy'n lleihau rhwystriant effeithiol y bws.
Hafaliad 1. Hafaliad Rhwystr Gwahaniaethol Effeithiol
Defnyddiwch yr hafaliad hwn i frasamcanu rhwystriant gwahaniaethol effeithiol y bws wedi'i lwytho (Zeff).Lle:

• Zdiff (Ω) ≈ 2 × Zo = rhwystriant nodweddiadol gwahaniaethol y bws
•  Co (pF/modfedd) = cynhwysedd nodweddiadol fesul uned hyd y bws
• CL (pF) = cynhwysedd pob llwyth
•  N = nifer y llwythi ar y bws
•  H (modfedd) = d × N = cyfanswm hyd y bws
•  d (modfedd) = bylchau rhwng pob cerdyn plug-in
•  Cd (pF/modfedd) = CL/d = cynhwysedd dosranedig fesul hyd uned ar draws y bws

Mae'r cynyddiad mewn cynhwysedd llwyth neu fylchau agosach rhwng y cardiau plygio i mewn yn lleihau'r rhwystriant effeithiol. Er mwyn optimeiddio perfformiad y system, mae'n bwysig dewis trosglwyddydd a chysylltydd cynhwysedd isel. Cadwch hyd bonyn pob derbynnydd rhwng y cysylltydd a'r pin I/O transceiver mor fyr â phosibl.
Rhwystr Effeithiol wedi'i Normaleiddio yn erbyn Cd/Co
Mae'r ffigur hwn yn dangos effeithiau cynhwysedd dosranedig ar rwystriant effeithiol wedi'i normaleiddio.Mae angen terfynu ar bob pen i'r bws, tra bod y data'n llifo i'r ddau gyfeiriad. Er mwyn lleihau adlewyrchiad a chanu ar y bws, rhaid i chi gydweddu'r gwrthydd terfynu â'r rhwystriant effeithiol. Ar gyfer system gyda Cd/Co = 3, y rhwystriant effeithiol yw 0.5 gwaith o Zdiff. Gyda therfyniadau dwbl ar y bws, mae'r gyrrwr yn gweld llwyth cyfatebol o 0.25 gwaith o Zdiff; ac felly'n lleihau'r siglen signalau ac ymyl sŵn gwahaniaethol ar draws mewnbynnau'r derbynnydd (os defnyddir gyrrwr LVDS safonol). Mae'r gyrrwr BLVDS yn mynd i'r afael â'r mater hwn trwy gynyddu'r cerrynt gyriant i gyflawni cyftage swing at y mewnbynnau derbynnydd.
Oedi Lluosogi
Yr oedi lluosogi (tPD = Zo × Co) yw'r oedi amser trwy'r llinell drosglwyddo fesul hyd uned. Mae'n dibynnu ar y rhwystriant nodweddiadol a'r nodwedd
cynhwysedd y bws.
Oedi Lluosogi Effeithiol
Ar gyfer bws wedi'i lwytho, gallwch gyfrifo'r oedi lluosogi effeithiol gyda'r hafaliad hwn. Gallwch gyfrifo'r amser i'r signal ymledu o yrrwr A i dderbynnydd B fel y tPDEFF × hyd y llinell rhwng gyrrwr A a derbynnydd B.

Technoleg BLVDS mewn Dyfeisiau Intel

Mewn dyfeisiau Intel a gefnogir, cefnogir y rhyngwyneb BLVDS mewn unrhyw res neu golofn I / banciau sy'n cael eu pweru gan VCCIO o 1.8 V (dyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX) neu 2.5 V (dyfeisiau eraill a gefnogir). Yn y banciau I/O hyn, cefnogir y rhyngwyneb ar y pinnau I/O gwahaniaethol ond nid ar y pinnau mewnbwn cloc neu allbwn cloc pwrpasol. Fodd bynnag, mewn dyfeisiau Intel Arria 10 ac Intel Cyclone 10 GX, cefnogir y rhyngwyneb BLVDS ar binnau cloc pwrpasol a ddefnyddir fel I / Os cyffredinol.

•  Mae'r trosglwyddydd BLVDS yn defnyddio dwy glustog allbwn un pen gyda'r ail glustog allbwn wedi'i raglennu fel un gwrthdro.
•  Mae'r derbynnydd BLVDS yn defnyddio byffer mewnbwn LVDS pwrpasol.

Clustogau BLVDS I/O yn y Dyfeisiau â ChymorthDefnyddiwch glustogau mewnbwn neu allbwn gwahanol yn dibynnu ar y math o gais:

• Cymhwysiad multidrop - defnyddiwch y byffer mewnbwn neu allbwn yn dibynnu a yw'r ddyfais wedi'i bwriadu ar gyfer gweithrediad gyrrwr neu dderbynnydd.
• Cymhwysiad amlbwynt - mae'r byffer allbwn a'r byffer mewnbwn yn rhannu'r un pinnau I/O. Mae angen signal galluogi allbwn (oe) arnoch i dri-ddatgan y byffer allbwn LVDS pan nad yw'n anfon signalau.
•  Peidiwch â galluogi terfyniad cyfres ar sglodion (RS OCT) ar gyfer y byffer allbwn.
• Defnyddiwch wrthyddion allanol wrth y byfferau allbwn i ddarparu rhwystriant sy'n cyfateb i'r bonyn ar y cerdyn plygio i mewn.
• Peidiwch â galluogi'r terfyniad gwahaniaethol ar sglodion (RD OCT) ar gyfer y byffer mewnbwn gwahaniaethol oherwydd bod y terfyniad bws yn cael ei weithredu fel arfer gan ddefnyddio'r gwrthyddion terfynu allanol ar ddau ben y bws.

Safonau I/O ar gyfer Rhyngwyneb BLVDS mewn Dyfeisiau FPGA Intel
Gallwch chi weithredu'r rhyngwyneb BLVDS gan ddefnyddio'r safonau I / O perthnasol a'r gofynion cryfder cyfredol ar gyfer y dyfeisiau Intel a gefnogir.
Safon I/O a Chefnogaeth Nodweddion ar gyfer Rhyngwyneb BLVDS mewn Dyfeisiau Intel â Chymorth

1.  Nid yw pin DIFFIO_TX yn cefnogi gwir dderbynyddion gwahaniaethol LVDS.

Am ragor o wybodaeth, cyfeiriwch at y dogfennau dyfais priodol fel y'u rhestrir yn yr adran gwybodaeth gysylltiedig:

• I gael gwybodaeth am aseiniadau pin, cyfeiriwch at y pin-allan dyfais files.
• Ar gyfer nodweddion safonau I/O, cyfeiriwch at bennod I/O llawlyfr y ddyfais.
•  Ar gyfer y manylebau trydanol, cyfeiriwch at daflen ddata'r ddyfais neu DC a dogfen nodweddion newid.

Gwybodaeth Gysylltiedig

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Allan Files
• Stratix IV Pin-Allan Files
•  Pin-Allan Dyfais Stratix III Files
•  Pin-Allan Dyfais Intel Arria 10 Files
•  Pin-Allan Dyfais Arria V Files
•  Arria II GX Pin-Allan Dyfais Files
• Pin-Allan Dyfais Seiclon Intel 10 GX Files
• Pin-Allan Dyfais Seiclon Intel 10 LP Files
• Pin-Allan Dyfais Seiclon V Files
•  Pin-Allan Dyfais Seiclon IV Files
• Pin-Allan Dyfais Seiclon III Files
• Pin-Allan Dyfais Intel MAX 10 Files
• Canllaw Defnyddiwr I/O Pwrpas Cyffredinol Intel Stratix 10
•  Nodweddion I/O mewn Dyfeisiau Stratix V
•  Nodweddion I/O yn Nyfais Stratix IV
•  Nodweddion I/O Dyfais Stratix III
• Nodweddion I/O mewn Dyfeisiau Stratix V
•  Nodweddion I/O yn Nyfais Stratix IV
•  Nodweddion I/O Dyfais Stratix III
•  I/O ac I/O Cyflymder Uchel mewn Dyfeisiau Intel Arria 10
•  Nodweddion I/O mewn Dyfeisiau Arria V
• Nodweddion I/O mewn Dyfeisiau Arria II
•  I/O ac I/O Cyflymder Uchel mewn Dyfeisiau Intel Seiclon 10 GX
•  I/O ac I/O Cyflymder Uchel mewn Dyfeisiau LP Seiclon Intel 10
• Nodweddion I/O mewn Dyfeisiau Seiclon V
• Nodweddion I/O mewn Dyfeisiau IV Seiclon
•  Nodweddion I/O yn y Teulu Dyfais Seiclon III
• Canllaw Defnyddiwr I/O Pwrpas Cyffredinol Intel MAX 10
•  Taflen Data Dyfais Intel Stratix 10
• Taflen Ddata Dyfais Stratix V
•  DC a Nodweddion Newid ar gyfer Dyfeisiau Stratix IV
•  Taflen Data Dyfais Stratix III: Nodweddion DC a Newid
•  Taflen Data Dyfais Intel Arria 10
•  Taflen Ddata Dyfais Arria V
• Taflen Ddata Dyfais ar gyfer Dyfeisiau Arria II
• Taflen Data Dyfais Intel Cyclone 10 GX
•  Taflen Ddata Dyfais LP Intel Cyclone 10
•  Taflen Data Dyfais V Seiclon
•  Taflen Data Dyfais Seiclon IV
• Taflen Data Dyfais Seiclon III
• Taflen Data Dyfais Intel MAX 10

Defnydd Pŵer BLVDS

• Cyn rhoi eich dyluniad ar waith yn y ddyfais, defnyddiwch yr EPE sy'n seiliedig ar Excel ar gyfer y ddyfais â chymorth rydych chi'n ei defnyddio i gael amcangyfrif o faint o ddefnydd pŵer BLVDS I/O.
•  Ar gyfer pinnau mewnbwn a deugyfeiriadol, mae byffer mewnbwn BLVDS bob amser wedi'i alluogi. Mae byffer mewnbwn BLVDS yn defnyddio pŵer os oes gweithgaredd switsio ar y bws (ar gyfer exampLe, mae transceivers eraill yn anfon ac yn derbyn data, ond nid y ddyfais Cyclone III yw'r derbynnydd arfaethedig).
•  Os ydych chi'n defnyddio BLVDS fel byffer mewnbwn mewn multidrop neu fel byffer deugyfeiriadol mewn cymwysiadau aml-bwynt, mae Intel yn argymell mynd i mewn i gyfradd togl sy'n cynnwys yr holl weithgareddau ar y bws, nid dim ond gweithgareddau a fwriedir ar gyfer byffer mewnbwn dyfais Intel BLVDS.

Example o Cofnod Data BLVDS I/O yn yr EPE
Mae'r ffigur hwn yn dangos y cofnod BLVDS I/O yn y Seiclon III EPE. Er mwyn i safonau I / O ddewis dyfeisiau Intel eraill a gefnogir yn EPE, cyfeiriwch at y wybodaeth gysylltiedig.Mae Intel yn argymell eich bod yn defnyddio Offeryn Analyzer Pŵer Prime Quartus Intel i berfformio dadansoddiad pŵer I/O BLVDS cywir ar ôl i chi gwblhau eich dyluniad. Mae'r Offeryn Dadansoddwr Pŵer yn amcangyfrif pŵer yn seiliedig ar fanylion y dyluniad ar ôl cwblhau'r lleoliad a'r llwybr. Mae'r Offeryn Dadansoddwr Pŵer yn cymhwyso cyfuniad o weithgareddau signal amcangyfrifedig a gofnodwyd gan ddefnyddwyr, sy'n deillio o efelychiad sydd, ynghyd â'r modelau cylched manwl, yn cynhyrchu amcangyfrifon pŵer cywir iawn.
Gwybodaeth Gysylltiedig

• Pennod Dadansoddiad Pŵer, Llawlyfr Intel Quartus Prime Pro Edition
  Yn darparu mwy o wybodaeth am offeryn Analyzer Pŵer Intel Quartus Prime Pro Edition ar gyfer teuluoedd dyfais Intel Stratix 10, Intel Arria 10, ac Intel Cyclone 10 GX.
• Pennod Dadansoddiad Pŵer, Llawlyfr Argraffiad Safonol Intel Quartus Prime
  Yn darparu mwy o wybodaeth am offeryn Analyzer Pŵer Argraffiad Safonol Intel Quartus Prime ar gyfer y Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Seiclon V, Seiclon IV, Seiclon III LS, Seiclon III, ac Intel MAX 10 teulu dyfais.
• Amcangyfrifon Pŵer Cynnar (EPE) a Power Analyzer dudalen
  Yn darparu mwy o wybodaeth am yr EPE ac offeryn Intel Quartus Prime Power Analyzer.
• Gweithredu Rhyngwyneb LVDS Bws mewn Teuluoedd Dyfais FPGA Intel a Gefnogir ar dudalen 3
  Yn rhestru'r safonau I/O i'w dewis yn yr EPE i amcangyfrif defnydd pŵer BLVDS.

BLVDS Design Cynample
Mae'r dyluniad cynampMae le yn dangos i chi sut i gyflymu byffer BLVDS I/O yn y dyfeisiau a gefnogir gyda'r creiddiau IP pwrpas cyffredinol I/O (GPIO) perthnasol ym meddalwedd Intel Quartus Prime.

•  Dyfeisiau Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX - defnyddiwch graidd IP GPIO Intel FPGA IP.
•  Dyfeisiau Intel MAX 10 - defnyddiwch graidd IP GPIO Lite FPGA IP.
•  Pob dyfais arall a gefnogir - defnyddiwch graidd IP ALTIOBUF.

Gallwch chi lawrlwytho'r dyluniad example o'r ddolen yn y wybodaeth berthnasol. Ar gyfer enghraifft byffer BLVDS I / O, mae Intel yn argymell yr eitemau canlynol:

•  Gweithredu craidd IP GPIO yn y modd deugyfeiriadol gyda'r modd gwahaniaethol wedi'i droi ymlaen.
•  Neilltuwch y safon I/O i'r pinnau dwyochrog:
•  BLVDS - dyfeisiau Intel Seiclon 10 LP, Seiclon IV, Seiclon III, ac Intel MAX 10.
•  Gwahaniaethol SSTL-2 Dosbarth I neu Ddosbarth II - Stratix V, Stratix IV, Stratix III, Arria V, Arria II, a dyfeisiau Seiclon V.
• Gwahaniaethol SSTL-18 Dosbarth I neu Ddosbarth II - dyfeisiau Intel Stratix 10, Intel Arria 10, a Intel Cyclone 10 GX.

Gweithrediad Byfferau Mewnbwn neu Allbwn yn ystod Gweithrediadau Ysgrifennu a Darllen

• Mae'r porthladd oe yn derbyn y signal oe o graidd y ddyfais i alluogi neu analluogi'r byfferau allbwn un pen.
•  Cadwch y signal oe yn isel i dri chyflwr y byfferau allbwn yn ystod gweithrediad darllen.
•  Swyddogaeth y giât AND yw atal y signal a drosglwyddir rhag mynd yn ôl i graidd y ddyfais. Mae'r byffer mewnbwn gwahaniaethol bob amser wedi'i alluogi.

Gwybodaeth Gysylltiedig

•  Canllaw Defnyddiwr Craidd IP Clustog I/O (ALTIOBUF).
•  Canllaw Defnyddiwr Craidd GPIO IP
•  Intel MAX 10 I/O Canllawiau Gweithredu
• Cyflwyniad i Intel FPGA IP Cores
• Dylunio Cynamples ar gyfer AN 522

Yn darparu dyluniad Intel Quartus Prime exampllai a ddefnyddir yn y nodyn cais hwn.
Dylunio Cynample Canllawiau ar gyfer Dyfeisiau Intel Stratix 10
Mae'r camau hyn yn berthnasol i ddyfeisiau Intel Stratix 10 yn unig. Sicrhewch eich bod yn defnyddio craidd IP GPIO Intel FPGA.

1. Creu craidd IP GPIO Intel FPGA a all gefnogi byffer mewnbwn ac allbwn deugyfeiriadol:
   • a. Cychwyn craidd IP GPIO Intel FPGA.
   • b. Yn Data Direction, dewiswch Bidir.
   • c. Yn lled Data, rhowch 1.
   • d. Trowch ymlaen Defnyddio byffer gwahaniaethol.
   • e. Yn y modd Cofrestru, dewiswch dim.
2. Cysylltwch y modiwlau a'r porthladdoedd mewnbwn ac allbwn fel y dangosir yn y ffigur canlynol:
   Cysylltiad Porthladdoedd Mewnbwn ac Allbwn Example ar gyfer Dyfeisiau Intel Stratix 10
3. Yn y Golygydd Aseiniad, aseiniwch y safon I/O berthnasol fel y dangosir yn y ffigur canlynol. Gallwch hefyd osod y cryfder presennol a'r opsiynau cyfradd slew. Fel arall, mae meddalwedd Intel Quartus Prime yn rhagdybio'r gosodiadau diofyn.
   Aseiniad BLVDS I/O yng Ngolygydd Prif Aseiniad Intel Quartus ar gyfer Dyfeisiau Intel Stratix 10
4. Llunio a pherfformio efelychiad swyddogaethol gyda meddalwedd ModelSim * - Intel FPGA Edition.

Gwybodaeth Gysylltiedig

• ModelSim - Cymorth Meddalwedd Argraffiad Intel FPGA
  Yn darparu mwy o wybodaeth am y ModelSim - meddalwedd Intel FPGA Edition ac yn cynnwys dolenni amrywiol i bynciau megis gosod, defnyddio a datrys problemau.
• Safonau I/O ar gyfer Rhyngwyneb BLVDS mewn Dyfeisiau Intel FPGA ar dudalen 7
  Yn rhestru'r pinnau a'r safonau I/O y gallwch chi eu neilltuo â llaw yn y dyfeisiau Intel FPGA a gefnogir ar gyfer cymwysiadau BLVDS.
• Dylunio Cynamples ar gyfer AN 522
  Yn darparu dyluniad Intel Quartus Prime exampllai a ddefnyddir yn y nodyn cais hwn.

Dylunio Cynample Canllawiau ar gyfer Dyfeisiau Intel Arria 10
Mae'r camau hyn yn berthnasol i ddyfeisiau Intel Arria 10 sy'n defnyddio Intel Quartus Prime Standard Edition yn unig. Sicrhewch eich bod yn defnyddio craidd IP GPIO Intel FPGA.

1. Agorwch y StratixV_blvds.qar file i fewnforio dyluniad Stratix V exampi mewn i feddalwedd Intel Quartus Prime Standard Edition.
2. Mudo'r dyluniad example i ddefnyddio craidd IP GPIO Intel FPGA:
   • a. Ar y ddewislen, dewiswch Project ➤ Uwchraddio IP Components.
   • b. Cliciwch ddwywaith ar yr endid “ALIOBUF”.
     Mae ffenestr MegaWizard Plug-In Manager ar gyfer craidd IP ALTIOBUF yn ymddangos.
   • c. Trowch oddi ar y prosiect Match/diofyn.
   • d. Yn y teulu dyfais a ddewiswyd ar hyn o bryd, dewiswch Arria 10.
   • e. Cliciwch Gorffen ac yna cliciwch Gorffen eto.
   • dd. Yn y blwch deialog sy'n ymddangos, cliciwch OK.
     Mae meddalwedd Intel Quartus Prime Pro Edition yn cyflawni'r broses fudo ac yna'n arddangos golygydd paramedr IP GPIO.
3. Ffurfweddwch graidd IP GPIO Intel FPGA IP i gefnogi byffer mewnbwn ac allbwn deugyfeiriadol:
   • a. Yn Data Direction, dewiswch Bidir.
   • b. Yn lled Data, rhowch 1.
   • c. Trowch ymlaen Defnyddio byffer gwahaniaethol.
   • d. Cliciwch Gorffen a chynhyrchwch y craidd IP.
4. Cysylltwch y modiwlau a'r porthladdoedd mewnbwn ac allbwn fel y dangosir yn y ffigur canlynol:
   Cysylltiad Porthladdoedd Mewnbwn ac Allbwn Example ar gyfer Dyfeisiau Intel Arria 10
5. Yn y Golygydd Aseiniad, aseiniwch y safon I/O berthnasol fel y dangosir yn y ffigur canlynol. Gallwch hefyd osod y cryfder presennol a'r opsiynau cyfradd slew. Fel arall, mae meddalwedd Intel Quartus Prime Standard Edition yn rhagdybio'r gosodiadau diofyn ar gyfer dyfeisiau Intel Arria 10 - Gwahaniaethol SSTL-18 Dosbarth I neu safon Dosbarth II I / O.
   Aseiniad BLVDS I/O yn y Prif Olygydd Aseiniad Intel Quartus ar gyfer Dyfeisiau Intel Arria 10Nodyn:
   Ar gyfer dyfeisiau Intel Arria 10, gallwch chi neilltuo'r lleoliadau pin p ac n â llaw ar gyfer pinnau LVDS gyda'r Golygydd Aseiniad.
6. Llunio a pherfformio efelychiad swyddogaethol gyda meddalwedd ModelSim - Intel FPGA Edition.

Gwybodaeth Gysylltiedig

• ModelSim - Cymorth Meddalwedd Argraffiad Intel FPGA
  Yn darparu mwy o wybodaeth am y ModelSim - meddalwedd Intel FPGA Edition ac yn cynnwys dolenni amrywiol i bynciau megis gosod, defnyddio a datrys problemau.
• Safonau I/O ar gyfer Rhyngwyneb BLVDS mewn Dyfeisiau Intel FPGA ar dudalen 7
  Yn rhestru'r pinnau a'r safonau I/O y gallwch chi eu neilltuo â llaw yn y dyfeisiau Intel FPGA a gefnogir ar gyfer cymwysiadau BLVDS.
• Dylunio Cynamples ar gyfer AN 522
  Yn darparu dyluniad Intel Quartus Prime exampllai a ddefnyddir yn y nodyn cais hwn.

Dylunio Cynample Canllawiau ar gyfer Dyfeisiau Intel MAX 10
Mae'r camau hyn yn berthnasol i ddyfeisiau Intel MAX 10 yn unig. Sicrhewch eich bod yn defnyddio craidd IP FPGA IP GPIO Lite.

1. Creu craidd IP FPGA Intel GPIO Lite a all gefnogi byffer mewnbwn ac allbwn deugyfeiriadol:
   • a. Cychwyn craidd IP IP FPGA Intel GPIO Lite.
   • b. Yn Data Direction, dewiswch Bidir.
   • c. Yn lled Data, rhowch 1.
   • d. Trowch ymlaen Defnyddiwch byffer gwahaniaethol ffug.
   • e. Yn y modd Cofrestru, dewiswch Ffordd Osgoi.
2. Cysylltwch y modiwlau a'r porthladdoedd mewnbwn ac allbwn fel y dangosir yn y ffigur canlynol:
    Cysylltiad Porthladdoedd Mewnbwn ac Allbwn Example ar gyfer Dyfeisiau Intel MAX 10
3. Yn y Golygydd Aseiniad, aseiniwch y safon I/O berthnasol fel y dangosir yn y ffigur canlynol. Gallwch hefyd osod y cryfder presennol a'r opsiynau cyfradd slew. Fel arall, mae meddalwedd Intel Quartus Prime yn rhagdybio'r gosodiadau diofyn.
   Aseiniad BLVDS I/O yn y Prif Olygydd Aseiniad Quartus Intel ar gyfer Dyfeisiau Intel MAX 10
4. Llunio a pherfformio efelychiad swyddogaethol gyda meddalwedd ModelSim - Intel FPGA Edition.

Gwybodaeth Gysylltiedig

• ModelSim - Cymorth Meddalwedd Argraffiad Intel FPGA
  Yn darparu mwy o wybodaeth am y ModelSim - meddalwedd Intel FPGA Edition ac yn cynnwys dolenni amrywiol i bynciau megis gosod, defnyddio a datrys problemau.
• Safonau I/O ar gyfer Rhyngwyneb BLVDS mewn Dyfeisiau Intel FPGA ar dudalen 7
  Yn rhestru'r pinnau a'r safonau I/O y gallwch chi eu neilltuo â llaw yn y dyfeisiau Intel FPGA a gefnogir ar gyfer cymwysiadau BLVDS.
• Dylunio Cynamples ar gyfer AN 522
  Yn darparu dyluniad Intel Quartus Prime exampllai a ddefnyddir yn y nodyn cais hwn.

Dylunio Cynample Canllawiau ar gyfer Pob Dyfais â Chymorth Ac eithrio Intel Arria 10, Intel Cyclone 10 GX, ac Intel MAX 10

Mae'r camau hyn yn berthnasol i bob dyfais a gefnogir ac eithrio Intel Arria 10, Intel Cyclone 10 GX, ac Intel MAX 10. Sicrhewch eich bod yn defnyddio craidd IP ALTIOBUF.

1.  Creu craidd IP ALTIOBUF a all gefnogi byffer mewnbwn ac allbwn deugyfeiriadol:
   • a. Cychwynnwch graidd IP ALTIOBUF.
   • b. Ffurfweddu'r modiwl Fel byffer deugyfeiriadol.
   • c. Yn Beth yw nifer y byfferau i'w rhoi ar unwaith, rhowch 1.
   • d. Trowch ymlaen Defnyddio modd gwahaniaethol.
2. Cysylltwch y modiwlau a'r porthladdoedd mewnbwn ac allbwn fel y dangosir yn y ffigur canlynol:
    Cysylltiad Porthladdoedd Mewnbwn ac Allbwn Exampar gyfer Pob Dyfais â Chymorth Ac eithrio Intel Arria 10, Intel Cyclone 10 GX, a Dyfeisiau Intel MAX 10
3. Yn y Golygydd Aseiniad, aseinio'r safon I / O berthnasol fel y dangosir yn y ffigur canlynol yn ôl eich dyfais. Gallwch hefyd osod y cryfder presennol a'r opsiynau cyfradd slew. Fel arall, mae meddalwedd Intel Quartus Prime yn rhagdybio'r gosodiadau diofyn.
   • Dyfeisiau Intel Cyclone 10 LP, Seiclon IV, Seiclon III, a Seiclon III LS - safon BLVDS I/O i'r pinnau p ac n deugyfeiriadol fel y dangosir yn y ffigur canlynol.
   • Dyfeisiau Stratix V, Stratix IV, Stratix III, Arria V, Arria II, a Seiclon V - Dosbarth I gwahaniaethol SSTL-2 neu safon Dosbarth II I/O.
     Aseiniad BLVDS I/O yn y Prif Olygydd Aseiniad Quartus IntelNodyn: Gallwch chi neilltuo'r lleoliadau p ac n pin â llaw ar gyfer pob dyfais a gefnogir gyda'r Golygydd Aseiniad. Ar gyfer y dyfeisiau a gefnogir a'r pinnau y gallwch eu neilltuo â llaw, cyfeiriwch at y wybodaeth gysylltiedig.
4. Llunio a pherfformio efelychiad swyddogaethol gyda meddalwedd ModelSim - Intel FPGA Edition.

Example o Canlyniadau Efelychu Swyddogaethol
Pan fydd y signal oe yn cael ei haeru, mae'r BLVDS yn y modd gweithredu ysgrifennu. Pan fydd y signal oe wedi'i osod, mae'r BLVDS yn y modd gweithredu darllen.Nodyn:
Ar gyfer efelychu gan ddefnyddio Verilog HDL, gallwch ddefnyddio mainc brawf blvds_tb.v, sydd wedi'i gynnwys yn y dyluniad priodol example.
Gwybodaeth Gysylltiedig

• ModelSim - Cymorth Meddalwedd Argraffiad Intel FPGA
  Yn darparu mwy o wybodaeth am y ModelSim - meddalwedd Intel FPGA Edition ac yn cynnwys dolenni amrywiol i bynciau megis gosod, defnyddio a datrys problemau.
• Safonau I/O ar gyfer Rhyngwyneb BLVDS mewn Dyfeisiau Intel FPGA ar dudalen 7
  Yn rhestru'r pinnau a'r safonau I/O y gallwch chi eu neilltuo â llaw yn y dyfeisiau Intel FPGA a gefnogir ar gyfer cymwysiadau BLVDS.
• Dylunio Cynamples ar gyfer AN 522
  Yn darparu dyluniad Intel Quartus Prime exampllai a ddefnyddir yn y nodyn cais hwn.

Dadansoddi Perfformiad

Mae dadansoddiad perfformiad aml-bwynt BLVDS yn dangos effaith terfynu bysiau, llwytho, nodweddion gyrrwr a derbynnydd, a lleoliad y derbynnydd gan y gyrrwr ar y system. Gallwch ddefnyddio'r dyluniad BLVDS cynampllai i ddadansoddi perfformiad cymhwysiad amlbwynt:

•  Dyluniad Seiclon III BLVDS cynample—dyluniad hwn exampMae le yn berthnasol i'r holl gyfresi dyfeisiau Stratix, Arria a Seiclon a gefnogir. Ar gyfer teulu dyfais Intel Arria 10 neu Intel Cyclone 10 GX, mae angen i chi symud y dyluniad cynample i deulu'r dyfeisiau priodol yn gyntaf cyn y gallwch ei ddefnyddio.
• Intel MAX 10 BLVDS dylunio cynample—dyluniad hwn exampMae le yn berthnasol i deulu dyfais Intel MAX 10.
• Intel Stratix 10 BLVDS dylunio cynample—dyluniad hwn exampMae'n berthnasol i deulu dyfais Intel Stratix 10.

Nodyn:
Mae dadansoddiad perfformiad BLVDS amlbwynt yn yr adran hon yn seiliedig ar efelychiad model manyleb gwybodaeth byffer mewnbwn/allbwn Cyclone III BLVDS (IBIS) yn HyperLynx*.
Mae Intel yn argymell eich bod yn defnyddio'r modelau Intel IBIS hyn ar gyfer efelychu:

• Dyfeisiau Stratix III, Stratix IV, a Stratix V - model IBIS Gwahaniaethol SSTL-2 dyfais-benodol
• Dyfeisiau Intel Stratix 10, Intel Arria 10(2) a Intel Cyclone 10 GX:
  •  Clustogiad allbwn - model SSTL-18 IBIS gwahaniaethol
  • Clustog mewnbwn - model LVDS IBIS

Gwybodaeth Gysylltiedig

• Tudalen Model Intel FPGA IBIS
  Yn darparu lawrlwythiadau o fodelau dyfais Intel FPGA.
•  Dylunio Cynamples ar gyfer AN 522
  Yn darparu dyluniad Intel Quartus Prime exampllai a ddefnyddir yn y nodyn cais hwn.

Gosod System

 BLVDS amlbwynt gyda throsglwyddyddion BLVDS Seiclon III
Mae'r ffigur hwn yn dangos sgematig topoleg amlbwynt gyda deg trosglwyddydd Cyclone III BLVDS (o'r enw U1 i U10).Tybir bod gan y llinell drawsyrru bws y nodweddion canlynol:

•  Mae llinell stribed
•  rhwystriant nodweddiadol o 50 Ω
• Cynhwysedd nodweddiadol o 3.6 pF y fodfedd
•  Hyd o 10 modfedd
• Mae modelau Intel Arria 10 IBIS yn rhagarweiniol ac nid ydynt ar gael ar fodel Intel IBIS web tudalen. Os oes angen y modelau Intel Arria 10 IBIS rhagarweiniol hyn arnoch, cysylltwch ag Intel.
• Rhwystr nodwedd wahaniaethol bws o tua 100 Ω
•  Y gofod rhwng pob transceiver o 1 fodfedd
• Daeth y bws i ben ar y ddau ben gyda gwrthydd terfynu RT

• Cryfder gyriant diofyn o 12 mA
• Gosodiadau cyfradd slew araf yn ddiofyn
• Pin cynhwysedd pob trosglwyddydd o 6 PF
•  Mae bonyn ar bob trosglwyddydd BLVDS yn ficro-straen 1-modfedd o rwystriad nodweddiadol o 50 Ω a chynhwysedd nodweddiadol o 3 pF y fodfedd
•  Tybir bod cynhwysedd cysylltiad (cysylltydd, pad, a drwodd mewn PCB) pob trosglwyddydd i'r bws yn 2 pF
• Cyfanswm cynhwysedd pob llwyth yw tua 11 pF

Ar gyfer bylchau llwyth 1-modfedd, mae'r cynhwysedd dosbarthedig yn hafal i 11 pF y fodfedd. Er mwyn lleihau adlewyrchiad a achosir gan y bonion, a hefyd i wanhau'r signalau sy'n dod allan o
y gyrrwr, gosodir rhwystriant sy'n cyfateb 50 Ω gwrthydd RS ar allbwn pob transceiver.

Terfynu Bws
Rhwystriant effeithiol y bws wedi'i lwytho'n llawn yw 52 Ω os amnewidiwch gynhwysedd nodweddiadol y bws a'r cynhwysedd dosbarthedig fesul uned hyd uned y gosodiad yn yr hafaliad rhwystriant gwahaniaethol effeithiol. I gael y cyfanrwydd signal gorau posibl, rhaid i chi baru RT â 52 Ω. Mae'r ffigurau canlynol yn dangos effeithiau paru-, tan-, a gor-derfynu ar y tonffurf gwahaniaethol (VID) yn y pinnau mewnbwn derbynnydd. Cyfradd y data yw 100 Mbps. Yn y ffigurau hyn, mae tan-derfynu (RT = 25 Ω) yn arwain at adlewyrchiadau a gostyngiad sylweddol yn yr ymyl sŵn. Mewn rhai achosion, mae tan derfynu hyd yn oed yn torri'r trothwy derbynnydd (VTH = ± 100 mV). Pan fydd RT yn cael ei newid i 50 Ω, mae yna ymyl sŵn sylweddol mewn perthynas â VTH ac mae'r adlewyrchiad yn ddibwys.

Effaith Terfynu Bws (Gyrrwr yn U1, Derbynnydd yn U2)
Yn y ffigur hwn, mae U1 yn gweithredu fel y trosglwyddydd ac U2 i U10 yw'r derbynyddion.

Effaith Terfynu Bws (Gyrrwr yn U1, Derbynnydd yn U10)
Yn y ffigur hwn, mae U1 yn gweithredu fel y trosglwyddydd ac U2 i U10 yw'r derbynyddion.

Effaith Terfynu Bws (Gyrrwr yn U5, Derbynnydd yn U6)
Yn y ffigur hwn, U5 yw'r trosglwyddydd a'r gweddill yw'r derbynyddion.

Effaith Terfynu Bws (Gyrrwr yn U5, Derbynnydd yn U10)
Yn y ffigur hwn, U5 yw'r trosglwyddydd a'r gweddill yw'r derbynyddion.Mae lleoliad cymharol y gyrrwr a'r derbynnydd ar y bws hefyd yn effeithio ar ansawdd y signal a dderbynnir. Mae'r derbynnydd agosaf at y gyrrwr yn profi'r effaith llinell drosglwyddo waethaf oherwydd yn y lleoliad hwn, y gyfradd ymyl yw'r cyflymaf. Gwneir hyn yn waeth pan fydd y gyrrwr wedi'i leoli yng nghanol y bws.
Am gynample, cymharer Ffigur 16 ar dudalen 20 a Ffigur 18 ar dudalen 21. Mae VID ar dderbynnydd U6 (gyrrwr yn U5) yn dangos modrwyo mwy na'r un ar dderbynnydd U2 (gyrrwr yn U1). Ar y llaw arall, mae'r gyfradd ymyl yn cael ei arafu pan fydd y derbynnydd wedi'i leoli ymhellach i ffwrdd oddi wrth y gyrrwr. Yr amser codi mwyaf a gofnodwyd yw 1.14 ns gyda'r gyrrwr wedi'i leoli ar un pen y bws (U1) a'r derbynnydd ar y pen arall (U10).

Hyd Stub
Mae hyd stub hirach nid yn unig yn cynyddu'r amser hedfan o'r gyrrwr i'r derbynnydd, ond hefyd yn arwain at gynhwysedd llwyth mwy, sy'n achosi adlewyrchiad mwy.

Effaith Cynyddu Hyd Stub (Gyrrwr yn U1, Derbynnydd yn U10)
Mae'r ffigur hwn yn cymharu'r VID yn U10 pan gynyddir hyd y bonyn o fodfedd i ddwy fodfedd a'r gyrrwr yn U1.

Terfynu Stub
Rhaid i chi baru rhwystriant y gyrrwr â rhwystriant nodwedd y bonyn. Mae gosod gwrthydd terfynu cyfres RS ar allbwn y gyrrwr yn lleihau'n fawr yr effaith andwyol ar y llinell drosglwyddo a achosir gan gyfraddau bonyn hir a chyflym. Yn ogystal, gellir newid RS i wanhau'r VID i fodloni manyleb y derbynnydd.

Effaith Terfynu Stub (Gyrrwr yn U1, Derbynnydd yn U2 ac U10)
Mae'r ffigur hwn yn cymharu'r VID yn U2 ac U10 pan fydd U1 yn trawsyrru.

Cyfradd Saethu Gyrrwr
Mae cyfradd slew gyflym yn helpu i wella'r amser codi, yn enwedig yn y derbynnydd sydd bellaf oddi wrth y gyrrwr. Fodd bynnag, mae cyfradd slew cyflymach hefyd yn chwyddo canu oherwydd adlewyrchiad.

Effaith Cyfradd Ymyl Gyrwyr (Gyrrwr yn U1, Derbynnydd yn U2 ac U10)
Mae'r ffigur hwn yn dangos effaith cyfradd lladd y gyrrwr. Gwneir cymhariaeth rhwng y gyfradd slew araf a chyflym gyda chryfder gyrru 12 mA. Mae'r gyrrwr yn U1 ac mae'r tonffurfiau gwahaniaethol yn U2 ac U10 yn cael eu harchwilio.

Perfformiad System Cyffredinol

Mae'r gyfradd data uchaf a gefnogir gan BLVDS amlbwynt yn cael ei bennu trwy edrych ar ddiagram llygad y derbynnydd pellaf gan yrrwr. Yn y lleoliad hwn, y signal a drosglwyddir sydd â'r gyfradd ymyl arafaf ac mae'n effeithio ar yr agoriad llygad. Er bod ansawdd y signal a dderbynnir a'r nod ymyl sŵn yn dibynnu ar y ceisiadau, y mwyaf eang yw'r agoriad llygad, y gorau. Fodd bynnag, rhaid i chi hefyd wirio'r derbynnydd agosaf at y gyrrwr, oherwydd mae effeithiau'r llinell drosglwyddo yn tueddu i fod yn waeth os yw'r derbynnydd wedi'i leoli'n agosach at y gyrrwr.
Ffigur 23. Diagram Llygaid ar 400 Mbps (Gyrrwr yn U1, Derbynnydd yn U2 ac U10)
Mae'r ffigur hwn yn dangos y diagramau llygaid ar U2 (cromlin goch) ac U10 (cromlin las) ar gyfer cyfradd data o 400 Mbps. Rhagdybir y bydd jitter ar hap o gyfwng uned 1% yn yr efelychiad. Mae'r gyrrwr yn U1 gyda chryfder cyfredol diofyn a gosodiadau cyfradd slew. Mae'r bws wedi'i lwytho'n llawn gyda'r RT optimwm = 50 Ω. Mae'r agoriad llygad lleiaf yn U10, sydd bellaf oddi wrth U1. Uchder y llygad sampdan arweiniad ar yr egwyl 0.5 uned yw 692 mV a 543 mV ar gyfer U2 ac U10, yn y drefn honno. Mae ymyl sŵn sylweddol mewn perthynas â VTH = ±100 mV ar gyfer y ddau achos.

Hanes Adolygu Dogfennau ar gyfer AN 522: Gweithredu Rhyngwyneb LVDS Bws mewn Teuluoedd Dyfais FPGA Intel a Gefnogir

Dogfennau / Adnoddau

intel AN 522 Gweithredu Rhyngwyneb LVDS Bws mewn Teuluoedd Dyfais FPGA â Chymorth [pdfCanllaw Defnyddiwr AN 522 Gweithredu Rhyngwyneb LVDS Bws mewn Teuluoedd Dyfais FPGA â Chymorth, AN 522, Gweithredu Rhyngwyneb LVDS Bws mewn Teuluoedd Dyfais FPGA â Chymorth, Rhyngwyneb mewn Teuluoedd Dyfais FPGA â Chymorth, Teuluoedd Dyfais FPGA

Cyfeiriadau

• Llawlyfr Defnyddiwr