ઇન્ટેલ AN 522 સપોર્ટેડ FPGA ઉપકરણ પરિવારોમાં બસ LVDS ઇન્ટરફેસનો અમલ

બસ LVDS (BLVDS) LVDS પોઈન્ટ-ટુ-પોઈન્ટ કોમ્યુનિકેશનની ક્ષમતાને મલ્ટિપોઈન્ટ રૂપરેખાંકન સુધી વિસ્તરે છે. મલ્ટિપોઇન્ટ BLVDS મલ્ટિપોઇન્ટ બેકપ્લેન એપ્લિકેશન્સ માટે કાર્યક્ષમ ઉકેલ પ્રદાન કરે છે.

Intel FPGA ઉપકરણોમાં BLVDS અમલીકરણ સપોર્ટ

તમે સૂચિબદ્ધ I/O ધોરણોનો ઉપયોગ કરીને આ Intel ઉપકરણોમાં BLVDS ઇન્ટરફેસનો અમલ કરી શકો છો.

નોંધ:
આ ઉપકરણોમાં પ્રોગ્રામેબલ ડ્રાઇવ સ્ટ્રેન્થ અને સ્લીવ રેટ ફીચર્સ તમને મહત્તમ કામગીરી માટે તમારી મલ્ટિપોઇન્ટ સિસ્ટમને કસ્ટમાઇઝ કરવાની મંજૂરી આપે છે. સપોર્ટેડ મહત્તમ ડેટા રેટ નક્કી કરવા માટે, તમારા ચોક્કસ સિસ્ટમ સેટઅપ અને એપ્લિકેશનના આધારે સિમ્યુલેશન અથવા માપન કરો.
BLVDS ઓવરview પૃષ્ઠ 4 પર
પૃષ્ઠ 6 પર Intel ઉપકરણોમાં BLVDS ટેકનોલોજી
પૃષ્ઠ 9 પર BLVDS પાવર વપરાશ
BLVDS ડિઝાઇન Exampપૃષ્ઠ 10 પર
પૃષ્ઠ 17 પર પ્રદર્શન વિશ્લેષણ
AN 522 માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ: પૃષ્ઠ 25 પર સપોર્ટેડ Intel FPGA ઉપકરણ પરિવારોમાં બસ LVDS ઇન્ટરફેસનો અમલ
સંબંધિત માહિતી
પૃષ્ઠ 7 પર Intel FPGA ઉપકરણોમાં BLVDS ઇન્ટરફેસ માટે I/O ધોરણો

BLVDS ઓવરview

લાક્ષણિક મલ્ટિપોઇન્ટ BLVDS સિસ્ટમમાં સંખ્યાબંધ ટ્રાન્સમીટર અને રીસીવર જોડીઓ (ટ્રાન્સસીવર્સ) હોય છે જે બસ સાથે જોડાયેલા હોય છે.
મલ્ટિપોઇન્ટ BLVDSપૂર્વવર્તી આકૃતિમાં રૂપરેખાંકન ઇન્ટરકનેક્ટ ઘનતાને ઘટાડીને દ્વિપક્ષીય હાફ-ડુપ્લેક્સ સંચાર પ્રદાન કરે છે. કોઈપણ ટ્રાન્સસીવર ટ્રાન્સમીટરની ભૂમિકા ધારણ કરી શકે છે, બાકીના ટ્રાન્સસીવર્સ રીસીવર તરીકે કામ કરે છે (એક સમયે માત્ર એક ટ્રાન્સમીટર સક્રિય હોઈ શકે છે). બસ ટ્રાફિક કંટ્રોલ, કાં તો પ્રોટોકોલ અથવા હાર્ડવેર સોલ્યુશન દ્વારા સામાન્ય રીતે બસમાં ડ્રાઇવરની તકરારને ટાળવા માટે જરૂરી છે. મલ્ટિપોઇન્ટ BLVDS નું પ્રદર્શન બસ પરના કેપેસિટીવ લોડિંગ અને સમાપ્તિ દ્વારા ખૂબ પ્રભાવિત થાય છે.
ડિઝાઇન વિચારણાઓ
સારી સિગ્નલ અખંડિતતા મેળવવા માટે સારી મલ્ટિપોઇન્ટ ડિઝાઇનમાં બસ પરના કેપેસિટીવ લોડ અને સમાપ્તિને ધ્યાનમાં લેવું આવશ્યક છે. તમે લો પિન કેપેસીટન્સ સાથે ટ્રાન્સસીવર, ઓછી કેપેસીટન્સ સાથે કનેક્ટર અને સ્ટબની લંબાઈ નાની રાખીને લોડ કેપેસીટન્સ ઘટાડી શકો છો. મલ્ટિપોઇન્ટ BLVDS ડિઝાઇન વિચારણામાંની એક સંપૂર્ણ લોડ બસની અસરકારક વિભેદક અવબાધ છે, જેને અસરકારક અવબાધ તરીકે ઓળખવામાં આવે છે અને બસ દ્વારા પ્રચારમાં વિલંબ થાય છે. અન્ય મલ્ટિપોઇન્ટ BLVDS ડિઝાઇન વિચારણાઓમાં નિષ્ફળ-સલામત બાયસિંગ, કનેક્ટર પ્રકાર અને પિન-આઉટ, PCB બસ ટ્રેસ લેઆઉટ અને ડ્રાઇવર એજ રેટ સ્પષ્ટીકરણોનો સમાવેશ થાય છે.
અસરકારક અવબાધ
અસરકારક અવબાધ બસની લાક્ષણિકતા અવબાધ Zo અને બસ પર કેપેસિટીવ લોડિંગ પર આધાર રાખે છે. કનેક્ટર્સ, પ્લગ-ઇન કાર્ડ પરનો સ્ટબ, પેકેજિંગ અને રીસીવર ઇનપુટ કેપેસીટન્સ તમામ કેપેસીટીવ લોડીંગમાં ફાળો આપે છે, જે બસ અસરકારક અવબાધને ઘટાડે છે.
સમીકરણ 1. અસરકારક વિભેદક અવબાધ સમીકરણ
આ સમીકરણનો ઉપયોગ લોડેડ બસ (ઝેફ) ના અસરકારક વિભેદક અવબાધનો અંદાજ કાઢવા માટે કરો.ક્યાં:

• Zdiff (Ω) ≈ 2 × Zo = બસની વિભેદક લાક્ષણિકતા અવબાધ
•  Co (pF/inch) = બસની એકમ લંબાઈ દીઠ લાક્ષણિકતા કેપેસીટન્સ
• CL (pF) = દરેક લોડની કેપેસીટન્સ
•  N = બસ પરના ભારની સંખ્યા
•  H (ઇંચ) = d × N = બસની કુલ લંબાઈ
•  d (ઇંચ) = દરેક પ્લગ-ઇન કાર્ડ વચ્ચે અંતર
•  Cd (pF/inch) = CL/d = સમગ્ર બસમાં યુનિટ લંબાઈ દીઠ વિતરિત કેપેસીટન્સ

લોડ કેપેસિટેન્સમાં વધારો અથવા પ્લગ-ઇન કાર્ડ્સ વચ્ચેનું નજીકનું અંતર અસરકારક અવરોધ ઘટાડે છે. સિસ્ટમની કામગીરીને ઑપ્ટિમાઇઝ કરવા માટે, ઓછી કેપેસિટેન્સ ટ્રાન્સસીવર અને કનેક્ટર પસંદ કરવું મહત્વપૂર્ણ છે. દરેક રીસીવર સ્ટબ લંબાઈને કનેક્ટર અને ટ્રાન્સસીવર I/O પીન વચ્ચે બને તેટલી ટૂંકી રાખો.
સામાન્યકૃત અસરકારક અવબાધ વિરુદ્ધ Cd/Co
આ આંકડો સામાન્યકૃત અસરકારક અવબાધ પર વિતરિત કેપેસીટન્સની અસરો દર્શાવે છે.બસના દરેક છેડે ટર્મિનેશન જરૂરી છે, જ્યારે ડેટા બંને દિશામાં વહે છે. બસ પર પ્રતિબિંબ અને રિંગિંગ ઘટાડવા માટે, તમારે ટર્મિનેશન રેઝિસ્ટરને અસરકારક અવબાધ સાથે મેચ કરવું આવશ્યક છે. Cd/Co = 3 ધરાવતી સિસ્ટમ માટે, અસરકારક અવબાધ Zdiff ના 0.5 ગણો છે. બસમાં ડબલ ટર્મિનેશન સાથે, ડ્રાઈવર Zdiffના 0.25 ગણા સમકક્ષ ભારને જુએ છે; અને આમ સમગ્ર રીસીવર ઇનપુટ્સમાં સિગ્નલ સ્વિંગ અને ડિફરન્શિયલ નોઈઝ માર્જિન ઘટાડે છે (જો પ્રમાણભૂત LVDS ડ્રાઈવર વપરાય છે). BLVDS ડ્રાઈવર સમાન વોલ્યુમ હાંસલ કરવા માટે ડ્રાઈવ વર્તમાન વધારીને આ સમસ્યાને સંબોધે છેtagઇ રીસીવર ઇનપુટ્સ પર સ્વિંગ.
પ્રચાર વિલંબ
પ્રચાર વિલંબ (tPD = Zo × Co) એ એકમ લંબાઈ દીઠ ટ્રાન્સમિશન લાઇન દ્વારા સમય વિલંબ છે. તે લાક્ષણિક અવબાધ અને લાક્ષણિકતા પર આધાર રાખે છે
બસની ક્ષમતા.
અસરકારક પ્રચાર વિલંબ
લોડ કરેલી બસ માટે, તમે આ સમીકરણ વડે અસરકારક પ્રચાર વિલંબની ગણતરી કરી શકો છો. ડ્રાઇવર A અને રીસીવર B વચ્ચેની રેખાની tPDEFF × લંબાઈ તરીકે ડ્રાઇવર A થી રીસીવર B સુધી સિગ્નલના પ્રસાર માટેના સમયની તમે ગણતરી કરી શકો છો.

ઇન્ટેલ ઉપકરણોમાં BLVDS ટેકનોલોજી

સપોર્ટેડ Intel ઉપકરણોમાં, BLVDS ઈન્ટરફેસ કોઈપણ પંક્તિ અથવા કૉલમ I/ બેંકોમાં સપોર્ટેડ છે જે 1.8 V (Intel Arria 10 અને Intel Cyclone 10 GX ઉપકરણો) અથવા 2.5 V (અન્ય સપોર્ટેડ ઉપકરણો) ના VCCIO દ્વારા સંચાલિત છે. આ I/O બેંકોમાં, ઈન્ટરફેસ વિભેદક I/O પિન પર આધારભૂત છે પરંતુ સમર્પિત ઘડિયાળના ઇનપુટ અથવા ઘડિયાળ આઉટપુટ પિન પર નહીં. જો કે, Intel Arria 10 અને Intel Cyclone 10 GX ઉપકરણોમાં, BLVDS ઈન્ટરફેસ સમર્પિત ઘડિયાળ પિન પર આધારભૂત છે જેનો ઉપયોગ સામાન્ય I/Os તરીકે થાય છે.

•  BLVDS ટ્રાન્સમીટર બે સિંગલ-એન્ડેડ આઉટપુટ બફરનો ઉપયોગ કરે છે અને બીજા આઉટપુટ બફરને ઊંધી રીતે પ્રોગ્રામ કરે છે.
•  BLVDS રીસીવર સમર્પિત LVDS ઇનપુટ બફરનો ઉપયોગ કરે છે.

આધારભૂત ઉપકરણોમાં BLVDS I/O બફર્સએપ્લિકેશન પ્રકાર પર આધાર રાખીને વિવિધ ઇનપુટ અથવા આઉટપુટ બફરનો ઉપયોગ કરો:

• મલ્ટિડ્રોપ એપ્લિકેશન- ઉપકરણ ડ્રાઇવર અથવા રીસીવર ઓપરેશન માટે બનાવાયેલ છે કે કેમ તેના આધારે ઇનપુટ અથવા આઉટપુટ બફરનો ઉપયોગ કરો.
• મલ્ટિપોઇન્ટ એપ્લિકેશન-આઉટપુટ બફર અને ઇનપુટ બફર સમાન I/O પિન શેર કરે છે. LVDS આઉટપુટ બફર જ્યારે સિગ્નલ ન મોકલી રહ્યું હોય ત્યારે તેને ટ્રાઇ-સ્ટેટ કરવા માટે તમારે આઉટપુટ સક્ષમ (oe) સિગ્નલની જરૂર છે.
•  આઉટપુટ બફર માટે ઓન-ચિપ સિરીઝ ટર્મિનેશન (RS OCT) સક્ષમ કરશો નહીં.
• પ્લગ-ઇન કાર્ડ પરના સ્ટબને ઇમ્પિડન્સ મેચિંગ પ્રદાન કરવા માટે આઉટપુટ બફર પર બાહ્ય રેઝિસ્ટરનો ઉપયોગ કરો.
• ડિફરન્શિયલ ઇનપુટ બફર માટે ઓન-ચિપ ડિફરન્સિયલ ટર્મિનેશન (RD OCT)ને સક્ષમ કરશો નહીં કારણ કે બસ ટર્મિનેશન સામાન્ય રીતે બસના બંને છેડે એક્સટર્નલ ટર્મિનેશન રેઝિસ્ટરનો ઉપયોગ કરીને અમલમાં મુકવામાં આવે છે.

Intel FPGA ઉપકરણોમાં BLVDS ઇન્ટરફેસ માટે I/O ધોરણો
તમે આધારભૂત Intel ઉપકરણો માટે સંબંધિત I/O ધોરણો અને વર્તમાન તાકાત જરૂરિયાતોનો ઉપયોગ કરીને BLVDS ઈન્ટરફેસનો અમલ કરી શકો છો.
સપોર્ટેડ ઇન્ટેલ ઉપકરણોમાં BLVDS ઇન્ટરફેસ માટે I/O સ્ટાન્ડર્ડ અને ફીચર્સ સપોર્ટ

1.  DIFFIO_TX પિન સાચા LVDS વિભેદક રીસીવરોને સમર્થન આપતું નથી.

વધુ માહિતી માટે, સંબંધિત માહિતી વિભાગમાં સૂચિબદ્ધ તરીકે સંબંધિત ઉપકરણ દસ્તાવેજીકરણનો સંદર્ભ લો:

• પિન અસાઇનમેન્ટની માહિતી માટે, ઉપકરણ પિન-આઉટનો સંદર્ભ લો files.
• I/O ધોરણોની વિશેષતાઓ માટે, ઉપકરણ હેન્ડબુક I/O પ્રકરણનો સંદર્ભ લો.
•  વિદ્યુત વિશિષ્ટતાઓ માટે, ઉપકરણ ડેટાશીટ અથવા DC અને સ્વિચિંગ લાક્ષણિકતાઓ દસ્તાવેજનો સંદર્ભ લો.

સંબંધિત માહિતી

•  ઇન્ટેલ સ્ટ્રેટિક્સ 10 પિન-આઉટ Files
•  સ્ટ્રેટિક્સ વી પિન-આઉટ Files
• સ્ટ્રેટિક્સ IV પિન-આઉટ Files
•  સ્ટ્રેટિક્સ III ઉપકરણ પિન-આઉટ Files
•  Intel Arria 10 ઉપકરણ પિન-આઉટ Files
•  Arria V ઉપકરણ પિન-આઉટ Files
•  Arria II GX ઉપકરણ પિન-આઉટ Files
• Intel Cyclone 10 GX ઉપકરણ પિન-આઉટ Files
• Intel Cyclone 10 LP ઉપકરણ પિન-આઉટ Files
• ચક્રવાત V ઉપકરણ પિન-આઉટ Files
•  ચક્રવાત IV ઉપકરણ પિન-આઉટ Files
• ચક્રવાત III ઉપકરણ પિન-આઉટ Files
• Intel MAX 10 ઉપકરણ પિન-આઉટ Files
• ઇન્ટેલ સ્ટ્રેટિક્સ 10 સામાન્ય હેતુ I/O વપરાશકર્તા માર્ગદર્શિકા
•  Stratix V ઉપકરણોમાં I/O સુવિધાઓ
•  સ્ટ્રેટિક્સ IV ઉપકરણમાં I/O સુવિધાઓ
•  સ્ટ્રેટિક્સ III ઉપકરણ I/O સુવિધાઓ
• Stratix V ઉપકરણોમાં I/O સુવિધાઓ
•  સ્ટ્રેટિક્સ IV ઉપકરણમાં I/O સુવિધાઓ
•  સ્ટ્રેટિક્સ III ઉપકરણ I/O સુવિધાઓ
•  Intel Arria 10 ઉપકરણોમાં I/O અને હાઇ સ્પીડ I/O
•  Arria V ઉપકરણોમાં I/O સુવિધાઓ
• Arria II ઉપકરણોમાં I/O સુવિધાઓ
•  Intel Cyclone 10 GX ઉપકરણોમાં I/O અને હાઇ સ્પીડ I/O
•  Intel Cyclone 10 LP ઉપકરણોમાં I/O અને હાઇ સ્પીડ I/O
• ચક્રવાત V ઉપકરણોમાં I/O લક્ષણો
• ચક્રવાત IV ઉપકરણોમાં I/O લક્ષણો
•  ચક્રવાત III ઉપકરણ પરિવારમાં I/O લક્ષણો
• Intel MAX 10 સામાન્ય હેતુ I/O વપરાશકર્તા માર્ગદર્શિકા
•  ઇન્ટેલ સ્ટ્રેટિક્સ 10 ઉપકરણ ડેટાશીટ
• સ્ટ્રેટિક્સ વી ઉપકરણ ડેટાશીટ
•  સ્ટ્રેટિક્સ IV ઉપકરણો માટે ડીસી અને સ્વિચિંગ લાક્ષણિકતાઓ
•  સ્ટ્રેટિક્સ III ઉપકરણ ડેટાશીટ: ડીસી અને સ્વિચિંગ લાક્ષણિકતાઓ
•  Intel Arria 10 ઉપકરણ ડેટાશીટ
•  Arria V ઉપકરણ ડેટાશીટ
• Arria II ઉપકરણો માટે ઉપકરણ ડેટાશીટ
• ઇન્ટેલ સાયક્લોન 10 GX ઉપકરણ ડેટાશીટ
•  ઇન્ટેલ સાયક્લોન 10 LP ઉપકરણ ડેટાશીટ
•  ચક્રવાત V ઉપકરણ ડેટાશીટ
•  ચક્રવાત IV ઉપકરણ ડેટાશીટ
• ચક્રવાત III ઉપકરણ ડેટાશીટ
• Intel MAX 10 ઉપકરણ ડેટાશીટ

BLVDS પાવર વપરાશ

• ઉપકરણમાં તમારી ડિઝાઇનને અમલમાં મૂકતા પહેલા, તમે BLVDS I/O પાવર વપરાશની અંદાજિત તીવ્રતા મેળવવા માટે ઉપયોગ કરો છો તે સમર્થિત ઉપકરણ માટે એક્સેલ-આધારિત EPE નો ઉપયોગ કરો.
•  ઇનપુટ અને બાયડાયરેક્શનલ પિન માટે, BLVDS ઇનપુટ બફર હંમેશા સક્ષમ હોય છે. જો બસમાં સ્વિચિંગ પ્રવૃત્તિ હોય તો BLVDS ઇનપુટ બફર પાવર વાપરે છે (દાખલા માટેample, અન્ય ટ્રાન્સસીવર્સ ડેટા મોકલી રહ્યા છે અને પ્રાપ્ત કરી રહ્યા છે, પરંતુ ચક્રવાત III ઉપકરણ હેતુ પ્રાપ્તકર્તા નથી).
•  જો તમે મલ્ટીડ્રોપમાં ઇનપુટ બફર તરીકે BLVDS નો ઉપયોગ કરો છો અથવા મલ્ટિપોઇન્ટ એપ્લિકેશન્સમાં દ્વિદિશા બફર તરીકે કરો છો, તો ઇન્ટેલ એક ટૉગલ રેટ દાખલ કરવાની ભલામણ કરે છે જેમાં બસ પરની તમામ પ્રવૃત્તિઓનો સમાવેશ થાય છે, ફક્ત ઇન્ટેલ ઉપકરણ BLVDS ઇનપુટ બફર માટે બનાવાયેલ પ્રવૃત્તિઓ જ નહીં.

ExampEPE માં BLVDS I/O ડેટા એન્ટ્રીનો લે
આ આંકડો ચક્રવાત III EPE માં BLVDS I/O એન્ટ્રી દર્શાવે છે. અન્ય સપોર્ટેડ Intel ઉપકરણોના EPE માં પસંદ કરવા માટે I/O ધોરણો માટે, સંબંધિત માહિતીનો સંદર્ભ લો.ઇન્ટેલ ભલામણ કરે છે કે તમે તમારી ડિઝાઇન પૂર્ણ કર્યા પછી ચોક્કસ BLVDS I/O પાવર વિશ્લેષણ કરવા માટે તમે Intel Quartus Prime Power Analyser Tool નો ઉપયોગ કરો. પાવર વિશ્લેષક સાધન સ્થળ-અને-માર્ગ પૂર્ણ થયા પછી ડિઝાઇનની વિશિષ્ટતાઓના આધારે શક્તિનો અંદાજ કાઢે છે. પાવર વિશ્લેષક ટૂલ વપરાશકર્તા દ્વારા દાખલ કરાયેલ, સિમ્યુલેશન-ડેરિવ્ડ અને અંદાજિત સિગ્નલ પ્રવૃત્તિઓના સંયોજનને લાગુ કરે છે જે, વિગતવાર સર્કિટ મોડલ્સ સાથે મળીને, ખૂબ જ સચોટ પાવર અંદાજો આપે છે.
સંબંધિત માહિતી

• પાવર એનાલિસિસ પ્રકરણ, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ પ્રો એડિશન હેન્ડબુક
  Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણ પરિવારો માટે Intel Quartus Prime Pro Edition Power Analyzer ટૂલ વિશે વધુ માહિતી પ્રદાન કરે છે.
• પાવર એનાલિસિસ પ્રકરણ, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન હેન્ડબુક
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, ચક્રવાત III, અને Intel માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન પાવર એનાલાઇઝર ટૂલ વિશે વધુ માહિતી પ્રદાન કરે છે. MAX 10 ઉપકરણ પરિવારો.
• પ્રારંભિક પાવર એસ્ટીમેટર્સ (EPE) અને પાવર વિશ્લેષક પૃષ્ઠ
  EPE અને Intel Quartus Prime Power Analyzer ટૂલ વિશે વધુ માહિતી પ્રદાન કરે છે.
• પૃષ્ઠ 3 પર સપોર્ટેડ Intel FPGA ઉપકરણ પરિવારોમાં બસ LVDS ઇન્ટરફેસનો અમલ
  BLVDS પાવર વપરાશના અંદાજ માટે EPE માં પસંદ કરવા માટે I/O ધોરણોની યાદી આપે છે.

BLVDS ડિઝાઇન Example
ડિઝાઇન ભૂતપૂર્વample તમને બતાવે છે કે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેરમાં સંબંધિત સામાન્ય હેતુ I/O (GPIO) IP કોરો સાથે સમર્થિત ઉપકરણોમાં BLVDS I/O બફરને કેવી રીતે ઇન્સ્ટન્ટેટ કરવું.

•  Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણો—GPIO Intel FPGA IP કોરનો ઉપયોગ કરો.
•  Intel MAX 10 ઉપકરણો—GPIO Lite Intel FPGA IP કોરનો ઉપયોગ કરો.
•  અન્ય તમામ સમર્થિત ઉપકરણો- ALTIOBUF IP કોરનો ઉપયોગ કરો.

તમે ડિઝાઇન એક્સ ડાઉનલોડ કરી શકો છોampLE સંબંધિત માહિતીની લિંકમાંથી. BLVDS I/O બફર દાખલા માટે, Intel નીચેની વસ્તુઓની ભલામણ કરે છે:

•  GPIO IP કોરને દ્વિપક્ષીય મોડમાં વિભેદક મોડ ચાલુ કરીને લાગુ કરો.
•  બાયડાયરેક્શનલ પિનને I/O સ્ટાન્ડર્ડ સોંપો:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, અને Intel MAX 10 ઉપકરણો.
•  વિભેદક SSTL-2 વર્ગ I અથવા વર્ગ II—સ્ટ્રેટિક્સ V, સ્ટ્રેટિક્સ IV, સ્ટ્રેટિક્સ III, એરિયા V, એરિયા II, અને ચક્રવાત V ઉપકરણો.
• વિભેદક SSTL-18 વર્ગ I અથવા વર્ગ II—Intel Stratix 10, Intel Arria 10, અને Intel Cyclone 10 GX ઉપકરણો.

લખવા અને વાંચવાની કામગીરી દરમિયાન ઇનપુટ અથવા આઉટપુટ બફર્સ ઓપરેશન

• oe પોર્ટ સિંગલ-એન્ડેડ આઉટપુટ બફર્સને સક્ષમ અથવા અક્ષમ કરવા માટે ઉપકરણ કોરમાંથી oe સિગ્નલ મેળવે છે.
•  રીડ ઓપરેશન દરમિયાન આઉટપુટ બફર્સને ટ્રાઇ-સ્ટેટ કરવા માટે oe સિગ્નલને નીચું રાખો.
•  AND ગેટનું કાર્ય પ્રસારિત સિગ્નલને ઉપકરણ કોરમાં પાછા જતા અટકાવવાનું છે. વિભેદક ઇનપુટ બફર હંમેશા સક્ષમ હોય છે.

સંબંધિત માહિતી

•  I/O બફર (ALTIOBUF) IP કોર વપરાશકર્તા માર્ગદર્શિકા
•  GPIO IP કોર વપરાશકર્તા માર્ગદર્શિકા
•  Intel MAX 10 I/O અમલીકરણ માર્ગદર્શિકાઓ
• ઇન્ટેલ એફપીજીએ આઇપી કોરોનો પરિચય
• ડિઝાઇન ExampAN 522 માટે લેસ

ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન એક્સ પ્રદાન કરે છેampઆ એપ્લિકેશન નોટમાં ઉપયોગમાં લેવાયેલ લેસ.
ડિઝાઇન Exampઇન્ટેલ સ્ટ્રેટિક્સ 10 ઉપકરણો માટે માર્ગદર્શિકા
આ પગલાં ફક્ત Intel Stratix 10 ઉપકરણોને જ લાગુ પડે છે. ખાતરી કરો કે તમે GPIO Intel FPGA IP કોરનો ઉપયોગ કરો છો.

1. એક GPIO Intel FPGA IP કોર બનાવો જે દ્વિદિશ ઇનપુટ અને આઉટપુટ બફરને સપોર્ટ કરી શકે:
   • a GPIO Intel FPGA IP કોરને ઇન્સ્ટન્ટ કરો.
   • b ડેટા ડાયરેક્શનમાં, બિડીર પસંદ કરો.
   • c ડેટા પહોળાઈમાં, 1 દાખલ કરો.
   • ડી. વિભેદક બફરનો ઉપયોગ કરો ચાલુ કરો.
   • ઇ. રજિસ્ટર મોડમાં, કોઈ નહીં પસંદ કરો.
2. નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે મોડ્યુલો અને ઇનપુટ અને આઉટપુટ પોર્ટને કનેક્ટ કરો:
   ઇનપુટ અને આઉટપુટ પોર્ટ કનેક્શન Exampઇન્ટેલ સ્ટ્રેટિક્સ 10 ઉપકરણો માટે le
3. અસાઇનમેન્ટ એડિટરમાં, નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે સંબંધિત I/O માનક સોંપો. તમે વર્તમાન સ્ટ્રેન્થ અને સ્લ્યૂ રેટ વિકલ્પો પણ સેટ કરી શકો છો. નહિંતર, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર ડિફોલ્ટ સેટિંગ્સને ધારે છે.
   ઇન્ટેલ સ્ટ્રેટિક્સ 10 ઉપકરણો માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ અસાઇનમેન્ટ એડિટરમાં BLVDS I/O સોંપણી
4. મોડલસિમ* - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સાથે કાર્યાત્મક સિમ્યુલેશન કમ્પાઇલ કરો અને કરો.

સંબંધિત માહિતી

• મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સપોર્ટ
  મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર વિશે વધુ માહિતી પ્રદાન કરે છે અને તેમાં ઇન્સ્ટોલેશન, ઉપયોગ અને મુશ્કેલીનિવારણ જેવા વિષયોની વિવિધ લિંક્સ શામેલ છે.
• પૃષ્ઠ 7 પર Intel FPGA ઉપકરણોમાં BLVDS ઇન્ટરફેસ માટે I/O ધોરણો
  BLVDS એપ્લીકેશનો માટે સમર્થિત Intel FPGA ઉપકરણોમાં તમે મેન્યુઅલી સોંપી શકો તે પિન અને I/O ધોરણોની યાદી આપે છે.
• ડિઝાઇન ExampAN 522 માટે લેસ
  ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન એક્સ પ્રદાન કરે છેampઆ એપ્લિકેશન નોટમાં ઉપયોગમાં લેવાયેલ લેસ.

ડિઝાઇન Exampઇન્ટેલ એરિયા 10 ઉપકરણો માટેની માર્ગદર્શિકા
આ પગલાં ફક્ત Intel Quartus Prime Standard Edition નો ઉપયોગ કરતા Intel Arria 10 ઉપકરણોને લાગુ પડે છે. ખાતરી કરો કે તમે GPIO Intel FPGA IP કોરનો ઉપયોગ કરો છો.

1. StratixV_blvds.qar ખોલો file સ્ટ્રેટિક્સ વી ડિઝાઇન એક્સ આયાત કરવા માટેampઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન સોફ્ટવેરમાં પ્રવેશ કરો.
2. ડિઝાઇન ભૂતપૂર્વ સ્થળાંતરampGPIO Intel FPGA IP કોરનો ઉપયોગ કરવા માટે:
   • a મેનુ પર, પ્રોજેક્ટ ➤ અપગ્રેડ IP ઘટકો પસંદ કરો.
   • b "ALIOBUF" એન્ટિટી પર ડબલ ક્લિક કરો.
     ALTIOBUF IP કોર માટે મેગાવિઝાર્ડ પ્લગ-ઇન મેનેજર વિન્ડો દેખાય છે.
   • c મેચ પ્રોજેક્ટ/ડિફોલ્ટ બંધ કરો.
   • ડી. હાલમાં પસંદ કરેલ ઉપકરણ કુટુંબમાં, Arria 10 પસંદ કરો.
   • ઇ. સમાપ્ત પર ક્લિક કરો અને પછી ફરીથી સમાપ્ત પર ક્લિક કરો.
   • f દેખાતા સંવાદ બોક્સમાં, OK પર ક્લિક કરો.
     Intel Quartus Prime Pro Edition સોફ્ટવેર સ્થળાંતર પ્રક્રિયા કરે છે અને પછી GPIO IP પેરામીટર એડિટર પ્રદર્શિત કરે છે.
3. બાયડાયરેક્શનલ ઇનપુટ અને આઉટપુટ બફરને સપોર્ટ કરવા માટે GPIO Intel FPGA IP કોરને ગોઠવો:
   • a ડેટા ડાયરેક્શનમાં, બિડીર પસંદ કરો.
   • b ડેટા પહોળાઈમાં, 1 દાખલ કરો.
   • c વિભેદક બફરનો ઉપયોગ કરો ચાલુ કરો.
   • ડી. સમાપ્ત પર ક્લિક કરો અને IP કોર જનરેટ કરો.
4. નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે મોડ્યુલો અને ઇનપુટ અને આઉટપુટ પોર્ટને કનેક્ટ કરો:
   ઇનપુટ અને આઉટપુટ પોર્ટ કનેક્શન ExampLe Intel Arria 10 ઉપકરણો માટે
5. અસાઇનમેન્ટ એડિટરમાં, નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે સંબંધિત I/O માનક સોંપો. તમે વર્તમાન સ્ટ્રેન્થ અને સ્લ્યૂ રેટ વિકલ્પો પણ સેટ કરી શકો છો. નહિંતર, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સ્ટાન્ડર્ડ એડિશન સોફ્ટવેર ઇન્ટેલ એરિયા 10 ઉપકરણો માટે ડિફૉલ્ટ સેટિંગ્સ ધારે છે - ડિફરન્શિયલ SSTL-18 વર્ગ I અથવા વર્ગ II I/O સ્ટાન્ડર્ડ.
   Intel Arria 10 ઉપકરણો માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ અસાઇનમેન્ટ એડિટરમાં BLVDS I/O અસાઇનમેન્ટનોંધ:
   Intel Arria 10 ઉપકરણો માટે, તમે અસાઇનમેન્ટ એડિટર સાથે LVDS પિન માટે p અને n પિન સ્થાનો મેન્યુઅલી અસાઇન કરી શકો છો.
6. મોડલસિમ – ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સાથે કાર્યાત્મક સિમ્યુલેશન કમ્પાઇલ કરો અને કરો.

સંબંધિત માહિતી

• મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સપોર્ટ
  મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર વિશે વધુ માહિતી પ્રદાન કરે છે અને તેમાં ઇન્સ્ટોલેશન, ઉપયોગ અને મુશ્કેલીનિવારણ જેવા વિષયોની વિવિધ લિંક્સ શામેલ છે.
• પૃષ્ઠ 7 પર Intel FPGA ઉપકરણોમાં BLVDS ઇન્ટરફેસ માટે I/O ધોરણો
  BLVDS એપ્લીકેશનો માટે સમર્થિત Intel FPGA ઉપકરણોમાં તમે મેન્યુઅલી સોંપી શકો તે પિન અને I/O ધોરણોની યાદી આપે છે.
• ડિઝાઇન ExampAN 522 માટે લેસ
  ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન એક્સ પ્રદાન કરે છેampઆ એપ્લિકેશન નોટમાં ઉપયોગમાં લેવાયેલ લેસ.

ડિઝાઇન Exampઇન્ટેલ MAX 10 ઉપકરણો માટેની માર્ગદર્શિકા
આ પગલાં ફક્ત Intel MAX 10 ઉપકરણોને જ લાગુ પડે છે. ખાતરી કરો કે તમે GPIO Lite Intel FPGA IP કોરનો ઉપયોગ કરો છો.

1. એક GPIO Lite Intel FPGA IP કોર બનાવો જે દ્વિદિશ ઇનપુટ અને આઉટપુટ બફરને સપોર્ટ કરી શકે:
   • a GPIO Lite Intel FPGA IP કોરને ઇન્સ્ટન્ટ કરો.
   • b ડેટા ડાયરેક્શનમાં, બિડીર પસંદ કરો.
   • c ડેટા પહોળાઈમાં, 1 દાખલ કરો.
   • ડી. સ્યુડો ડિફરન્શિયલ બફરનો ઉપયોગ ચાલુ કરો.
   • ઇ. રજીસ્ટર મોડમાં, બાયપાસ પસંદ કરો.
2. નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે મોડ્યુલો અને ઇનપુટ અને આઉટપુટ પોર્ટને કનેક્ટ કરો:
    ઇનપુટ અને આઉટપુટ પોર્ટ કનેક્શન ExampIntel MAX 10 ઉપકરણો માટે le
3. અસાઇનમેન્ટ એડિટરમાં, નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે સંબંધિત I/O માનક સોંપો. તમે વર્તમાન સ્ટ્રેન્થ અને સ્લ્યૂ રેટ વિકલ્પો પણ સેટ કરી શકો છો. નહિંતર, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર ડિફોલ્ટ સેટિંગ્સને ધારે છે.
   Intel MAX 10 ઉપકરણો માટે ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ અસાઇનમેન્ટ એડિટરમાં BLVDS I/O અસાઇનમેન્ટ
4. મોડલસિમ – ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સાથે કાર્યાત્મક સિમ્યુલેશન કમ્પાઇલ કરો અને કરો.

સંબંધિત માહિતી

• મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સપોર્ટ
  મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર વિશે વધુ માહિતી પ્રદાન કરે છે અને તેમાં ઇન્સ્ટોલેશન, ઉપયોગ અને મુશ્કેલીનિવારણ જેવા વિષયોની વિવિધ લિંક્સ શામેલ છે.
• પૃષ્ઠ 7 પર Intel FPGA ઉપકરણોમાં BLVDS ઇન્ટરફેસ માટે I/O ધોરણો
  BLVDS એપ્લીકેશનો માટે સમર્થિત Intel FPGA ઉપકરણોમાં તમે મેન્યુઅલી સોંપી શકો તે પિન અને I/O ધોરણોની યાદી આપે છે.
• ડિઝાઇન ExampAN 522 માટે લેસ
  ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન એક્સ પ્રદાન કરે છેampઆ એપ્લિકેશન નોટમાં ઉપયોગમાં લેવાયેલ લેસ.

ડિઝાઇન ExampIntel Arria 10, Intel Cyclone 10 GX, અને Intel MAX 10 સિવાયના તમામ સમર્થિત ઉપકરણો માટેની માર્ગદર્શિકા

આ પગલાં Intel Arria 10, Intel Cyclone 10 GX, અને Intel MAX 10 સિવાયના તમામ સમર્થિત ઉપકરણોને લાગુ પડે છે. ખાતરી કરો કે તમે ALTIOBUF IP કોરનો ઉપયોગ કરો છો.

1.  એક ALTIOBUF IP કોર બનાવો જે દ્વિપક્ષીય ઇનપુટ અને આઉટપુટ બફરને સપોર્ટ કરી શકે:
   • a ALTIOBUF IP કોરને ઇન્સ્ટન્ટ કરો.
   • b દ્વિપક્ષીય બફર તરીકે મોડ્યુલને ગોઠવો.
   • c ઇન્સ્ટન્ટ કરવા માટે બફરની સંખ્યા શું છે, 1 દાખલ કરો.
   • ડી. વિભેદક મોડનો ઉપયોગ કરો ચાલુ કરો.
2. નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે મોડ્યુલો અને ઇનપુટ અને આઉટપુટ પોર્ટને કનેક્ટ કરો:
    ઇનપુટ અને આઉટપુટ પોર્ટ કનેક્શન ExampIntel Arria 10, Intel Cyclone 10 GX, અને Intel MAX 10 ઉપકરણો સિવાયના તમામ સપોર્ટેડ ઉપકરણો માટે le
3. અસાઇનમેન્ટ એડિટરમાં, તમારા ઉપકરણ અનુસાર નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે સંબંધિત I/O માનક સોંપો. તમે વર્તમાન સ્ટ્રેન્થ અને સ્લ્યૂ રેટ વિકલ્પો પણ સેટ કરી શકો છો. નહિંતર, ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ સોફ્ટવેર ડિફોલ્ટ સેટિંગ્સને ધારે છે.
   • Intel Cyclone 10 LP, ચક્રવાત IV, ચક્રવાત III, અને ચક્રવાત III LS ઉપકરણો—BLVDS I/O સ્ટાન્ડર્ડ દ્વિપક્ષીય p અને n પિન માટે નીચેની આકૃતિમાં બતાવ્યા પ્રમાણે.
   • સ્ટ્રેટિક્સ V, સ્ટ્રેટિક્સ IV, સ્ટ્રેટિક્સ III, એરિયા V, એરિયા II, અને ચક્રવાત V ઉપકરણો-વિભેદક SSTL-2 વર્ગ I અથવા વર્ગ II I/O ધોરણ.
     ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ અસાઇનમેન્ટ એડિટરમાં BLVDS I/O અસાઇનમેન્ટનોંધ: તમે અસાઇનમેન્ટ એડિટર વડે દરેક સમર્થિત ઉપકરણ માટે p અને n પિન સ્થાનો મેન્યુઅલી અસાઇન કરી શકો છો. સમર્થિત ઉપકરણો અને પિન માટે તમે મેન્યુઅલી સોંપી શકો છો, સંબંધિત માહિતીનો સંદર્ભ લો.
4. મોડલસિમ – ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સાથે કાર્યાત્મક સિમ્યુલેશન કમ્પાઇલ કરો અને કરો.

Exampકાર્યાત્મક સિમ્યુલેશન પરિણામોની le
જ્યારે oe સિગ્નલ પર ભાર મૂકવામાં આવે છે, ત્યારે BLVDS રાઈટ ઓપરેશન મોડમાં હોય છે. જ્યારે oe સિગ્નલ બંધ કરવામાં આવે છે, ત્યારે BLVDS રીડ ઓપરેશન મોડમાં હોય છે.નોંધ:
વેરિલોગ એચડીએલનો ઉપયોગ કરીને સિમ્યુલેશન માટે, તમે blvds_tb.v ટેસ્ટબેન્ચનો ઉપયોગ કરી શકો છો, જે સંબંધિત ડિઝાઇનમાં સમાવિષ્ટ છે.ample
સંબંધિત માહિતી

• મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર સપોર્ટ
  મોડલસિમ - ઇન્ટેલ એફપીજીએ એડિશન સોફ્ટવેર વિશે વધુ માહિતી પ્રદાન કરે છે અને તેમાં ઇન્સ્ટોલેશન, ઉપયોગ અને મુશ્કેલીનિવારણ જેવા વિષયોની વિવિધ લિંક્સ શામેલ છે.
• પૃષ્ઠ 7 પર Intel FPGA ઉપકરણોમાં BLVDS ઇન્ટરફેસ માટે I/O ધોરણો
  BLVDS એપ્લીકેશનો માટે સમર્થિત Intel FPGA ઉપકરણોમાં તમે મેન્યુઅલી સોંપી શકો તે પિન અને I/O ધોરણોની યાદી આપે છે.
• ડિઝાઇન ExampAN 522 માટે લેસ
  ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન એક્સ પ્રદાન કરે છેampઆ એપ્લિકેશન નોટમાં ઉપયોગમાં લેવાયેલ લેસ.

પ્રદર્શન વિશ્લેષણ

મલ્ટિપોઇન્ટ BLVDS પ્રદર્શન વિશ્લેષણ બસ સમાપ્તિ, લોડિંગ, ડ્રાઇવર અને રીસીવરની લાક્ષણિકતાઓ અને સિસ્ટમ પર ડ્રાઇવર તરફથી રીસીવરના સ્થાનની અસર દર્શાવે છે. તમે સમાવવામાં આવેલ BLVDS ડિઝાઇનનો ઉપયોગ કરી શકો છોampમલ્ટિપોઇન્ટ એપ્લિકેશનના પ્રદર્શનનું વિશ્લેષણ કરવા માટે:

•  ચક્રવાત III BLVDS ડિઝાઇન ભૂતપૂર્વample—આ ડિઝાઇન example તમામ સપોર્ટેડ સ્ટ્રેટિક્સ, એરિયા અને સાયક્લોન ડિવાઇસ સીરિઝ પર લાગુ છે. Intel Arria 10 અથવા Intel Cyclone 10 GX ઉપકરણ કુટુંબ માટે, તમારે ડિઝાઇનને સ્થાનાંતરિત કરવાની જરૂર છેampતમે તેનો ઉપયોગ કરી શકો તે પહેલાં સંબંધિત ઉપકરણ પરિવારને લે.
• Intel MAX 10 BLVDS ડિઝાઇન ભૂતપૂર્વample—આ ડિઝાઇન example Intel MAX 10 ઉપકરણ પરિવારને લાગુ પડે છે.
• ઇન્ટેલ સ્ટ્રેટિક્સ 10 BLVDS ડિઝાઇન ભૂતપૂર્વample—આ ડિઝાઇન exampલે ઇન્ટેલ સ્ટ્રેટિક્સ 10 ઉપકરણ પરિવારને લાગુ પડે છે.

નોંધ:
આ વિભાગમાં મલ્ટિપોઇન્ટ BLVDS નું પ્રદર્શન વિશ્લેષણ HyperLynx* માં ચક્રવાત III BLVDS ઇનપુટ/આઉટપુટ બફર માહિતી સ્પષ્ટીકરણ (IBIS) મોડેલ સિમ્યુલેશન પર આધારિત છે.
Intel ભલામણ કરે છે કે તમે સિમ્યુલેશન માટે આ Intel IBIS મોડલ્સનો ઉપયોગ કરો:

• સ્ટ્રેટિક્સ III, સ્ટ્રેટિક્સ IV, અને સ્ટ્રેટિક્સ V ઉપકરણો-ઉપકરણ-વિશિષ્ટ ડિફરન્શિયલ SSTL-2 IBIS મોડલ
• Intel Stratix 10, Intel Arria 10(2) અને Intel Cyclone 10 GX ઉપકરણો:
  •  આઉટપુટ બફર-વિભેદક SSTL-18 IBIS મોડલ
  • ઇનપુટ બફર—LVDS IBIS મોડલ

સંબંધિત માહિતી

• ઇન્ટેલ FPGA IBIS મોડલ પેજ
  Intel FPGA ઉપકરણ મોડલ્સના ડાઉનલોડ્સ પ્રદાન કરે છે.
•  ડિઝાઇન ExampAN 522 માટે લેસ
  ઇન્ટેલ ક્વાર્ટસ પ્રાઇમ ડિઝાઇન એક્સ પ્રદાન કરે છેampઆ એપ્લિકેશન નોટમાં ઉપયોગમાં લેવાયેલ લેસ.

સિસ્ટમ સેટઅપ

 ચક્રવાત III BLVDS ટ્રાન્સસીવર્સ સાથે મલ્ટિપોઇન્ટ BLVDS
આ આંકડો દસ ચક્રવાત III BLVDS ટ્રાન્સસીવર્સ (U1 થી U10 નામના) સાથે મલ્ટિપોઇન્ટ ટોપોલોજીની યોજના દર્શાવે છે.બસ ટ્રાન્સમિશન લાઇનમાં નીચેની લાક્ષણિકતાઓ હોવાનું માનવામાં આવે છે:

•  એક સ્ટ્રીપ લાઇન
•  50 Ω ની લાક્ષણિક અવબાધ
• 3.6 pF પ્રતિ ઇંચની લાક્ષણિકતા
•  10 ઇંચની લંબાઈ
• Intel Arria 10 IBIS મોડલ પ્રારંભિક છે અને Intel IBIS મોડલ પર ઉપલબ્ધ નથી web પાનું. જો તમને આ પ્રારંભિક Intel Arria 10 IBIS મોડલ્સની જરૂર હોય, તો Intel નો સંપર્ક કરો.
• આશરે 100 Ω ની બસ વિભેદક લાક્ષણિકતા અવબાધ
•  1 ઇંચના દરેક ટ્રાન્સસીવર વચ્ચેનું અંતર
• બસ બંને છેડે ટર્મિનેશન રેઝિસ્ટર RT સાથે સમાપ્ત થાય છે

• 12 mA ની ડિફોલ્ટ ડ્રાઇવ તાકાત
• ડિફૉલ્ટ રૂપે ધીમી સ્લ્યુ રેટ સેટિંગ્સ
• 6 pF ના દરેક ટ્રાન્સસીવરની પિન કેપેસીટન્સ
•  દરેક BLVDS ટ્રાન્સસીવર પરનો સ્ટબ 1 Ω ના લાક્ષણિક અવરોધની 50-ઇંચની માઇક્રોસ્ટ્રીપ છે અને 3 pF પ્રતિ ઇંચની લાક્ષણિકતા કેપેસીટન્સ છે
•  બસ સાથેના દરેક ટ્રાન્સસીવરના જોડાણની ક્ષમતા (કનેક્ટર, પેડ અને પીસીબીમાં) 2 પીએફ હોવાનું માનવામાં આવે છે.
• દરેક લોડની કુલ કેપેસીટન્સ આશરે 11 pF છે

1-ઇંચ લોડ સ્પેસિંગ માટે, વિતરિત કેપેસીટન્સ 11 pF પ્રતિ ઇંચની બરાબર છે. સ્ટબ્સ દ્વારા થતા પ્રતિબિંબને ઘટાડવા માટે, અને તેમાંથી બહાર આવતા સિગ્નલોને ઓછું કરવા માટે
ડ્રાઇવર, દરેક ટ્રાન્સસીવરના આઉટપુટ પર 50 Ω રેઝિસ્ટર RS સાથે મેળ ખાતો અવરોધ મૂકવામાં આવે છે.

બસ સમાપ્તિ
જો તમે અસરકારક વિભેદક અવબાધ સમીકરણમાં બસ લાક્ષણિકતા કેપેસીટન્સ અને સેટઅપની એકમ લંબાઈ દીઠ વિતરિત કેપેસીટન્સને બદલે તો સંપૂર્ણ લોડ થયેલ બસની અસરકારક અવબાધ 52 Ω છે. મહત્તમ સિગ્નલ અખંડિતતા માટે, તમારે RT ને 52 Ω સાથે મેચ કરવું આવશ્યક છે. નીચેના આંકડાઓ રીસીવર ઇનપુટ પિન પર ડિફરન્શિયલ વેવફોર્મ (VID) પર મેળ ખાતા-, અંડર- અને ઓવર-ટર્મિનેશનની અસરો દર્શાવે છે. ડેટા રેટ 100 Mbps છે. આ આંકડાઓમાં, અન્ડર-ટર્મિનેશન (RT = 25 Ω) પ્રતિબિંબમાં પરિણમે છે અને અવાજના માર્જિનમાં નોંધપાત્ર ઘટાડો થાય છે. કેટલાક કિસ્સાઓમાં, સમાપ્તિ હેઠળ પણ રીસીવર થ્રેશોલ્ડનું ઉલ્લંઘન કરે છે (VTH = ±100 mV). જ્યારે RT ને 50 Ω માં બદલવામાં આવે છે, ત્યારે VTH ના સંદર્ભમાં નોંધપાત્ર અવાજ માર્જિન હોય છે અને પ્રતિબિંબ નજીવું હોય છે.

બસ સમાપ્તિની અસર (U1 માં ડ્રાઈવર, U2 માં રીસીવર)
આ આકૃતિમાં, U1 ટ્રાન્સમીટર તરીકે કામ કરે છે અને U2 થી U10 રીસીવર છે.

બસ સમાપ્તિની અસર (U1 માં ડ્રાઈવર, U10 માં રીસીવર)
આ આકૃતિમાં, U1 ટ્રાન્સમીટર તરીકે કામ કરે છે અને U2 થી U10 રીસીવર છે.

બસ સમાપ્તિની અસર (U5 માં ડ્રાઈવર, U6 માં રીસીવર)
આ આકૃતિમાં, U5 એ ટ્રાન્સમીટર છે અને બાકીના રીસીવરો છે.

બસ સમાપ્તિની અસર (U5 માં ડ્રાઈવર, U10 માં રીસીવર)
આ આકૃતિમાં, U5 એ ટ્રાન્સમીટર છે અને બાકીના રીસીવરો છે.બસમાં ડ્રાઇવર અને રીસીવરની સંબંધિત સ્થિતિ પણ પ્રાપ્ત સિગ્નલની ગુણવત્તાને અસર કરે છે. ડ્રાઇવરની સૌથી નજીકનો રીસીવર સૌથી ખરાબ ટ્રાન્સમિશન લાઇન અસરનો અનુભવ કરે છે કારણ કે આ સ્થાન પર એજ રેટ સૌથી ઝડપી છે. જ્યારે ડ્રાઇવર બસની મધ્યમાં હોય ત્યારે આ વધુ ખરાબ બને છે.
માજી માટેample, પૃષ્ઠ 16 પર આકૃતિ 20 અને પૃષ્ઠ 18 પર આકૃતિ 21 ની સરખામણી કરો. રીસીવર U6 (U5 પર ડ્રાઈવર) પર VID રીસીવર U2 (U1 પર ડ્રાઈવર) કરતાં મોટી રિંગિંગ દર્શાવે છે. બીજી તરફ, જ્યારે રીસીવર ડ્રાઈવરથી વધુ દૂર સ્થિત હોય ત્યારે ધારનો દર ધીમો પડી જાય છે. બસ (U1.14)ના એક છેડે ડ્રાઇવર અને બીજા છેડે (U1) રીસીવર સાથેનો સૌથી મોટો વધારો સમય 10 ns છે.

સ્ટબ લંબાઈ
લાંબી સ્ટબ લંબાઈ માત્ર ડ્રાઈવરથી રીસીવર સુધીના ફ્લાઇટના સમયને જ નહીં, પણ મોટા લોડ કેપેસીટન્સમાં પણ પરિણમે છે, જે મોટા પ્રતિબિંબનું કારણ બને છે.

સ્ટબ લંબાઈ વધારવાની અસર (U1 માં ડ્રાઈવર, U10 માં રીસીવર)
આ આંકડો U10 પર VID ની તુલના કરે છે જ્યારે સ્ટબની લંબાઈ એક ઇંચથી બે ઇંચ સુધી વધે છે અને ડ્રાઇવર U1 પર હોય છે.

સ્ટબ સમાપ્તિ
તમારે ડ્રાઇવર અવબાધને સ્ટબ લાક્ષણિકતા અવરોધ સાથે મેળ ખાવો જોઈએ. ડ્રાઇવર આઉટપુટ પર સીરિઝ ટર્મિનેશન રેઝિસ્ટર આરએસ મૂકવાથી લાંબા સ્ટબ અને ઝડપી કિનારી દરોને કારણે થતી પ્રતિકૂળ ટ્રાન્સમિશન લાઇનની અસરમાં ઘણો ઘટાડો થાય છે. આ ઉપરાંત, રીસીવરના સ્પષ્ટીકરણને પૂર્ણ કરવા માટે VID ને ઓછું કરવા માટે RS બદલી શકાય છે.

સ્ટબ ટર્મિનેશનની અસર (U1 માં ડ્રાઇવર, U2 અને U10 માં રીસીવર)
આ આંકડો U2 અને U10 પર VID ની સરખામણી કરે છે જ્યારે U1 પ્રસારિત થાય છે.

ડ્રાઈવર સ્લીવ રેટ
ઝડપી સ્લ્યુ રેટ વધતા સમયને સુધારવામાં મદદ કરે છે, ખાસ કરીને ડ્રાઇવરથી સૌથી દૂરના રીસીવર પર. જો કે, પ્રતિબિંબને કારણે એક ઝડપી સ્લ્યુ રેટ પણ રિંગિંગને વધારે છે.

ડ્રાઈવર એજ રેટની અસર (U1 માં ડ્રાઈવર, U2 અને U10 માં રીસીવર)
આ આંકડો ડ્રાઈવર સ્લીવ રેટ ઈફેક્ટ દર્શાવે છે. 12 mA ડ્રાઇવ સ્ટ્રેન્થ સાથે ધીમા અને ઝડપી સ્લ્યુ રેટ વચ્ચે સરખામણી કરવામાં આવે છે. ડ્રાઇવર U1 પર છે અને U2 અને U10 પરના વિભેદક તરંગોની તપાસ કરવામાં આવે છે.

એકંદર સિસ્ટમ પ્રદર્શન

મલ્ટિપોઇન્ટ BLVDS દ્વારા સપોર્ટેડ સૌથી વધુ ડેટા રેટ ડ્રાઇવર પાસેથી સૌથી દૂરના રીસીવરના આંખના ડાયાગ્રામને જોઈને નક્કી કરવામાં આવે છે. આ સ્થાન પર, પ્રસારિત સિગ્નલ સૌથી ધીમો ધાર દર ધરાવે છે અને આંખ ખોલવા પર અસર કરે છે. જો કે પ્રાપ્ત સિગ્નલની ગુણવત્તા અને ઘોંઘાટ માર્જિનનો ધ્યેય એપ્લીકેશન પર આધાર રાખે છે, આંખ જેટલી પહોળી છે, તેટલું સારું. જો કે, તમારે ડ્રાઈવરની નજીકના રીસીવરને પણ તપાસવું જોઈએ, કારણ કે જો રીસીવર ડ્રાઈવરની નજીક હોય તો ટ્રાન્સમિશન લાઈનની અસરો વધુ ખરાબ થાય છે.
આકૃતિ 23. 400 Mbps પર આઇ ડાયાગ્રામ (U1 માં ડ્રાઇવર, U2 અને U10 માં રીસીવર)
આ આંકડો 2 Mbps પર ડેટા રેટ માટે U10 (લાલ વળાંક) અને U400 (વાદળી વળાંક) પર આંખના આકૃતિઓ દર્શાવે છે. સિમ્યુલેશનમાં 1% એકમ અંતરાલની રેન્ડમ જીટર ધારવામાં આવે છે. ડ્રાઈવર ડિફોલ્ટ વર્તમાન તાકાત અને સ્લીવ રેટ સેટિંગ્સ સાથે U1 પર છે. બસ સંપૂર્ણ રીતે મહત્તમ RT = 50 Ω સાથે લોડ થયેલ છે. સૌથી નાની આંખ U10 પર છે, જે U1 થી સૌથી દૂર છે. આંખની ઊંચાઈ એસampU0.5 અને U692 માટે અનુક્રમે 543 એકમ અંતરાલ પર 2 mV અને 10 mV છે. બંને કિસ્સાઓમાં VTH = ±100 mV ના સંદર્ભમાં નોંધપાત્ર અવાજ માર્જિન છે.

AN 522 માટે દસ્તાવેજ પુનરાવર્તન ઇતિહાસ: સપોર્ટેડ Intel FPGA ઉપકરણ પરિવારોમાં બસ LVDS ઇન્ટરફેસનું અમલીકરણ

દસ્તાવેજો / સંસાધનો

ઇન્ટેલ AN 522 સપોર્ટેડ FPGA ઉપકરણ પરિવારોમાં બસ LVDS ઇન્ટરફેસનો અમલ [પીડીએફ] વપરાશકર્તા માર્ગદર્શિકા AN 522 સમર્થિત FPGA ઉપકરણ પરિવારોમાં બસ LVDS ઇન્ટરફેસનો અમલ, AN 522, સમર્થિત FPGA ઉપકરણ પરિવારોમાં બસ LVDS ઇન્ટરફેસનો અમલ, સમર્થિત FPGA ઉપકરણ પરિવારોમાં ઇન્ટરફેસ, FPGA ઉપકરણ પરિવારોમાં

સંદર્ભો

• વપરાશકર્તા માર્ગદર્શિકા