intel AN 522 ការអនុវត្តចំណុចប្រទាក់ឡានក្រុង LVDS នៅក្នុងគ្រួសារឧបករណ៍ FPGA ដែលគាំទ្រ

ឡានក្រុង LVDS (BLVDS) ពង្រីកសមត្ថភាពនៃការទំនាក់ទំនងពីចំណុចមួយទៅចំណុច LVDS ទៅនឹងការកំណត់រចនាសម្ព័ន្ធពហុចំណុច។ Multipoint BLVDS ផ្តល់នូវដំណោះស្រាយប្រកបដោយប្រសិទ្ធភាពសម្រាប់កម្មវិធី multipoint backplane ។

ការគាំទ្រការអនុវត្ត BLVDS នៅក្នុងឧបករណ៍ Intel FPGA

អ្នកអាចអនុវត្តចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel ទាំងនេះដោយប្រើស្តង់ដារ I/O ដែលបានរាយបញ្ជី។

ចំណាំ៖
ភាពខ្លាំងនៃដ្រាយដែលអាចសរសេរកម្មវិធីបាន និងលក្ខណៈពិសេសអត្រាយឺតនៅក្នុងឧបករណ៍ទាំងនេះអនុញ្ញាតឱ្យអ្នកប្ដូរប្រព័ន្ធពហុចំណុចរបស់អ្នកតាមបំណងសម្រាប់ដំណើរការអតិបរមា។ ដើម្បីកំណត់អត្រាទិន្នន័យអតិបរមាដែលគាំទ្រ សូមអនុវត្តការក្លែងធ្វើ ឬការវាស់វែងដោយផ្អែកលើការដំឡើងប្រព័ន្ធ និងកម្មវិធីជាក់លាក់របស់អ្នក។
BLVDS ជាងview នៅទំព័រ 4
បច្ចេកវិទ្យា BLVDS នៅក្នុងឧបករណ៍ Intel នៅទំព័រ 6
ការប្រើប្រាស់ថាមពល BLVDS នៅទំព័រ 9
BLVDS Design Example នៅលើទំព័រ 10
ការវិភាគការអនុវត្តនៅទំព័រ 17
ប្រវត្តិកែប្រែឯកសារសម្រាប់ AN 522៖ ការអនុវត្តចំណុចប្រទាក់ឡានក្រុង LVDS នៅក្នុងគ្រួសារឧបករណ៍ Intel FPGA ដែលគាំទ្រនៅទំព័រ 25
ព័ត៌មានពាក់ព័ន្ធ
ស្តង់ដារ I/O សម្រាប់ចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel FPGA នៅទំព័រ 7

BLVDS ជាងview

ប្រព័ន្ធ multipoint BLVDS ធម្មតាមានឧបករណ៍បញ្ជូន និងអ្នកទទួល (ឧបករណ៍បញ្ជូន) មួយចំនួនដែលភ្ជាប់ទៅឡានក្រុង។
ពហុចំណុច BLVDSការកំណត់រចនាសម្ព័ន្ធនៅក្នុងរូបភាពមុនផ្តល់នូវការទំនាក់ទំនងពាក់កណ្តាលទ្វេពីរទិស ខណៈពេលដែលកាត់បន្ថយដង់ស៊ីតេនៃការតភ្ជាប់គ្នា។ ឧបករណ៍បញ្ជូនណាមួយអាចដើរតួជាអ្នកបញ្ជូនបាន ដោយឧបករណ៍បញ្ជូនដែលនៅសេសសល់ដើរតួជាអ្នកទទួល (មានតែឧបករណ៍បញ្ជូនមួយប៉ុណ្ណោះដែលអាចសកម្មក្នុងពេលតែមួយ)។ ការគ្រប់គ្រងចរាចរណ៍ឡានក្រុង ទាំងតាមរយៈពិធីការ ឬដំណោះស្រាយផ្នែករឹង ជាធម្មតាត្រូវបានទាមទារ ដើម្បីជៀសវាងការឈ្លោះប្រកែកគ្នារបស់អ្នកបើកបរនៅលើឡានក្រុង។ ដំណើរការនៃ BLVDS ពហុចំណុចត្រូវបានប៉ះពាល់យ៉ាងខ្លាំងដោយការផ្ទុក capacitive និងការបញ្ចប់នៅលើឡានក្រុង។
ការពិចារណាលើការរចនា
ការរចនាពហុចំណុចល្អត្រូវតែពិចារណាលើការផ្ទុក capacitive និងការបញ្ចប់នៅលើឡានក្រុងដើម្បីទទួលបានភាពត្រឹមត្រូវនៃសញ្ញាកាន់តែប្រសើរ។ អ្នក​អាច​កាត់បន្ថយ​សមត្ថភាព​ផ្ទុក​ដោយ​ជ្រើសរើស​ឧបករណ៍​បញ្ជូន​ដែល​មាន​សមត្ថភាព​ pin ទាប ឧបករណ៍​ភ្ជាប់​ដែល​មាន​សមត្ថភាព​ទាប និង​រក្សា​ប្រវែង​ដើម​ខ្លី។ ការពិចារណាលើការរចនាពហុចំណុច BLVDS មួយគឺការទប់ទល់ឌីផេរ៉ង់ស្យែលដ៏មានប្រសិទ្ធភាពនៃឡានក្រុងដែលផ្ទុកពេញ ហៅថា impedance មានប្រសិទ្ធភាព និងការពន្យាពេលការផ្សព្វផ្សាយតាមរយៈឡានក្រុង។ ការពិចារណាលើការរចនា BLVDS ច្រើនចំណុចផ្សេងទៀត រួមមានការលំអៀងដែលមិនមានសុវត្ថិភាព ប្រភេទឧបករណ៍ភ្ជាប់ និងម្ជុលចេញ ប្លង់ដានឡានក្រុង PCB និងការកំណត់អត្រាគែមអ្នកបើកបរ។
Impedance មានប្រសិទ្ធិភាព
impedance ដ៏មានប្រសិទ្ធភាពគឺអាស្រ័យទៅលើលក្ខណៈនៃ impedance Zo និងការផ្ទុក capacitive នៅលើឡានក្រុង។ ឧបករណ៍ភ្ជាប់ ចំណុចទាញនៅលើកាតដោត ការវេចខ្ចប់ និងសមត្ថភាពបញ្ចូលអ្នកទទួល ទាំងអស់រួមចំណែកដល់ការផ្ទុកសមត្ថភាព ដែលកាត់បន្ថយភាពធន់នៃរថយន្តក្រុងប្រកបដោយប្រសិទ្ធភាព។
សមីការ 1. សមីការ Impedance ឌីផេរ៉ង់ស្យែលមានប្រសិទ្ធភាព
ប្រើសមីការនេះដើម្បីប៉ាន់ប្រមាណនូវ impedance ឌីផេរ៉ង់ស្យែលដែលមានប្រសិទ្ធភាពនៃឡានក្រុងដែលបានផ្ទុក (Zeff) ។កន្លែងណា៖

• Zdiff (Ω) ≈ 2 × Zo = impedance លក្ខណៈឌីផេរ៉ង់ស្យែលនៃឡានក្រុង
•  Co (pF/inch) = capacitance លក្ខណៈក្នុងមួយឯកតាប្រវែងនៃឡានក្រុង
• CL (pF) = capacitance នៃបន្ទុកនីមួយៗ
•  N = ចំនួននៃការផ្ទុកនៅលើឡានក្រុង
•  H (inch) = d × N = ប្រវែងសរុបនៃឡានក្រុង
•  d (inch) = គម្លាតរវាងកាត plug-in នីមួយៗ
•  ស៊ីឌី (pF/inch) = CL/d = capacitance ចែកចាយក្នុងមួយឯកតាប្រវែងឆ្លងកាត់ឡានក្រុង

ការកើនឡើងនៃសមត្ថភាពផ្ទុក ឬគម្លាតកាន់តែជិតរវាងកាតដោត កាត់បន្ថយភាពធន់ដែលមានប្រសិទ្ធភាព។ ដើម្បីបង្កើនប្រសិទ្ធភាពប្រតិបត្តិការរបស់ប្រព័ន្ធ វាចាំបាច់ក្នុងការជ្រើសរើសឧបករណ៍បញ្ជូន និងឧបករណ៍ភ្ជាប់ដែលមានសមត្ថភាពទាប។ រក្សាប្រវែង stub អ្នកទទួលនីមួយៗរវាងឧបករណ៍ភ្ជាប់ និងឧបករណ៍បញ្ជូន I/O pin ឱ្យខ្លីតាមដែលអាចធ្វើទៅបាន។
Impedance មានប្រសិទ្ធិភាពធម្មតាធៀបនឹង Cd/Co
តួលេខនេះបង្ហាញពីឥទ្ធិពលនៃសមត្ថភាពចែកចាយលើ impedance មានប្រសិទ្ធភាពធម្មតា។ការបញ្ចប់គឺទាមទារនៅចុងនីមួយៗនៃឡានក្រុង ខណៈពេលដែលទិន្នន័យហូរក្នុងទិសដៅទាំងពីរ។ ដើម្បីកាត់បន្ថយការឆ្លុះបញ្ចាំង និងសំឡេងរោទ៍នៅលើឡានក្រុង អ្នកត្រូវតែផ្គូផ្គងឧបករណ៍ទប់ទល់នឹងការទប់ទល់ដែលមានប្រសិទ្ធភាព។ សម្រាប់ប្រព័ន្ធដែលមាន Cd/Co = 3 នោះ impedance មានប្រសិទ្ធភាពគឺ 0.5 ដងនៃ Zdiff ។ ជាមួយនឹងការបញ្ចប់ពីរដងនៅលើឡានក្រុងអ្នកបើកបរឃើញបន្ទុកស្មើនឹង 0.25 ដងនៃ Zdiff; ដូច្នេះហើយកាត់បន្ថយការប្តូរសញ្ញា និងរឹមសំលេងរំខានឌីផេរ៉ង់ស្យែលឆ្លងកាត់ធាតុបញ្ចូលរបស់អ្នកទទួល (ប្រសិនបើកម្មវិធីបញ្ជា LVDS ស្តង់ដារត្រូវបានប្រើ) ។ កម្មវិធីបញ្ជា BLVDS ដោះស្រាយបញ្ហានេះដោយការបង្កើនចរន្តដ្រាយដើម្បីទទួលបានវ៉ុលស្រដៀងគ្នាtage swing នៅឯធាតុបញ្ចូលអ្នកទទួល។
ការពន្យារការបន្តពូជ
ការពន្យាពេលនៃការឃោសនា (tPD = Zo × Co) គឺជាការពន្យាពេលតាមរយៈខ្សែបញ្ជូនក្នុងមួយឯកតាប្រវែង។ វាអាស្រ័យលើលក្ខណៈ impedance និងលក្ខណៈ
capacitance នៃឡានក្រុង។
ការពន្យារការបន្តពូជប្រកបដោយប្រសិទ្ធភាព
សម្រាប់ឡានក្រុងដែលផ្ទុក អ្នកអាចគណនាការពន្យាពេលនៃការឃោសនាប្រកបដោយប្រសិទ្ធភាពជាមួយនឹងសមីការនេះ។ អ្នកអាចគណនាពេលវេលាសម្រាប់សញ្ញាដើម្បីផ្សព្វផ្សាយពីកម្មវិធីបញ្ជា A ទៅកាន់អ្នកទទួល B ជា tPDEFF × ប្រវែងបន្ទាត់រវាងកម្មវិធីបញ្ជា A និងអ្នកទទួល B ។

បច្ចេកវិទ្យា BLVDS នៅក្នុងឧបករណ៍ Intel

នៅក្នុងឧបករណ៍ Intel ដែលគាំទ្រ ចំណុចប្រទាក់ BLVDS ត្រូវបានគាំទ្រនៅក្នុងជួរ ឬជួរឈរ I/banks ណាមួយដែលត្រូវបានបំពាក់ដោយ VCCIO នៃ 1.8 V (ឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX) ឬ 2.5 V (ឧបករណ៍ដែលគាំទ្រផ្សេងទៀត) ។ នៅក្នុងធនាគារ I/O ទាំងនេះ ចំណុចប្រទាក់ត្រូវបានគាំទ្រនៅលើម្ជុល I/O ឌីផេរ៉ង់ស្យែល ប៉ុន្តែមិនមែននៅលើការបញ្ចូលនាឡិកាដែលបានកំណត់ ឬម្ជុលលទ្ធផលនាឡិកានោះទេ។ ទោះយ៉ាងណាក៏ដោយ នៅក្នុងឧបករណ៍ Intel Arria 10 និង Intel Cyclone 10 GX ចំណុចប្រទាក់ BLVDS ត្រូវបានគាំទ្រនៅលើម្ជុលនាឡិកាដែលប្រើជា I/Os ទូទៅ។

•  ឧបករណ៍បញ្ជូន BLVDS ប្រើសតិបណ្ដោះអាសន្នទិន្នផលតែមួយចុងពីរជាមួយនឹងសតិបណ្ដោះអាសន្នលទ្ធផលទីពីរត្រូវបានកម្មវិធីដាក់បញ្ច្រាស។
•  អ្នកទទួល BLVDS ប្រើសតិបណ្ដោះអាសន្នបញ្ចូល LVDS ជាក់លាក់។

BLVDS I/O Buffers នៅក្នុងឧបករណ៍ដែលគាំទ្រប្រើសតិបណ្ដោះអាសន្នបញ្ចូល ឬទិន្នផលផ្សេងគ្នា អាស្រ័យលើប្រភេទកម្មវិធី៖

• កម្មវិធី Multidrop- ប្រើសតិបណ្ដោះអាសន្នបញ្ចូល ឬទិន្នផល អាស្រ័យលើថាតើឧបករណ៍នេះត្រូវបានបម្រុងទុកសម្រាប់ប្រតិបត្តិការកម្មវិធីបញ្ជា ឬអ្នកទទួល។
• កម្មវិធីពហុចំណុច—សតិបណ្ដោះអាសន្នលទ្ធផល និងសតិបណ្ដោះអាសន្នបញ្ចូលចែករំលែកម្ជុល I/O ដូចគ្នា។ អ្នក​តម្រូវ​ឱ្យ​មាន​សញ្ញា​អនុញ្ញាត​លទ្ធផល (oe) ដើម្បី​កំណត់​សតិបណ្ដោះ​អាសន្ន​លទ្ធផល LVDS បី​ពេល​ដែល​វា​មិន​បាន​ផ្ញើ​សញ្ញា។
•  កុំបើកដំណើរការការបញ្ចប់ស៊េរីនៅលើបន្ទះឈីប (RS OCT) សម្រាប់សតិបណ្ដោះអាសន្នលទ្ធផល។
• ប្រើឧបករណ៍ទប់ទល់ខាងក្រៅនៅសតិបណ្ដោះអាសន្នទិន្នផល ដើម្បីផ្តល់នូវការផ្គូផ្គង impedance ទៅនឹង stub នៅលើកាត plug-in ។
• កុំបើកដំណើរការការបញ្ចប់ឌីផេរ៉ង់ស្យែលនៅលើបន្ទះឈីប (RD OCT) សម្រាប់សតិបណ្ដោះអាសន្នបញ្ចូលឌីផេរ៉ង់ស្យែល ពីព្រោះការបញ្ចប់រថយន្តក្រុងជាធម្មតាត្រូវបានអនុវត្តដោយប្រើឧបករណ៍ទប់ទល់ការបញ្ចប់ខាងក្រៅនៅចុងទាំងពីរនៃឡានក្រុង។

ស្តង់ដារ I/O សម្រាប់ចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel FPGA
អ្នកអាចអនុវត្តចំណុចប្រទាក់ BLVDS ដោយប្រើស្តង់ដារ I/O ដែលពាក់ព័ន្ធ និងតម្រូវការកម្លាំងបច្ចុប្បន្នសម្រាប់ឧបករណ៍ Intel ដែលគាំទ្រ។
ស្តង់ដារ I/O និងមុខងារគាំទ្រសម្រាប់ចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel ដែលគាំទ្រ

1.  ម្ជុល DIFFIO_TX មិនគាំទ្រអ្នកទទួលឌីផេរ៉ង់ស្យែល LVDS ពិតទេ។

សម្រាប់ព័ត៌មានបន្ថែម សូមមើលឯកសារឧបករណ៍រៀងៗខ្លួន ដូចដែលបានរាយក្នុងផ្នែកព័ត៌មានពាក់ព័ន្ធ៖

• សម្រាប់ព័ត៌មានអំពីការកំណត់ម្ជុល សូមមើលការដកឧបករណ៍ files.
• សម្រាប់លក្ខណៈពិសេសស្តង់ដារ I/O សូមមើលជំពូក I/O សៀវភៅណែនាំឧបករណ៍។
•  សម្រាប់លក្ខណៈបច្ចេកទេស សូមមើលតារាងទិន្នន័យឧបករណ៍ ឬ DC និងឯកសារលក្ខណៈនៃការប្តូរ។

ព័ត៌មានពាក់ព័ន្ធ

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  ការដកឧបករណ៍ Stratix III ចេញ Files
•  Intel Arria 10 Device Pin-Out Files
•  ការដកឧបករណ៍ Arria V Files
•  ឧបករណ៍ Arria II GX Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  ឧបករណ៍ Cyclone IV Pin-Out Files
• ឧបករណ៍ Cyclone III Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• មគ្គុទ្ទេសក៍អ្នកប្រើ I/O គោលបំណងទូទៅរបស់ Intel Stratix 10
•  លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Stratix V
•  លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Stratix IV
•  លក្ខណៈពិសេស I/O ឧបករណ៍ Stratix III
• លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Stratix V
•  លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Stratix IV
•  លក្ខណៈពិសេស I/O ឧបករណ៍ Stratix III
•  I/O និង I/O ល្បឿនលឿននៅក្នុងឧបករណ៍ Intel Arria 10
•  លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Arria V
• លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Arria II
•  I/O និង I/O ល្បឿនលឿននៅក្នុងឧបករណ៍ Intel Cyclone 10 GX
•  I/O និង I/O ល្បឿនលឿននៅក្នុងឧបករណ៍ Intel Cyclone 10 LP
• លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Cyclone V
• លក្ខណៈពិសេស I/O នៅក្នុងឧបករណ៍ Cyclone IV
•  លក្ខណៈពិសេស I/O នៅក្នុង Cyclone III Device Family
• មគ្គុទ្ទេសក៍អ្នកប្រើ I/O គោលបំណងទូទៅរបស់ Intel MAX 10
•  សំណុំទិន្នន័យឧបករណ៍ Intel Stratix 10
• សំណុំទិន្នន័យឧបករណ៍ Stratix V
•  DC និងប្តូរលក្ខណៈសម្រាប់ឧបករណ៍ Stratix IV
•  សន្លឹកទិន្នន័យឧបករណ៍ Stratix III៖ DC និងមុខងារប្តូរ
•  សំណុំទិន្នន័យឧបករណ៍ Intel Arria 10
•  សំណុំទិន្នន័យឧបករណ៍ Arria V
• ឯកសារទិន្នន័យឧបករណ៍សម្រាប់ឧបករណ៍ Arria II
• សំណុំទិន្នន័យឧបករណ៍ Intel Cyclone 10 GX
•  សំណុំទិន្នន័យឧបករណ៍ Intel Cyclone 10 LP
•  សំណុំទិន្នន័យឧបករណ៍ Cyclone V
•  សំណុំទិន្នន័យឧបករណ៍ Cyclone IV
• សំណុំទិន្នន័យឧបករណ៍ Cyclone III
• សំណុំទិន្នន័យឧបករណ៍ Intel MAX 10

ការប្រើប្រាស់ថាមពល BLVDS

• មុនពេលអនុវត្តការរចនារបស់អ្នកទៅក្នុងឧបករណ៍ សូមប្រើ EPE ដែលមានមូលដ្ឋានលើ Excel សម្រាប់ឧបករណ៍ដែលបានគាំទ្រដែលអ្នកប្រើ ដើម្បីទទួលបានទំហំប៉ាន់ស្មាននៃការប្រើប្រាស់ថាមពល BLVDS I/O ។
•  សម្រាប់ម្ជុលបញ្ចូល និងទ្វេទិស សតិបណ្ដោះអាសន្នបញ្ចូល BLVDS ត្រូវបានបើកដំណើរការជានិច្ច។ សតិបណ្ដោះអាសន្នបញ្ចូល BLVDS ប្រើប្រាស់ថាមពល ប្រសិនបើមានសកម្មភាពប្តូរនៅលើឡានក្រុង (សម្រាប់ឧample, ឧបករណ៍បញ្ជូនទិន្នន័យផ្សេងទៀតកំពុងផ្ញើ និងទទួលទិន្នន័យ ប៉ុន្តែឧបករណ៍ Cyclone III មិនមែនជាអ្នកទទួលបំណងទេ)។
•  ប្រសិនបើអ្នកប្រើ BLVDS ជាសតិបណ្ដោះអាសន្នបញ្ចូលក្នុងពហុតំណ ឬជាសតិបណ្ដោះអាសន្នទ្វេទិសនៅក្នុងកម្មវិធីពហុចំណុចនោះ Intel ណែនាំឱ្យបញ្ចូលអត្រាបិទបើកដែលរួមបញ្ចូលសកម្មភាពទាំងអស់នៅលើឡានក្រុង មិនមែនគ្រាន់តែជាសកម្មភាពដែលមានបំណងសម្រាប់សតិបណ្ដោះអាសន្នឧបករណ៍ Intel BLVDS នោះទេ។

Example នៃការបញ្ចូលទិន្នន័យ BLVDS I/O នៅក្នុង EPE
តួលេខនេះបង្ហាញពីធាតុ BLVDS I/O នៅក្នុង Cyclone III EPE ។ សម្រាប់ស្តង់ដារ I/O ដើម្បីជ្រើសរើសនៅក្នុង EPE នៃឧបករណ៍ Intel ដែលគាំទ្រផ្សេងទៀត សូមមើលព័ត៌មានដែលពាក់ព័ន្ធ។Intel ណែនាំឱ្យអ្នកប្រើឧបករណ៍វិភាគថាមពលរបស់ Intel Quartus Prime ដើម្បីអនុវត្តការវិភាគថាមពល BLVDS I/O ត្រឹមត្រូវ បន្ទាប់ពីអ្នកបញ្ចប់ការរចនារបស់អ្នក។ ឧបករណ៍វិភាគថាមពលប៉ាន់ស្មានថាមពលដោយផ្អែកលើលក្ខណៈជាក់លាក់នៃការរចនាបន្ទាប់ពីកន្លែង និងផ្លូវត្រូវបានបញ្ចប់។ ឧបករណ៍វិភាគថាមពលអនុវត្តការរួមបញ្ចូលគ្នានៃសកម្មភាពសញ្ញាដែលបានបញ្ចូលដោយអ្នកប្រើប្រាស់ ការក្លែងធ្វើ និងប៉ាន់ប្រមាណ ដែលរួមបញ្ចូលជាមួយគំរូសៀគ្វីលម្អិត ផ្តល់នូវការប៉ាន់ស្មានថាមពលត្រឹមត្រូវបំផុត។
ព័ត៌មានពាក់ព័ន្ធ

• ជំពូកការវិភាគថាមពល សៀវភៅណែនាំ Intel Quartus Prime Pro Edition
  ផ្តល់ព័ត៌មានបន្ថែមអំពីឧបករណ៍វិភាគថាមពល Intel Quartus Prime Pro Edition សម្រាប់គ្រួសារឧបករណ៍ Intel Stratix 10, Intel Arria 10 និង Intel Cyclone 10 GX ។
• ជំពូកការវិភាគថាមពល សៀវភៅណែនាំស្តង់ដារ Intel Quartus Prime Edition
  ផ្តល់ព័ត៌មានបន្ថែមអំពីឧបករណ៍វិភាគថាមពលរបស់ Intel Quartus Prime Standard Edition សម្រាប់ Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III និង Intel MAX 10 គ្រួសារឧបករណ៍។
• ការប៉ាន់ស្មានថាមពលដំបូង (EPE) និងទំព័រអ្នកវិភាគថាមពល
  ផ្តល់ព័ត៌មានបន្ថែមអំពី EPE និងឧបករណ៍វិភាគថាមពលរបស់ Intel Quartus Prime ។
• ការអនុវត្តចំណុចប្រទាក់ Bus LVDS នៅក្នុងគ្រួសារឧបករណ៍ Intel FPGA ដែលគាំទ្រនៅទំព័រ 3
  រាយបញ្ជីស្តង់ដារ I/O ដើម្បីជ្រើសរើសក្នុង EPE ដើម្បីប៉ាន់ស្មានការប្រើប្រាស់ថាមពល BLVDS ។

BLVDS Design Example
ការរចនា example បង្ហាញអ្នកពីរបៀបធ្វើឱ្យសតិបណ្ដោះអាសន្ន BLVDS I/O នៅក្នុងឧបករណ៍ដែលបានគាំទ្រជាមួយនឹងស្នូល IP គោលបំណងទូទៅដែលពាក់ព័ន្ធ I/O (GPIO) នៅក្នុងកម្មវិធី Intel Quartus Prime ។

•  ឧបករណ៍ Intel Stratix 10, Intel Arria 10 និង Intel Cyclone 10 GX—ប្រើស្នូល GPIO Intel FPGA IP ។
•  ឧបករណ៍ Intel MAX 10—ប្រើស្នូល GPIO Lite Intel FPGA IP ។
•  ឧបករណ៍ដែលគាំទ្រផ្សេងទៀតទាំងអស់ - ប្រើស្នូល IP របស់ ALTIBUF ។

អ្នកអាចទាញយកការរចនា example ពីតំណនៅក្នុងព័ត៌មានដែលពាក់ព័ន្ធ។ សម្រាប់ BLVDS I/O buffer instance, Intel សូមណែនាំធាតុដូចខាងក្រោម:

•  អនុវត្តស្នូល GPIO IP នៅក្នុងរបៀបទ្វេទិសដោយបើករបៀបឌីផេរ៉ង់ស្យែល។
•  កំណត់ស្តង់ដារ I/O ទៅម្ជុលទ្វេទិស៖
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, និង Intel MAX 10 ឧបករណ៍។
•  ឧបករណ៍ឌីផេរ៉ង់ស្យែល SSTL-2 Class I ឬ Class II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, និង Cyclone V ។
• ឌីផេរ៉ង់ស្យែល SSTL-18 Class I ឬ Class II—ឧបករណ៍ Intel Stratix 10, Intel Arria 10 និង Intel Cyclone 10 GX ។

ប្រតិបត្តិការសតិបណ្ដោះអាសន្នបញ្ចូល ឬលទ្ធផល កំឡុងពេលប្រតិបត្តិការសរសេរ និងអាន

• ច្រក oe ទទួលសញ្ញា oe ពីស្នូលឧបករណ៍ ដើម្បីបើក ឬបិទសតិបណ្ដោះអាសន្នទិន្នផលតែមួយ។
•  រក្សា​សញ្ញា oe ឱ្យទាប​ដើម្បី​កំណត់​សតិបណ្ដោះអាសន្ន​លទ្ធផល​បីកំឡុងពេល​ប្រតិបត្តិការ​អាន។
•  មុខងាររបស់ AND gate គឺដើម្បីបញ្ឈប់សញ្ញាបញ្ជូនពីការត្រលប់ទៅស្នូលឧបករណ៍។ សតិបណ្ដោះអាសន្នបញ្ចូលឌីផេរ៉ង់ស្យែលត្រូវបានបើកជានិច្ច។

ព័ត៌មានពាក់ព័ន្ធ

•  I/O Buffer (ALTIOBUF) មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ស្នូល IP
•  ការណែនាំអំពីអ្នកប្រើប្រាស់ GPIO IP Core
•  ការណែនាំអំពីការអនុវត្ត Intel MAX 10 I/O
• ការណែនាំអំពី Intel FPGA IP Cores
• រចនា Examples សម្រាប់ AN 522

ផ្តល់នូវការរចនា Intel Quartus Prime examples បានប្រើនៅក្នុងកំណត់ចំណាំកម្មវិធីនេះ។
រចនា Example គោលការណ៍ណែនាំសម្រាប់ឧបករណ៍ Intel Stratix 10
ជំហានទាំងនេះអាចអនុវត្តបានចំពោះឧបករណ៍ Intel Stratix 10 ប៉ុណ្ណោះ។ ត្រូវប្រាកដថាអ្នកប្រើ GPIO Intel FPGA IP core ។

1. បង្កើត GPIO Intel FPGA IP core ដែលអាចគាំទ្រការបញ្ចូលទ្វេទិស និងសតិបណ្ដោះអាសន្នលទ្ធផល៖
   • ក. បញ្ចូលស្នូល GPIO Intel FPGA IP ភ្លាមៗ។
   • ខ. នៅក្នុងទិសដៅទិន្នន័យ សូមជ្រើសរើស Bidir ។
   • គ. ក្នុងទទឹងទិន្នន័យ បញ្ចូល 1.
   • ឃ. បើក ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល។
   • អ៊ី នៅក្នុងរបៀបចុះឈ្មោះ សូមជ្រើសរើសគ្មាន។
2. ភ្ជាប់ម៉ូឌុល និងច្រកបញ្ចូល និងទិន្នផល ដូចបង្ហាញក្នុងរូបខាងក្រោម៖
   ការតភ្ជាប់ច្រកបញ្ចូល និងទិន្នផល Example សម្រាប់ឧបករណ៍ Intel Stratix 10
3. នៅក្នុង Assignment Editor សូមកំណត់ស្តង់ដារ I/O ដែលពាក់ព័ន្ធដូចបង្ហាញក្នុងរូបខាងក្រោម។ អ្នកក៏អាចកំណត់កម្រិតកម្លាំងបច្ចុប្បន្ន និងជម្រើសអត្រាល្បឿនផងដែរ។ បើមិនដូច្នោះទេ កម្មវិធី Intel Quartus Prime សន្មតថាការកំណត់លំនាំដើម។
   ការចាត់តាំង BLVDS I/O នៅក្នុង Intel Quartus Prime Assignment Editor សម្រាប់ឧបករណ៍ Intel Stratix 10
4. ចងក្រង និងអនុវត្តការក្លែងធ្វើមុខងារជាមួយកម្មវិធី ModelSim* – Intel FPGA Edition ។

ព័ត៌មានពាក់ព័ន្ធ

• ModelSim - ការគាំទ្រកម្មវិធី Intel FPGA Edition
  ផ្តល់ព័ត៌មានបន្ថែមអំពីកម្មវិធី ModelSim – Intel FPGA Edition ហើយមានតំណភ្ជាប់ជាច្រើនទៅកាន់ប្រធានបទដូចជា ការដំឡើង ការប្រើប្រាស់ និងការដោះស្រាយបញ្ហា។
• ស្តង់ដារ I/O សម្រាប់ចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel FPGA នៅទំព័រ 7
  រាយបញ្ជីម្ជុល និងស្តង់ដារ I/O អ្នកអាចកំណត់ដោយដៃនៅក្នុងឧបករណ៍ Intel FPGA ដែលគាំទ្រសម្រាប់កម្មវិធី BLVDS ។
• រចនា Examples សម្រាប់ AN 522
  ផ្តល់នូវការរចនា Intel Quartus Prime examples បានប្រើនៅក្នុងកំណត់ចំណាំកម្មវិធីនេះ។

រចនា Example គោលការណ៍ណែនាំសម្រាប់ឧបករណ៍ Intel Arria 10
ជំហានទាំងនេះអាចអនុវត្តបានចំពោះឧបករណ៍ Intel Arria 10 ដោយប្រើ Intel Quartus Prime Standard Edition តែប៉ុណ្ណោះ។ ត្រូវប្រាកដថាអ្នកប្រើ GPIO Intel FPGA IP core ។

1. បើក StratixV_blvds.qar file ដើម្បីនាំចូល Stratix V design exampចូលទៅក្នុងកម្មវិធី Intel Quartus Prime Standard Edition ។
2. ផ្លាស់ប្តូរការរចនា ឧampប្រើស្នូល GPIO Intel FPGA IP:
   • ក. នៅលើមឺនុយ ជ្រើសរើស Project ➤ Upgrade IP Components ។
   • ខ. ចុចទ្វេដងលើធាតុ "ALIOBUF" ។
     បង្អួចកម្មវិធីគ្រប់គ្រងកម្មវិធីជំនួយ MegaWizard សម្រាប់ស្នូល IP ALTIOBUF លេចឡើង។
   • គ. បិទគម្រោងផ្គូផ្គង/លំនាំដើម។
   • ឃ. នៅក្នុងគ្រួសារឧបករណ៍ដែលបានជ្រើសរើសបច្ចុប្បន្ន សូមជ្រើសរើស Arria 10។
   • អ៊ី ចុច Finish រួចចុច Finish ម្តងទៀត។
   • f. នៅក្នុងប្រអប់ដែលលេចឡើងសូមចុចយល់ព្រម។
     កម្មវិធី Intel Quartus Prime Pro Edition ដំណើរការដំណើរការធ្វើចំណាកស្រុក ហើយបន្ទាប់មកបង្ហាញកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ GPIO IP ។
3. កំណត់រចនាសម្ព័ន្ធ GPIO Intel FPGA IP core ដើម្បីគាំទ្រការបញ្ចូលទ្វេទិស និងសតិបណ្ដោះអាសន្នលទ្ធផល៖
   • ក. នៅក្នុងទិសដៅទិន្នន័យ សូមជ្រើសរើស Bidir ។
   • ខ. ក្នុងទទឹងទិន្នន័យ បញ្ចូល 1.
   • គ. បើក ប្រើសតិបណ្ដោះអាសន្នឌីផេរ៉ង់ស្យែល។
   • ឃ. ចុច Finish ហើយបង្កើត IP Core។
4. ភ្ជាប់ម៉ូឌុល និងច្រកបញ្ចូល និងទិន្នផល ដូចបង្ហាញក្នុងរូបខាងក្រោម៖
   ការតភ្ជាប់ច្រកបញ្ចូល និងទិន្នផល Example សម្រាប់ឧបករណ៍ Intel Arria 10
5. នៅក្នុង Assignment Editor សូមកំណត់ស្តង់ដារ I/O ដែលពាក់ព័ន្ធដូចបង្ហាញក្នុងរូបខាងក្រោម។ អ្នកក៏អាចកំណត់កម្រិតកម្លាំងបច្ចុប្បន្ន និងជម្រើសអត្រាល្បឿនផងដែរ។ បើមិនដូច្នោះទេ កម្មវិធី Intel Quartus Prime Standard Edition សន្មតថាការកំណត់លំនាំដើមសម្រាប់ឧបករណ៍ Intel Arria 10—Differential SSTL-18 Class I ឬ Class II I/O standard។
   ការចាត់តាំង BLVDS I/O នៅក្នុង Intel Quartus Prime Assignment Editor សម្រាប់ឧបករណ៍ Intel Arria 10ចំណាំ៖
   សម្រាប់ឧបករណ៍ Intel Arria 10 អ្នកអាចកំណត់ទីតាំងទាំង p និង n pin សម្រាប់ LVDS pins ដោយដៃជាមួយ Assignment Editor។
6. ចងក្រង និងអនុវត្តការក្លែងធ្វើមុខងារជាមួយកម្មវិធី ModelSim – Intel FPGA Edition ។

ព័ត៌មានពាក់ព័ន្ធ

• ModelSim - ការគាំទ្រកម្មវិធី Intel FPGA Edition
  ផ្តល់ព័ត៌មានបន្ថែមអំពីកម្មវិធី ModelSim – Intel FPGA Edition ហើយមានតំណភ្ជាប់ជាច្រើនទៅកាន់ប្រធានបទដូចជា ការដំឡើង ការប្រើប្រាស់ និងការដោះស្រាយបញ្ហា។
• ស្តង់ដារ I/O សម្រាប់ចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel FPGA នៅទំព័រ 7
  រាយបញ្ជីម្ជុល និងស្តង់ដារ I/O អ្នកអាចកំណត់ដោយដៃនៅក្នុងឧបករណ៍ Intel FPGA ដែលគាំទ្រសម្រាប់កម្មវិធី BLVDS ។
• រចនា Examples សម្រាប់ AN 522
  ផ្តល់នូវការរចនា Intel Quartus Prime examples បានប្រើនៅក្នុងកំណត់ចំណាំកម្មវិធីនេះ។

រចនា Example គោលការណ៍ណែនាំសម្រាប់ឧបករណ៍ Intel MAX 10
ជំហានទាំងនេះអាចអនុវត្តបានចំពោះឧបករណ៍ Intel MAX 10 ប៉ុណ្ណោះ។ ត្រូវប្រាកដថាអ្នកប្រើ GPIO Lite Intel FPGA IP core ។

1. បង្កើត GPIO Lite Intel FPGA IP core ដែលអាចគាំទ្រការបញ្ចូលទ្វេទិស និងសតិបណ្ដោះអាសន្នលទ្ធផល៖
   • ក. បញ្ចូលស្នូល GPIO Lite Intel FPGA IP ស្នូល។
   • ខ. នៅក្នុងទិសដៅទិន្នន័យ សូមជ្រើសរើស Bidir ។
   • គ. ក្នុងទទឹងទិន្នន័យ បញ្ចូល 1.
   • ឃ. បើក ប្រើ pseudo differential buffer។
   • អ៊ី នៅក្នុងរបៀបចុះឈ្មោះ សូមជ្រើសរើសផ្លូវវាង។
2. ភ្ជាប់ម៉ូឌុល និងច្រកបញ្ចូល និងទិន្នផល ដូចបង្ហាញក្នុងរូបខាងក្រោម៖
    ការតភ្ជាប់ច្រកបញ្ចូល និងទិន្នផល Example សម្រាប់ឧបករណ៍ Intel MAX 10
3. នៅក្នុង Assignment Editor សូមកំណត់ស្តង់ដារ I/O ដែលពាក់ព័ន្ធដូចបង្ហាញក្នុងរូបខាងក្រោម។ អ្នកក៏អាចកំណត់កម្រិតកម្លាំងបច្ចុប្បន្ន និងជម្រើសអត្រាល្បឿនផងដែរ។ បើមិនដូច្នោះទេ កម្មវិធី Intel Quartus Prime សន្មតថាការកំណត់លំនាំដើម។
   ការចាត់តាំង BLVDS I/O នៅក្នុង Intel Quartus Prime Assignment Editor សម្រាប់ឧបករណ៍ Intel MAX 10
4. ចងក្រង និងអនុវត្តការក្លែងធ្វើមុខងារជាមួយកម្មវិធី ModelSim – Intel FPGA Edition ។

ព័ត៌មានពាក់ព័ន្ធ

• ModelSim - ការគាំទ្រកម្មវិធី Intel FPGA Edition
  ផ្តល់ព័ត៌មានបន្ថែមអំពីកម្មវិធី ModelSim – Intel FPGA Edition ហើយមានតំណភ្ជាប់ជាច្រើនទៅកាន់ប្រធានបទដូចជា ការដំឡើង ការប្រើប្រាស់ និងការដោះស្រាយបញ្ហា។
• ស្តង់ដារ I/O សម្រាប់ចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel FPGA នៅទំព័រ 7
  រាយបញ្ជីម្ជុល និងស្តង់ដារ I/O អ្នកអាចកំណត់ដោយដៃនៅក្នុងឧបករណ៍ Intel FPGA ដែលគាំទ្រសម្រាប់កម្មវិធី BLVDS ។
• រចនា Examples សម្រាប់ AN 522
  ផ្តល់នូវការរចនា Intel Quartus Prime examples បានប្រើនៅក្នុងកំណត់ចំណាំកម្មវិធីនេះ។

រចនា Example គោលការណ៍ណែនាំសម្រាប់ឧបករណ៍ដែលគាំទ្រទាំងអស់ លើកលែងតែ Intel Arria 10, Intel Cyclone 10 GX និង Intel MAX 10

ជំហានទាំងនេះអាចអនុវត្តបានចំពោះឧបករណ៍ដែលគាំទ្រទាំងអស់ លើកលែងតែ Intel Arria 10, Intel Cyclone 10 GX និង Intel MAX 10។ ត្រូវប្រាកដថាអ្នកប្រើ ALTIOBUF IP core។

1.  បង្កើត ALTIOBUF IP core ដែលអាចគាំទ្រការបញ្ចូលទ្វេទិស និងសតិបណ្ដោះអាសន្នលទ្ធផល៖
   • ក. បញ្ចូលស្នូល IP របស់ ALTIBUF ភ្លាមៗ។
   • ខ. កំណត់រចនាសម្ព័ន្ធម៉ូឌុលជាសតិបណ្ដោះអាសន្នទ្វេទិស។
   • គ. ក្នុង​អ្វី​ជា​ចំនួន​សតិបណ្ដោះ​អាសន្ន​ត្រូវ​បញ្ចូល 1.
   • ឃ. បើកប្រើមុខងារឌីផេរ៉ង់ស្យែល។
2. ភ្ជាប់ម៉ូឌុល និងច្រកបញ្ចូល និងទិន្នផល ដូចបង្ហាញក្នុងរូបខាងក្រោម៖
    ការតភ្ជាប់ច្រកបញ្ចូល និងទិន្នផល Example សម្រាប់ឧបករណ៍ដែលគាំទ្រទាំងអស់ លើកលែងតែ Intel Arria 10, Intel Cyclone 10 GX និង Intel MAX 10 Devices
3. នៅក្នុង Assignment Editor សូមកំណត់ស្តង់ដារ I/O ដែលពាក់ព័ន្ធដូចដែលបានបង្ហាញក្នុងរូបខាងក្រោម យោងទៅតាមឧបករណ៍របស់អ្នក។ អ្នកក៏អាចកំណត់កម្រិតកម្លាំងបច្ចុប្បន្ន និងជម្រើសអត្រាល្បឿនផងដែរ។ បើមិនដូច្នោះទេ កម្មវិធី Intel Quartus Prime សន្មតថាការកំណត់លំនាំដើម។
   • ឧបករណ៍ Intel Cyclone 10 LP, Cyclone IV, Cyclone III, និង Cyclone III LS ឧបករណ៍—ស្តង់ដារ BLVDS I/O ទៅម្ជុល bidirectional p និង n ដូចបង្ហាញក្នុងរូបខាងក្រោម។
   • ឧបករណ៍ Stratix V, Stratix IV, Stratix III, Arria V, Arria II, និង Cyclone V devices—Differential SSTL-2 Class I ឬ Class II I/O standard។
     BLVDS I/O Assignment នៅក្នុង Intel Quartus Prime Assignment Editorចំណាំ៖ អ្នកអាចកំណត់ទីតាំងទាំង p និង n ដោយដៃសម្រាប់ឧបករណ៍ដែលគាំទ្រនីមួយៗដោយប្រើ Assignment Editor។ សម្រាប់ឧបករណ៍ដែលគាំទ្រ និងម្ជុលដែលអ្នកអាចកំណត់ដោយដៃ សូមមើលព័ត៌មានដែលពាក់ព័ន្ធ។
4. ចងក្រង និងអនុវត្តការក្លែងធ្វើមុខងារជាមួយកម្មវិធី ModelSim – Intel FPGA Edition ។

Example នៃលទ្ធផលការក្លែងធ្វើមុខងារ
នៅពេលដែលសញ្ញា oe ត្រូវបានអះអាង BLVDS ស្ថិតនៅក្នុងរបៀបប្រតិបត្តិការសរសេរ។ នៅពេលដែលសញ្ញា oe ត្រូវបានលុបចោល BLVDS ស្ថិតនៅក្នុងរបៀបប្រតិបត្តិការអាន។ចំណាំ៖
សម្រាប់ការក្លែងធ្វើដោយប្រើ Verilog HDL អ្នកអាចប្រើ blvds_tb.v testbench ដែលត្រូវបានរួមបញ្ចូលក្នុង ex design រៀងៗខ្លួន។ampលេ
ព័ត៌មានពាក់ព័ន្ធ

• ModelSim - ការគាំទ្រកម្មវិធី Intel FPGA Edition
  ផ្តល់ព័ត៌មានបន្ថែមអំពីកម្មវិធី ModelSim – Intel FPGA Edition ហើយមានតំណភ្ជាប់ជាច្រើនទៅកាន់ប្រធានបទដូចជា ការដំឡើង ការប្រើប្រាស់ និងការដោះស្រាយបញ្ហា។
• ស្តង់ដារ I/O សម្រាប់ចំណុចប្រទាក់ BLVDS នៅក្នុងឧបករណ៍ Intel FPGA នៅទំព័រ 7
  រាយបញ្ជីម្ជុល និងស្តង់ដារ I/O អ្នកអាចកំណត់ដោយដៃនៅក្នុងឧបករណ៍ Intel FPGA ដែលគាំទ្រសម្រាប់កម្មវិធី BLVDS ។
• រចនា Examples សម្រាប់ AN 522
  ផ្តល់នូវការរចនា Intel Quartus Prime examples បានប្រើនៅក្នុងកំណត់ចំណាំកម្មវិធីនេះ។

ការវិភាគការអនុវត្ត

ការវិភាគការអនុវត្ត BLVDS ច្រើនចំណុចបង្ហាញពីផលប៉ះពាល់នៃការបញ្ចប់រថយន្តក្រុង ការផ្ទុក លក្ខណៈអ្នកបើកបរ និងអ្នកទទួល និងទីតាំងរបស់អ្នកទទួលពីអ្នកបើកបរនៅលើប្រព័ន្ធ។ អ្នកអាចប្រើ BLVDS design examples ដើម្បីវិភាគដំណើរការនៃកម្មវិធីពហុចំណុច៖

•  Cyclone III BLVDS design exampលេ - ការរចនានេះឧample គឺអាចអនុវត្តបានចំពោះស៊េរីឧបករណ៍ Stratix, Arria និង Cyclone ដែលគាំទ្រទាំងអស់។ សម្រាប់គ្រួសារឧបករណ៍ Intel Arria 10 ឬ Intel Cyclone 10 GX អ្នកត្រូវផ្លាស់ប្តូរការរចនា exampចូលទៅកាន់គ្រួសារឧបករណ៍រៀងៗខ្លួនជាមុនសិន មុននឹងអ្នកអាចប្រើវាបាន។
• Intel MAX 10 BLVDS design exampលេ - ការរចនានេះឧample គឺអាចអនុវត្តបានចំពោះគ្រួសារឧបករណ៍ Intel MAX 10។
• Intel Stratix 10 BLVDS design exampលេ - ការរចនានេះឧample គឺអាចអនុវត្តបានចំពោះគ្រួសារឧបករណ៍Intel Stratix 10។

ចំណាំ៖
ការវិភាគការអនុវត្តនៃ BLVDS ពហុចំណុចនៅក្នុងផ្នែកនេះគឺផ្អែកលើការក្លែងធ្វើគំរូព័ត៌មានបណ្ដោះអាសន្នរបស់ Cyclone III BLVDS input/output information (IBIS) នៅក្នុង HyperLynx*។
Intel ណែនាំឱ្យអ្នកប្រើម៉ូដែល Intel IBIS ទាំងនេះសម្រាប់ការក្លែងធ្វើ៖

• ឧបករណ៍ Stratix III, Stratix IV, និង Stratix V — ម៉ូដែលឌីផេរ៉ង់ស្យែល SSTL-2 IBIS ជាក់លាក់ឧបករណ៍
• ឧបករណ៍ Intel Stratix 10, Intel Arria 10(2) និង Intel Cyclone 10 GX៖
  •  សតិបណ្ដោះអាសន្នលទ្ធផល—ម៉ូដែល SSTL-18 IBIS ខុសគ្នា
  • សតិបណ្ដោះអាសន្នបញ្ចូល-LVDS IBIS គំរូ

ព័ត៌មានពាក់ព័ន្ធ

• ទំព័រគំរូ Intel FPGA IBIS
  ផ្តល់ការទាញយកម៉ូដែលឧបករណ៍ Intel FPGA ។
•  រចនា Examples សម្រាប់ AN 522
  ផ្តល់នូវការរចនា Intel Quartus Prime examples បានប្រើនៅក្នុងកំណត់ចំណាំកម្មវិធីនេះ។

ការដំឡើងប្រព័ន្ធ

 Multipoint BLVDS ជាមួយ Cyclone III BLVDS Transceivers
តួលេខនេះបង្ហាញពីគ្រោងការណ៍នៃចំណុចពហុចំណុចជាមួយនឹងឧបករណ៍បញ្ជូន Cyclone III BLVDS ចំនួនដប់ (ដាក់ឈ្មោះ U1 ដល់ U10) ។ខ្សែបញ្ជូនរថយន្តក្រុងត្រូវបានសន្មត់ថាមានលក្ខណៈដូចខាងក្រោមៈ

•  ខ្សែបន្ទាត់មួយ។
•  លក្ខណៈ impedance 50 Ω
• capacitance លក្ខណៈ 3.6 pF ក្នុងមួយអ៊ីញ
•  ប្រវែង ១០ ស
• ម៉ូដែល Intel Arria 10 IBIS គឺបឋម ហើយមិនមាននៅលើម៉ូដែល Intel IBIS ទេ។ web ទំព័រ។ ប្រសិនបើអ្នកត្រូវការម៉ូដែល Intel Arria 10 IBIS បឋមទាំងនេះ សូមទាក់ទង Intel ។
• លក្ខណៈឌីផេរ៉ង់ស្យែលរថយន្តក្រុង impedance ប្រហែល 100 Ω
•  គម្លាតរវាងឧបករណ៍បញ្ជូននីមួយៗ 1 អ៊ីញ
• ឡានក្រុងត្រូវបានបញ្ចប់នៅចុងទាំងពីរជាមួយនឹងឧបករណ៍ទប់ទល់នឹងការបញ្ចប់ RT

• កម្លាំងដ្រាយលំនាំដើម 12 mA
• ការកំណត់អត្រាយឺតតាមលំនាំដើម
• pin capacitance នៃ transceiver នីមួយៗនៃ 6 pF
•  Stub នៅលើឧបករណ៍បញ្ជូន BLVDS នីមួយៗគឺជាមីក្រូស្ទ្រីប 1 អ៊ីញនៃ impedance លក្ខណៈនៃ 50 Ω និងសមត្ថភាពលក្ខណៈនៃ 3 pF ក្នុងមួយអ៊ីញ
•  សមត្ថភាពនៃការតភ្ជាប់ (ឧបករណ៍ភ្ជាប់បន្ទះនិងតាមរយៈ PCB) នៃឧបករណ៍បញ្ជូននីមួយៗទៅឡានក្រុងត្រូវបានសន្មតថាជា 2 pF ។
• capacitance សរុបនៃបន្ទុកនីមួយៗគឺប្រហែល 11 pF

សម្រាប់គម្លាតផ្ទុក 1 អ៊ីញ សមត្ថភាពចែកចាយគឺស្មើនឹង 11 pF ក្នុងមួយអ៊ីញ។ ដើម្បីកាត់បន្ថយការឆ្លុះបញ្ចាំងដែលបង្កឡើងដោយ stubs និងដើម្បីកាត់បន្ថយសញ្ញាដែលចេញមក
អ្នកបើកបរ, impedance ដែលត្រូវគ្នានឹង 50 Ω resistor RS ត្រូវបានដាក់នៅទិន្នផលនៃ transceiver នីមួយៗ។

ការឈប់ឡានក្រុង
impedance ដ៏មានប្រសិទ្ធភាពនៃឡានក្រុងដែលផ្ទុកពេញគឺ 52 Ω ប្រសិនបើអ្នកជំនួស capacitance លក្ខណៈ bus និង capacitance ចែកចាយក្នុងមួយឯកតាប្រវែងនៃការដំឡើងទៅក្នុងសមីការ impedance ឌីផេរ៉ង់ស្យែលដែលមានប្រសិទ្ធភាព។ សម្រាប់ភាពត្រឹមត្រូវនៃសញ្ញាល្អបំផុត អ្នកត្រូវតែផ្គូផ្គង RT ទៅ 52 Ω។ តួលេខខាងក្រោមបង្ហាញពីឥទ្ធិពលនៃការផ្គូផ្គង ក្រោម និងលើសការបញ្ចប់នៅលើទម្រង់រលកឌីផេរ៉ង់ស្យែល (VID) នៅម្ជុលបញ្ចូលអ្នកទទួល។ អត្រាទិន្នន័យគឺ 100 Mbps ។ នៅក្នុងតួលេខទាំងនេះការបញ្ចប់ក្រោម (RT = 25 Ω) បណ្តាលឱ្យមានការឆ្លុះបញ្ចាំងនិងការកាត់បន្ថយយ៉ាងខ្លាំងនៃរឹមសំលេងរំខាន។ ក្នុងករណីខ្លះ នៅក្រោមការបញ្ចប់ សូម្បីតែបំពានកម្រិតអ្នកទទួល (VTH = ±100 mV)។ នៅពេលដែល RT ត្រូវបានប្តូរទៅ 50 Ω វាមានរឹមសំលេងរំខានយ៉ាងខ្លាំងទាក់ទងនឹង VTH ហើយការឆ្លុះបញ្ចាំងគឺមានសេចក្តីធ្វេសប្រហែស។

ឥទ្ធិពលនៃការបញ្ឈប់ឡានក្រុង (អ្នកបើកបរក្នុង U1 អ្នកទទួលនៅ U2)
នៅក្នុងតួលេខនេះ U1 ដើរតួជាអ្នកបញ្ជូន ហើយ U2 ទៅ U10 គឺជាអ្នកទទួល។

ឥទ្ធិពលនៃការបញ្ឈប់ឡានក្រុង (អ្នកបើកបរក្នុង U1 អ្នកទទួលនៅ U10)
នៅក្នុងតួលេខនេះ U1 ដើរតួជាអ្នកបញ្ជូន ហើយ U2 ទៅ U10 គឺជាអ្នកទទួល។

ឥទ្ធិពលនៃការបញ្ឈប់ឡានក្រុង (អ្នកបើកបរក្នុង U5 អ្នកទទួលនៅ U6)
នៅក្នុងតួលេខនេះ U5 គឺជាអ្នកបញ្ជូន ហើយនៅសល់ជាអ្នកទទួល។

ឥទ្ធិពលនៃការបញ្ឈប់ឡានក្រុង (អ្នកបើកបរក្នុង U5 អ្នកទទួលនៅ U10)
នៅក្នុងតួលេខនេះ U5 គឺជាអ្នកបញ្ជូន ហើយនៅសល់ជាអ្នកទទួល។ទីតាំងដែលទាក់ទងរបស់អ្នកបើកបរ និងអ្នកទទួលនៅលើឡានក្រុងក៏ប៉ះពាល់ដល់គុណភាពសញ្ញាដែលទទួលបានផងដែរ។ អ្នកទទួលដែលនៅជិតបំផុតចំពោះអ្នកបើកបរជួបប្រទះឥទ្ធិពលខ្សែបញ្ជូនដ៏អាក្រក់បំផុត ពីព្រោះនៅទីតាំងនេះ អត្រាគែមគឺលឿនបំផុត។ នេះកាន់តែអាក្រក់នៅពេលដែលអ្នកបើកបរស្ថិតនៅចំកណ្តាលឡានក្រុង។
សម្រាប់អតីតample ប្រៀបធៀបរូបភាពទី 16 នៅទំព័រ 20 និងរូបភាពទី 18 នៅទំព័រ 21 ។ VID នៅឯអ្នកទទួល U6 (អ្នកបើកបរនៅ U5) បង្ហាញសំឡេងរោទ៍ធំជាងនៅអ្នកទទួល U2 (អ្នកបើកបរនៅ U1) ។ ម្យ៉ាងវិញទៀត អត្រាគែមត្រូវបានថយចុះ នៅពេលដែលអ្នកទទួលស្ថិតនៅឆ្ងាយពីអ្នកបើកបរ។ ពេលវេលាកើនឡើងធំបំផុតដែលបានកត់ត្រាគឺ 1.14 ns ជាមួយនឹងអ្នកបើកបរដែលមានទីតាំងនៅចុងម្ខាងនៃឡានក្រុង (U1) និងអ្នកទទួលនៅចុងម្ខាងទៀត (U10) ។

ប្រវែងដើម
ប្រវែង stub យូរជាងនេះមិនត្រឹមតែបង្កើនពេលវេលាហោះហើរពីអ្នកបើកបរទៅអ្នកទទួលប៉ុណ្ណោះទេប៉ុន្តែថែមទាំងបណ្តាលឱ្យមានផ្ទុកបន្ទុកធំជាងមុនដែលបណ្តាលឱ្យមានការឆ្លុះបញ្ចាំងធំជាងមុន។

ឥទ្ធិពលនៃការបង្កើនប្រវែង Stub (Driver in U1, Receiver in U10)
តួលេខនេះប្រៀបធៀប VID នៅ U10 នៅពេលដែលប្រវែង stub ត្រូវបានកើនឡើងពីមួយអ៊ីញទៅពីរអ៊ីញ ហើយអ្នកបើកបរគឺនៅ U1 ។

ការបញ្ចប់ Stub
អ្នកត្រូវតែផ្គូផ្គង impedance របស់អ្នកបើកបរទៅនឹង impedance លក្ខណៈ stub ។ ការដាក់រេស៊ីស្តង់ RS ជាស៊េរីនៅទិន្នផលរបស់អ្នកបើកបរ កាត់បន្ថយយ៉ាងខ្លាំងនូវឥទ្ធិពលនៃខ្សែបញ្ជូនអវិជ្ជមានដែលបណ្តាលមកពីកំណាត់វែង និងអត្រាគែមលឿន។ លើសពីនេះទៀត RS អាចត្រូវបានផ្លាស់ប្តូរដើម្បីកាត់បន្ថយ VID ដើម្បីបំពេញតាមលក្ខណៈជាក់លាក់របស់អ្នកទទួល។

ឥទ្ធិពលនៃការបញ្ចប់ Stub (Driver in U1, Receiver in U2 និង U10)
តួលេខនេះប្រៀបធៀប VID នៅ U2 និង U10 នៅពេល U1 កំពុងបញ្ជូន។

អត្រាអ្នកបើកបរ Slew
អត្រាលោតលឿនជួយកែលម្អពេលវេលាកើនឡើង ជាពិសេសអ្នកទទួលឆ្ងាយបំផុតពីអ្នកបើកបរ។ ទោះជាយ៉ាងណាក៏ដោយ អត្រាលោតលឿនក៏ពង្រីកសំឡេងរោទ៍ដោយសារតែការឆ្លុះបញ្ចាំង។

ឥទ្ធិពលនៃអត្រា Driver Edge Rate (Driver in U1, Receiver in U2 និង U10)
តួរលេខនេះបង្ហាញពីឥទ្ធិពលនៃអត្រាល្បឿនរបស់អ្នកបើកបរ។ ការប្រៀបធៀបត្រូវបានធ្វើឡើងរវាងល្បឿនយឺត និងលឿនជាមួយនឹងកម្លាំងដ្រាយ 12 mA ។ អ្នកបើកបរគឺនៅ U1 ហើយទម្រង់រលកឌីផេរ៉ង់ស្យែលនៅ U2 និង U10 ត្រូវបានពិនិត្យ។

ដំណើរការប្រព័ន្ធទាំងមូល

អត្រាទិន្នន័យខ្ពស់បំផុតដែលគាំទ្រដោយ multipoint BLVDS ត្រូវបានកំណត់ដោយមើលដ្យាក្រាមភ្នែករបស់អ្នកទទួលឆ្ងាយបំផុតពីអ្នកបើកបរ។ នៅទីតាំងនេះ សញ្ញាបញ្ជូនមានអត្រាគែមយឺតបំផុត និងប៉ះពាល់ដល់ការបើកភ្នែក។ ទោះបីជាគុណភាពនៃសញ្ញាដែលបានទទួល និងគោលដៅរឹមសំលេងរំខានអាស្រ័យលើកម្មវិធីក៏ដោយ ការបើកភ្នែកកាន់តែទូលាយ កាន់តែប្រសើរ។ ទោះជាយ៉ាងណាក៏ដោយ អ្នកក៏ត្រូវពិនិត្យមើលអ្នកទទួលដែលនៅជិតបំផុតជាមួយអ្នកបើកបរផងដែរ ពីព្រោះឥទ្ធិពលនៃខ្សែបញ្ជូនទំនងជាកាន់តែអាក្រក់ប្រសិនបើអ្នកទទួលមានទីតាំងនៅជិតអ្នកបើកបរ។
រូបភាពទី 23. ដ្យាក្រាមភ្នែកនៅល្បឿន 400 Mbps (Driver in U1, Receiver in U2 និង U10)
តួលេខនេះបង្ហាញពីដ្យាក្រាមភ្នែកនៅ U2 (ខ្សែកោងក្រហម) និង U10 (ខ្សែកោងពណ៌ខៀវ) សម្រាប់អត្រាទិន្នន័យនៅ 400 Mbps ។ ការញ័រចៃដន្យនៃចន្លោះពេលឯកតា 1% ត្រូវបានសន្មត់ថានៅក្នុងការក្លែងធ្វើ។ កម្មវិធីបញ្ជាគឺនៅ U1 ជាមួយនឹងកម្លាំងបច្ចុប្បន្នលំនាំដើម និងការកំណត់អត្រាយឺត។ ឡានក្រុងត្រូវបានផ្ទុកយ៉ាងពេញលេញជាមួយនឹង RT ល្អបំផុត = 50 Ω។ ការបើកភ្នែកតូចបំផុតគឺនៅ U10 ដែលឆ្ងាយបំផុតពី U1 ។ កម្ពស់ភ្នែក sampដឹកនាំនៅចន្លោះពេល 0.5 ឯកតាគឺ 692 mV និង 543 mV សម្រាប់ U2 និង U10 រៀងគ្នា។ មានរឹមសំលេងរំខានច្រើនទាក់ទងនឹង VTH = ±100 mV សម្រាប់ករណីទាំងពីរ។

ប្រវត្តិកែប្រែឯកសារសម្រាប់ AN 522៖ ការអនុវត្តចំណុចប្រទាក់ឡានក្រុង LVDS នៅក្នុងគ្រួសារឧបករណ៍ Intel FPGA ដែលគាំទ្រ

ឯកសារ/ធនធាន

intel AN 522 ការអនុវត្តចំណុចប្រទាក់ឡានក្រុង LVDS នៅក្នុងគ្រួសារឧបករណ៍ FPGA ដែលគាំទ្រ [pdf] ការណែនាំអ្នកប្រើប្រាស់ AN 522 ការអនុវត្តចំណុចប្រទាក់ Bus LVDS នៅក្នុងគ្រួសារឧបករណ៍ FPGA ដែលបានគាំទ្រ, AN 522, ការអនុវត្តចំណុចប្រទាក់ Bus LVDS នៅក្នុងគ្រួសារឧបករណ៍ FPGA ដែលបានគាំទ្រ, ចំណុចប្រទាក់នៅក្នុងគ្រួសារឧបករណ៍ FPGA ដែលបានគាំទ្រ, គ្រួសារឧបករណ៍ FPGA

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់