Intel AN 522 Implementarea interfeței Bus LVDS în familiile de dispozitive FPGA acceptate

Bus LVDS (BLVDS) extinde capacitatea de comunicare LVDS punct la punct la configurația multipunct. Multipoint BLVDS oferă o soluție eficientă pentru aplicațiile de tip backplane multipunct.

Suport de implementare BLVDS în dispozitive Intel FPGA

Puteți implementa interfețe BLVDS în aceste dispozitive Intel utilizând standardele I/O enumerate.

Nota:
Puterea unității programabile și funcțiile de rată de mișcare ale acestor dispozitive vă permit să vă personalizați sistemul multipunct pentru performanță maximă. Pentru a determina rata maximă de date acceptată, efectuați o simulare sau o măsurătoare bazată pe configurația și aplicația specifică a sistemului dumneavoastră.
BLVDS S-a terminatview pe pagina 4
Tehnologia BLVDS în dispozitivele Intel la pagina 6
Consumul de energie BLVDS la pagina 9
BLVDS Design Exampla pagina 10
Analiza performanței la pagina 17
Istoricul revizuirilor documentului pentru AN 522: Implementarea interfeței Bus LVDS în familiile de dispozitive Intel FPGA acceptate la pagina 25
Informații conexe
Standarde I/O pentru interfața BLVDS în dispozitivele Intel FPGA la pagina 7

BLVDS S-a terminatview

Sistemul obișnuit multipunct BLVDS constă dintr-un număr de perechi de emițător și receptor (emițătoare-receptoare) care sunt conectate la magistrală.
Multipoint BLVDSConfigurația din figura anterioară asigură o comunicare semi-duplex bidirecțională, minimizând în același timp densitatea interconectarii. Orice emițător-receptor își poate asuma rolul de transmițător, restul emițătoarelor acționând ca receptori (doar un transmițător poate fi activ la un moment dat). Controlul traficului autobuzului, fie printr-un protocol sau soluție hardware, este de obicei necesar pentru a evita conflictele șoferilor în autobuz. Performanța unui AVE multipunct este foarte afectată de încărcarea capacitivă și terminarea pe magistrală.
Considerații de proiectare
Un design bun multipunct trebuie să ia în considerare sarcina capacitivă și terminarea magistralei pentru a obține o mai bună integritate a semnalului. Puteți minimiza capacitatea de sarcină selectând un transceiver cu o capacitate scăzută a pinii, un conector cu o capacitate scăzută și menținând lungimea stubului scurtă. Unul dintre considerentele de proiectare multipunct BLVDS este impedanța diferențială efectivă a unei magistrale complet încărcate, denumită impedanță efectivă, și întârzierea de propagare prin magistrală. Alte considerații de proiectare multipunct BLVDS includ polarizarea sigură, tipul conectorului și pin-out, aspectul de urmărire a magistralei PCB și specificațiile de rată a marginii driverului.
Impedanta efectiva
Impedanța efectivă depinde de impedanța caracteristică a traseului magistralei Zo și de încărcarea capacitivă a magistralei. Conectorii, ștuțul de pe cardul de conectare, ambalajul și capacitatea de intrare a receptorului contribuie toate la încărcarea capacitivă, ceea ce reduce impedanța efectivă a magistralei.
Ecuația 1. Ecuația impedanței diferențiale efective
Utilizați această ecuație pentru a aproxima impedanța diferențială efectivă a magistralei încărcate (Zeff).Unde:

• Zdiff (Ω) ≈ 2 × Zo = impedanța caracteristică diferențială a magistralei
•  Co (pF/inch) = capacitatea caracteristică pe unitatea de lungime a magistralei
• CL (pF) = capacitatea fiecărei sarcini
•  N = numărul de sarcini pe autobuz
•  H (inch) = d × N = lungimea totală a autobuzului
•  d (inch) = distanța dintre fiecare card plug-in
•  Cd (pF/inch) = CL/d = capacitate distribuită pe unitate de lungime pe magistrală

Creșterea capacității de sarcină sau distanța mai mică între plăcile plug-in reduce impedanța efectivă. Pentru a optimiza performanța sistemului, este important să selectați un transceiver și un conector de capacitate scăzută. Păstrați lungimea fiecărei ștuțuri de receptor între conector și pinul I/O al transceiver-ului cât mai scurtă posibil.
Impedanta eficienta normalizata versus Cd/Co
Această figură arată efectele capacității distribuite asupra impedanței efective normalizate.Terminarea este necesară la fiecare capăt al magistralei, în timp ce datele circulă în ambele direcții. Pentru a reduce reflexia și soneria pe magistrală, trebuie să potriviți rezistența de terminare la impedanța efectivă. Pentru un sistem cu Cd/Co = 3, impedanța efectivă este de 0.5 ori Zdiff. Cu terminații duble pe autobuz, șoferul vede o sarcină echivalentă de 0.25 ori Zdiff; și astfel reduce oscilația semnalelor și marja de zgomot diferențial între intrările receptorului (dacă se folosește driverul LVDS standard). Driverul BLVDS abordează această problemă prin creșterea curentului de antrenare pentru a obține un volum similartage swing la intrările receptorului.
Întârziere de propagare
Întârzierea de propagare (tPD = Zo × Co) este întârzierea prin linia de transmisie pe unitate de lungime. Depinde de impedanța și caracteristica caracteristică
capacitatea magistralei.
Întârziere efectivă de propagare
Pentru o magistrală încărcată, puteți calcula întârzierea efectivă de propagare cu această ecuație. Puteți calcula timpul de propagare a semnalului de la driver A la receptor B ca tPDEFF × lungimea liniei dintre driver A și receptor B.

Tehnologia BLVDS în dispozitivele Intel

În dispozitivele Intel acceptate, interfața BLVDS este acceptată în orice rând sau coloană I/banci care sunt alimentate de un VCCIO de 1.8 V (dispozitive Intel Arria 10 și Intel Cyclone 10 GX) sau 2.5 V (alte dispozitive acceptate). În aceste bănci de I/O, interfața este acceptată pe pinii I/O diferențiali, dar nu pe pinii dedicati de intrare a ceasului sau de ieșire a ceasului. Cu toate acestea, în dispozitivele Intel Arria 10 și Intel Cyclone 10 GX, interfața BLVDS este acceptată pe pinii de ceas dedicati care sunt utilizați ca I/O-uri generale.

•  Transmițătorul BLVDS utilizează două tampon de ieșire cu un singur capăt, cu al doilea tampon de ieșire programat ca inversat.
•  Receptorul BLVDS utilizează un buffer de intrare LVDS dedicat.

tampon I/O BLVDS în dispozitivele acceptateUtilizați diferite tampon de intrare sau de ieșire în funcție de tipul de aplicație:

• Aplicație Multidrop—utilizați tamponul de intrare sau de ieșire, în funcție de faptul dacă dispozitivul este destinat funcționării driverului sau receptorului.
• Aplicație multipunct - tamponul de ieșire și tamponul de intrare partajează aceiași pini I/O. Aveți nevoie de un semnal de activare a ieșirii (oe) pentru a face trei stări ale tamponului de ieșire LVDS atunci când nu trimite semnale.
•  Nu activați terminarea seriei pe cip (RS OCT) pentru tamponul de ieșire.
• Utilizați rezistențe externe la tampoanele de ieșire pentru a asigura o potrivire a impedanței cu stub-ul de pe cardul plug-in.
• Nu activați terminația diferențială pe cip (RD OCT) pentru tamponul de intrare diferențială, deoarece terminația magistralei este de obicei implementată folosind rezistențele de terminare externe la ambele capete ale magistralei.

Standarde I/O pentru interfața BLVDS în dispozitivele Intel FPGA
Puteți implementa interfața BLVDS utilizând standardele I/O relevante și cerințele actuale de putere pentru dispozitivele Intel acceptate.
Suport standard I/O și caracteristici pentru interfața BLVDS în dispozitivele Intel acceptate

1.  PIN-ul DIFFIO_TX nu acceptă receptoare diferențiale LVDS adevărate.

Pentru mai multe informații, consultați documentația dispozitivului respectiv, așa cum este listată în secțiunea de informații aferentă:

• Pentru informații despre atribuirea pinurilor, consultați pin-out-ul dispozitivului files.
• Pentru caracteristicile standardelor I/O, consultați capitolul I/O din manualul dispozitivului.
•  Pentru specificațiile electrice, consultați fișa tehnică a dispozitivului sau documentul DC și caracteristicile de comutare.

Informații conexe

•  Intel Stratix 10 Pin-Out Files
•  Pin-Out Stratix V Files
• Pin-Out Stratix IV Files
•  Pin-Out dispozitiv Stratix III Files
•  Ieșirea dispozitivului Intel Arria 10 Files
•  Pin-Out dispozitiv Arria V Files
•  Pin-Out pentru dispozitivul Arria II GX Files
• Ieșirea dispozitivului Intel Cyclone 10 GX Files
• Ieșirea dispozitivului Intel Cyclone 10 LP Files
• Ieșirea dispozitivului Cyclone V Files
•  Pin-Out al dispozitivului Cyclone IV Files
• Pin-Out al dispozitivului Cyclone III Files
• Ieșirea dispozitivului Intel MAX 10 Files
• Ghid de utilizare pentru I/O pentru utilizare generală Intel Stratix 10
•  Caracteristici I/O în dispozitivele Stratix V
•  Caracteristici I/O în dispozitivul Stratix IV
•  Caracteristici I/O dispozitiv Stratix III
• Caracteristici I/O în dispozitivele Stratix V
•  Caracteristici I/O în dispozitivul Stratix IV
•  Caracteristici I/O dispozitiv Stratix III
•  I/O și I/O de mare viteză în dispozitivele Intel Arria 10
•  Caracteristici I/O în dispozitivele Arria V
• Caracteristici I/O în dispozitivele Arria II
•  I/O și I/O de mare viteză în dispozitivele Intel Cyclone 10 GX
•  I/O și I/O de mare viteză în dispozitivele Intel Cyclone 10 LP
• Caracteristici I/O în dispozitivele Cyclone V
• Caracteristici I/O în dispozitivele Cyclone IV
•  Caracteristici I/O din familia de dispozitive Cyclone III
• Ghidul utilizatorului Intel MAX 10 I/O de uz general
•  Fișă de date pentru dispozitivul Intel Stratix 10
• Fișa tehnică a dispozitivului Stratix V
•  DC și caracteristici de comutare pentru dispozitivele Stratix IV
•  Fișă tehnică a dispozitivului Stratix III: DC și caracteristici de comutare
•  Fișă de date pentru dispozitivul Intel Arria 10
•  Fișa tehnică a dispozitivului Arria V
• Fișă de date pentru dispozitivele Arria II
• Fișă de date pentru dispozitivul Intel Cyclone 10 GX
•  Fișă de date pentru dispozitivul Intel Cyclone 10 LP
•  Fișa tehnică a dispozitivului Cyclone V
•  Fișa tehnică a dispozitivului Cyclone IV
• Fișa tehnică a dispozitivului Cyclone III
• Fișă de date pentru dispozitivul Intel MAX 10

Consumul de energie BLVDS

• Înainte de a vă implementa designul în dispozitiv, utilizați EPE bazat pe Excel pentru dispozitivul acceptat pe care îl utilizați pentru a obține o magnitudine estimată a consumului de energie al I/O BLVDS.
•  Pentru pinii de intrare și bidirecționali, tamponul de intrare BLVDS este întotdeauna activat. Bufferul de intrare BLVDS consumă energie dacă există activitate de comutare pe magistrală (de exampalte transceiver-uri trimit și primesc date, dar dispozitivul Cyclone III nu este destinatarul vizat).
•  Dacă utilizați BLVDS ca un buffer de intrare în multidrop sau ca un buffer bidirecțional în aplicații multipunct, Intel recomandă introducerea unei rate de comutare care să includă toate activitățile de pe magistrală, nu doar activitățile destinate tamponului de intrare al dispozitivului Intel BLVDS.

Exampfișierul de intrare de date I/O de la BLVDS în EPE
Această figură arată intrarea I/O BLVDS în Cyclone III EPE. Pentru a selecta standardele I/O în EPE ale altor dispozitive Intel acceptate, consultați informațiile aferente.Intel vă recomandă să utilizați instrumentul Intel Quartus Prime Power Analyzer pentru a efectua o analiză precisă a puterii I/O BLVDS după ce finalizați proiectarea. Instrumentul de analiză a puterii estimează puterea pe baza specificului designului după finalizarea locului și a traseului. Instrumentul Power Analyzer aplică o combinație de activități de semnal introduse de utilizator, derivate din simulare și estimate, care, combinată cu modelele detaliate de circuit, oferă estimări de putere foarte precise.
Informații conexe

• Capitolul Analiza puterii, Manualul Intel Quartus Prime Edition Edition
  Oferă mai multe informații despre instrumentul Intel Quartus Prime Pro Edition Power Analyzer pentru familiile de dispozitive Intel Stratix 10, Intel Arria 10 și Intel Cyclone 10 GX.
• Capitolul Analiza puterii, Manualul Intel Quartus Prime Standard Edition
  Oferă mai multe informații despre instrumentul Intel Quartus Prime Standard Edition Power Analyzer pentru Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III și Intel MAX 10 familii de dispozitive.
• Pagina Early Power Estimators (EPE) și Power Analyzer
  Oferă mai multe informații despre EPE și instrumentul Intel Quartus Prime Power Analyzer.
• Implementarea interfeței Bus LVDS în familiile de dispozitive Intel FPGA acceptate la pagina 3
  Enumeră standardele I/O de selectat în EPE pentru a estima consumul de energie BLVDS.

BLVDS Design Example
Designul exampfișierul vă arată cum să instanțiați bufferul I/O BLVDS în dispozitivele acceptate cu nucleele IP relevante de I/O de uz general (GPIO) în software-ul Intel Quartus Prime.

•  Dispozitivele Intel Stratix 10, Intel Arria 10 și Intel Cyclone 10 GX — folosesc nucleul IP GPIO Intel FPGA.
•  Dispozitive Intel MAX 10—utilizați nucleul IP GPIO Lite Intel FPGA.
•  Toate celelalte dispozitive acceptate—utilizați nucleul IP ALTIOBUF.

Puteți descărca designul example din linkul din informațiile aferente. Pentru instanța tampon I/O BLVDS, Intel recomandă următoarele elemente:

•  Implementați nucleul IP GPIO în modul bidirecțional cu modul diferențial activat.
•  Atribuiți standardul I/O pinilor bidirecționali:
•  BLVDS—Dispozitive Intel Cyclone 10 LP, Cyclone IV, Cyclone III și Intel MAX 10.
•  Diferențial SSTL-2 Clasa I sau Clasa II - Dispozitive Stratix V, Stratix IV, Stratix III, Arria V, Arria II și Cyclone V.
• Diferențial SSTL-18 Clasa I sau Clasa II—Dispozitive Intel Stratix 10, Intel Arria 10 și Intel Cyclone 10 GX.

Operarea bufferelor de intrare sau de ieșire în timpul operațiilor de scriere și citire

• Portul oe primește semnalul oe de la miezul dispozitivului pentru a activa sau dezactiva bufferele de ieșire cu un singur capăt.
•  Păstrați semnalul oe la un nivel scăzut pentru a tri-state bufferele de ieșire în timpul operației de citire.
•  Funcția porții AND este de a opri semnalul transmis de la întoarcerea în miezul dispozitivului. Bufferul de intrare diferenţial este întotdeauna activat.

Informații conexe

•  I/O Buffer (ALTIOBUF) Ghidul utilizatorului IP Core
•  Ghidul utilizatorului GPIO IP Core
•  Ghiduri de implementare Intel MAX 10 I/O
• Introducere în Intel FPGA IP Cores
• Design Exampcoduri pentru AN 522

Oferă designul Intel Quartus Prime de exampfișierele utilizate în această notă de aplicație.
Design ExampGhidurile pentru dispozitivele Intel Stratix 10
Acești pași sunt aplicabili numai dispozitivelor Intel Stratix 10. Asigurați-vă că utilizați nucleul IP GPIO Intel FPGA.

1. Creați un nucleu IP GPIO Intel FPGA care poate suporta un buffer de intrare și ieșire bidirecțional:
   • A. Instanciați nucleul IP GPIO Intel FPGA.
   • b. În Direcția datelor, selectați Bidir.
   • c. În Lățimea datelor, introduceți 1.
   • d. Activați Utilizați tampon diferențial.
   • e. În modul Înregistrare, selectați niciunul.
2. Conectați modulele și porturile de intrare și ieșire așa cum se arată în figura următoare:
   Conexiune porturi de intrare și ieșire Exampfișier pentru dispozitive Intel Stratix 10
3. În Editorul de atribuire, atribuiți standardul I/O relevant, așa cum se arată în figura următoare. De asemenea, puteți seta opțiunile pentru puterea curentă și rata de mișcare. În caz contrar, software-ul Intel Quartus Prime preia setările implicite.
   Atribuire I/O BLVDS în Editorul de atribuire Intel Quartus Prime pentru dispozitive Intel Stratix 10
4. Compilați și efectuați simularea funcțională cu software-ul ModelSim* – Intel FPGA Edition.

Informații conexe

• ModelSim – Suport software Intel FPGA Edition
  Oferă mai multe informații despre software-ul ModelSim – Intel FPGA Edition și conține diverse link-uri către subiecte precum instalare, utilizare și depanare.
• Standarde I/O pentru interfața BLVDS în dispozitivele Intel FPGA la pagina 7
  Enumeră pinii și standardele I/O pe care le puteți aloca manual în dispozitivele Intel FPGA acceptate pentru aplicațiile BLVDS.
• Design Exampcoduri pentru AN 522
  Oferă designul Intel Quartus Prime de exampfișierele utilizate în această notă de aplicație.

Design ExampGhidurile pentru dispozitivele Intel Arria 10
Acești pași sunt aplicabili numai dispozitivelor Intel Arria 10 care utilizează Intel Quartus Prime Standard Edition. Asigurați-vă că utilizați nucleul IP GPIO Intel FPGA.

1. Deschideți StratixV_blvds.qar file pentru a importa designul Stratix V example în software-ul Intel Quartus Prime Standard Edition.
2. Migrați designul de exampfișier pentru a utiliza miezul IP GPIO Intel FPGA:
   • A. În meniu, selectați Proiect ➤ Upgrade IP Components.
   • b. Faceți dublu clic pe entitatea „ALIOBUF”.
     Apare fereastra MegaWizard Plug-In Manager pentru nucleul IP ALTIOBUF.
   • c. Dezactivează Potrivire proiect/implicit.
   • d. În familia de dispozitive selectată în prezent, selectați Arria 10.
   • e. Faceți clic pe Terminare și apoi pe Terminare din nou.
   • f. În caseta de dialog care apare, faceți clic pe OK.
     Software-ul Intel Quartus Prime Pro Edition realizează procesul de migrare și apoi afișează editorul de parametri IP GPIO.
3. Configurați miezul IP GPIO Intel FPGA pentru a suporta un buffer de intrare și ieșire bidirecțional:
   • A. În Direcția datelor, selectați Bidir.
   • b. În Lățimea datelor, introduceți 1.
   • c. Activați Utilizați tampon diferențial.
   • d. Faceți clic pe Terminare și generați nucleul IP.
4. Conectați modulele și porturile de intrare și ieșire așa cum se arată în figura următoare:
   Conexiune porturi de intrare și ieșire Exampfișier pentru dispozitive Intel Arria 10
5. În Editorul de atribuire, atribuiți standardul I/O relevant, așa cum se arată în figura următoare. De asemenea, puteți seta opțiunile pentru puterea curentă și rata de mișcare. În caz contrar, software-ul Intel Quartus Prime Standard Edition își asumă setările implicite pentru dispozitivele Intel Arria 10 — standard SSTL-18 Diferenţial Class I sau Class II I/O.
   Atribuire I/O BLVDS în Editorul de atribuire Intel Quartus Prime pentru dispozitivele Intel Arria 10Nota:
   Pentru dispozitivele Intel Arria 10, puteți aloca manual ambele locații p și n pentru pinurile LVDS cu Editorul de atribuire.
6. Compilați și efectuați simularea funcțională cu software-ul ModelSim – Intel FPGA Edition.

Informații conexe

• ModelSim – Suport software Intel FPGA Edition
  Oferă mai multe informații despre software-ul ModelSim – Intel FPGA Edition și conține diverse link-uri către subiecte precum instalare, utilizare și depanare.
• Standarde I/O pentru interfața BLVDS în dispozitivele Intel FPGA la pagina 7
  Enumeră pinii și standardele I/O pe care le puteți aloca manual în dispozitivele Intel FPGA acceptate pentru aplicațiile BLVDS.
• Design Exampcoduri pentru AN 522
  Oferă designul Intel Quartus Prime de exampfișierele utilizate în această notă de aplicație.

Design ExampGhidurile pentru dispozitivele Intel MAX 10
Acești pași sunt aplicabili numai dispozitivelor Intel MAX 10. Asigurați-vă că utilizați nucleul IP GPIO Lite Intel FPGA.

1. Creați un nucleu IP GPIO Lite Intel FPGA care poate suporta un buffer de intrare și ieșire bidirecțional:
   • A. Instanciați nucleul IP GPIO Lite Intel FPGA.
   • b. În Direcția datelor, selectați Bidir.
   • c. În Lățimea datelor, introduceți 1.
   • d. Activați Utilizați tampon pseudodiferențial.
   • e. În modul Register, selectați Bypass.
2. Conectați modulele și porturile de intrare și ieșire așa cum se arată în figura următoare:
    Conexiune porturi de intrare și ieșire Exampfișier pentru dispozitive Intel MAX 10
3. În Editorul de atribuire, atribuiți standardul I/O relevant, așa cum se arată în figura următoare. De asemenea, puteți seta opțiunile pentru puterea curentă și rata de mișcare. În caz contrar, software-ul Intel Quartus Prime preia setările implicite.
   Atribuire I/O BLVDS în Editorul de atribuire Intel Quartus Prime pentru dispozitive Intel MAX 10
4. Compilați și efectuați simularea funcțională cu software-ul ModelSim – Intel FPGA Edition.

Informații conexe

• ModelSim – Suport software Intel FPGA Edition
  Oferă mai multe informații despre software-ul ModelSim – Intel FPGA Edition și conține diverse link-uri către subiecte precum instalare, utilizare și depanare.
• Standarde I/O pentru interfața BLVDS în dispozitivele Intel FPGA la pagina 7
  Enumeră pinii și standardele I/O pe care le puteți aloca manual în dispozitivele Intel FPGA acceptate pentru aplicațiile BLVDS.
• Design Exampcoduri pentru AN 522
  Oferă designul Intel Quartus Prime de exampfișierele utilizate în această notă de aplicație.

Design ExampGhid pentru toate dispozitivele acceptate, cu excepția Intel Arria 10, Intel Cyclone 10 GX și Intel MAX 10

Acești pași sunt aplicabili tuturor dispozitivelor acceptate, cu excepția Intel Arria 10, Intel Cyclone 10 GX și Intel MAX 10. Asigurați-vă că utilizați nucleul IP ALTIOBUF.

1.  Creați un nucleu IP ALTIOBUF care poate suporta un buffer de intrare și ieșire bidirecțional:
   • A. Instanciați nucleul IP ALTIOBUF.
   • b. Configurați modulul ca un buffer bidirecțional.
   • c. În Care este numărul de buffer-uri care trebuie instanțiate, introduceți 1.
   • d. Activați Utilizați modul diferențial.
2. Conectați modulele și porturile de intrare și ieșire așa cum se arată în figura următoare:
    Conexiune porturi de intrare și ieșire Exampfișier pentru toate dispozitivele acceptate, cu excepția dispozitivelor Intel Arria 10, Intel Cyclone 10 GX și Intel MAX 10
3. În Editorul de atribuire, atribuiți standardul I/O relevant, așa cum se arată în figura următoare, în funcție de dispozitivul dvs. De asemenea, puteți seta opțiunile pentru puterea curentă și rata de mișcare. În caz contrar, software-ul Intel Quartus Prime preia setările implicite.
   • Dispozitive Intel Cyclone 10 LP, Cyclone IV, Cyclone III și Cyclone III LS—standard I/O BLVDS la pinii bidirecționali p și n, așa cum se arată în figura următoare.
   • Dispozitive Stratix V, Stratix IV, Stratix III, Arria V, Arria II și Cyclone V - Standard SSTL-2 Clasa I/O diferențială sau Clasa II.
     Atribuire I/O BLVDS în Editorul de asignare Intel Quartus PrimeNota: Puteți aloca manual ambele locații de pin p și n pentru fiecare dispozitiv acceptat cu Editorul de atribuire. Pentru dispozitivele acceptate și pinii pe care îi puteți atribui manual, consultați informațiile aferente.
4. Compilați și efectuați simularea funcțională cu software-ul ModelSim – Intel FPGA Edition.

Example of Functional Simulation Results
Când semnalul oe este afirmat, BLVDS este în modul de operare de scriere. Când semnalul oe este dezactivat, BLVDS este în modul de operare de citire.Nota:
Pentru simulare folosind Verilog HDL, puteți utiliza bancul de testare blvds_tb.v, care este inclus în designul respectiv example.
Informații conexe

• ModelSim – Suport software Intel FPGA Edition
  Oferă mai multe informații despre software-ul ModelSim – Intel FPGA Edition și conține diverse link-uri către subiecte precum instalare, utilizare și depanare.
• Standarde I/O pentru interfața BLVDS în dispozitivele Intel FPGA la pagina 7
  Enumeră pinii și standardele I/O pe care le puteți aloca manual în dispozitivele Intel FPGA acceptate pentru aplicațiile BLVDS.
• Design Exampcoduri pentru AN 522
  Oferă designul Intel Quartus Prime de exampfișierele utilizate în această notă de aplicație.

Analiza performanței

Analiza de performanță multipunct BLVDS demonstrează impactul terminației magistralei, încărcării, caracteristicilor șoferului și receptorului și locația receptorului de la șofer pe sistem. Puteți utiliza designul BLVDS inclus, exampfișiere pentru a analiza performanța unei aplicații multipunct:

•  Design Cyclone III BLVDS example—acest design example este aplicabil tuturor serii de dispozitive Stratix, Arria și Cyclone acceptate. Pentru familia de dispozitive Intel Arria 10 sau Intel Cyclone 10 GX, trebuie să migrați designul exampmai întâi la familia de dispozitive respective înainte de a o putea utiliza.
• Design Intel MAX 10 BLVDS example—acest design example este aplicabil familiei de dispozitive Intel MAX 10.
• Design Intel Stratix 10 BLVDS example—acest design example este aplicabil familiei de dispozitive Intel Stratix 10.

Nota:
Analiza performanței unui multipunct BLVDS din această secțiune se bazează pe simularea modelului de specificație a informațiilor tampon de intrare/ieșire Cyclone III BLVDS (IBIS) în HyperLynx*.
Intel vă recomandă să utilizați aceste modele Intel IBIS pentru simulare:

• Dispozitive Stratix III, Stratix IV și Stratix V - model IBIS SSTL-2 diferențial specific dispozitivului
• Dispozitive Intel Stratix 10, Intel Arria 10(2) și Intel Cyclone 10 GX:
  •  Buffer de ieșire—Model IBIS SSTL-18 diferențial
  • Buffer de intrare—model LVDS IBIS

Informații conexe

• Pagina Intel FPGA IBIS Model
  Oferă descărcări ale modelelor de dispozitive Intel FPGA.
•  Design Exampcoduri pentru AN 522
  Oferă designul Intel Quartus Prime de exampfișierele utilizate în această notă de aplicație.

Configurare sistem

 Multipoint BLVDS cu transceiver Cyclone III BLVDS
Această figură arată schema unei topologii multipunct cu zece transceiver Cyclone III BLVDS (denumite U1 până la U10).Se presupune că linia de transmisie autobuz are următoarele caracteristici:

•  O linie de bandă
•  Impedanta caracteristica de 50 Ω
• Capacitate caracteristică de 3.6 pF pe inch
•  Lungime de 10 inci
• Modelele Intel Arria 10 IBIS sunt preliminare și nu sunt disponibile pe modelul Intel IBIS web pagină. Dacă aveți nevoie de aceste modele preliminare Intel Arria 10 IBIS, contactați Intel.
• Impedanță caracteristică diferențială magistrală de aproximativ 100 Ω
•  Distanța dintre fiecare transceiver de 1 inch
• Bus terminat la ambele capete cu rezistența de terminare RT

• Puterea implicită a unității de 12 mA
• Setări pentru rata de încetinire în mod implicit
• Capacitatea pinului fiecărui transceiver de 6 pF
•  Stub pe fiecare transceiver BLVDS este o microbandă de 1 inch cu impedanță caracteristică de 50 Ω și capacitate caracteristică de 3 pF per inch
•  Capacitatea conexiunii (conector, pad și prin intermediul PCB) a fiecărui transceiver la magistrală se presupune a fi de 2 pF
• Capacitatea totală a fiecărei sarcini este de aproximativ 11 pF

Pentru o distanță de sarcină de 1 inch, capacitatea distribuită este egală cu 11 pF per inch. Pentru a reduce reflexia cauzată de cioturi și, de asemenea, pentru a atenua semnalele care ies din
driver, la ieșirea fiecărui transceiver este plasat un rezistor RS de 50 Ω care se potrivește cu impedanța.

Terminarea autobuzului
Impedanța efectivă a magistralei complet încărcate este de 52 Ω dacă înlocuiți capacitatea caracteristică a magistralei și capacitatea distribuită pe unitatea de lungime a configurației în ecuația de impedanță diferențială efectivă. Pentru o integritate optimă a semnalului, trebuie să potriviți RT la 52 Ω. Următoarele figuri arată efectele potrivirii, sub- și supra-terminării asupra formei de undă diferențială (VID) la pinii de intrare a receptorului. Rata datelor este de 100 Mbps. În aceste cifre, subterminarea (RT = 25 Ω) are ca rezultat reflexii și o reducere semnificativă a marjei de zgomot. În unele cazuri, sub terminare chiar încalcă pragul receptorului (VTH = ±100 mV). Când RT este schimbat la 50 Ω, există o marjă de zgomot substanțială în raport cu VTH și reflexia este neglijabilă.

Efectul opririi autobuzului (șofer în U1, receptor în U2)
În această figură, U1 acționează ca transmițător și U2 până la U10 sunt receptorii.

Efectul opririi autobuzului (șofer în U1, receptor în U10)
În această figură, U1 acționează ca transmițător și U2 până la U10 sunt receptorii.

Efectul opririi autobuzului (șofer în U5, receptor în U6)
În această figură, U5 este transmițătorul, iar restul sunt receptori.

Efectul opririi autobuzului (șofer în U5, receptor în U10)
În această figură, U5 este transmițătorul, iar restul sunt receptori.Poziția relativă a șoferului și a receptorului pe autobuz afectează și calitatea semnalului recepționat. Cel mai apropiat receptor de șofer se confruntă cu cel mai rău efect de linie de transmisie, deoarece în această locație, rata de margine este cea mai rapidă. Acest lucru este agravat atunci când șoferul este situat la mijlocul autobuzului.
De example, comparați Figura 16 de la pagina 20 și Figura 18 de la pagina 21. VID la receptorul U6 (șofer la U5) arată un sunet mai mare decât cel de la receptor U2 (șofer la U1). Pe de altă parte, viteza de vârf este încetinită atunci când receptorul este situat mai departe de șofer. Cel mai mare timp de creștere înregistrat este de 1.14 ns, cu șoferul situat la un capăt al autobuzului (U1) și receptorul la celălalt capăt (U10).

Lungimea ciotului
Lungimea mai mare a țevilor nu numai că crește timpul de zbor de la șofer la receptor, dar are ca rezultat și o capacitate de sarcină mai mare, ceea ce provoacă o reflexie mai mare.

Efectul creșterii lungimii stubului (șofer în U1, receptor în U10)
Această cifră compară VID la U10 atunci când lungimea stubului este crescută de la un inch la doi inci și șoferul este la U1.

Terminare Stub
Trebuie să potriviți impedanța driverului cu impedanța caracteristică stub. Plasarea unui rezistor de terminare în serie RS la ieșirea driverului reduce foarte mult efectul negativ al liniei de transmisie cauzat de stub lung și viteze de margine rapide. În plus, RS poate fi schimbat pentru a atenua VID-ul pentru a îndeplini specificațiile receptorului.

Efectul terminării stubului (șofer în U1, receptor în U2 și U10)
Această cifră compară VID la U2 și U10 atunci când U1 transmite.

Rata de slew a șoferului
O rată rapidă de rotire ajută la îmbunătățirea timpului de creștere, în special la receptorul cel mai îndepărtat de șofer. Cu toate acestea, o rată de mișcare mai rapidă mărește și sunetul din cauza reflexiei.

Efectul ratei marginii șoferului (șofer în U1, receptor în U2 și U10)
Această figură arată efectul ratei de mișcare a șoferului. Se face o comparație între rata de mișcare lentă și cea rapidă cu o putere de acționare de 12 mA. Driverul este la U1 și sunt examinate formele de undă diferențiale la U2 și U10.

Performanța generală a sistemului

Cea mai mare rată de date suportată de un multipunct BLVDS este determinată prin analizarea diagramei oculare a celui mai îndepărtat receptor de la un șofer. În această locație, semnalul transmis are cea mai mică rată de margine și afectează deschiderea ochiului. Deși calitatea semnalului primit și obiectivul marjei de zgomot depind de aplicații, cu cât deschiderea ochiului este mai largă, cu atât mai bine. Cu toate acestea, trebuie să verificați și receptorul cel mai apropiat de șofer, deoarece efectele liniei de transmisie tind să fie mai grave dacă receptorul este situat mai aproape de șofer.
Figura 23. Diagrama ochiului la 400 Mbps (Driver în U1, receptor în U2 și U10)
Această figură ilustrează diagramele de ochi la U2 (curba roșie) și U10 (curba albastră) pentru o rată de date la 400 Mbps. În simulare este presupusă fluctuația aleatoare a unui interval de unitate de 1%. Driverul este la U1 cu setările implicite pentru puterea curentului și rata de slew. Busul este complet încărcat cu RT optim = 50 Ω. Cea mai mică deschidere a ochiului este la U10, care este cea mai îndepărtată de U1. Înălțimea ochiului sampled la intervalul de 0.5 unități este de 692 mV și 543 mV pentru U2 și, respectiv, U10. Există o marjă de zgomot substanțială în ceea ce privește VTH = ±100 mV pentru ambele cazuri.

Istoricul revizuirilor documentului pentru AN 522: Implementarea interfeței Bus LVDS în familiile de dispozitive Intel FPGA acceptate

Documente/Resurse

Intel AN 522 Implementarea interfeței Bus LVDS în familiile de dispozitive FPGA acceptate [pdfGhid de utilizare AN 522 Implementarea interfeței LVDS de magistrală în familii de dispozitive FPGA acceptate, AN 522, Implementarea interfeței LVDS de magistrală în familii de dispozitive FPGA acceptate, interfață în familii de dispozitive FPGA acceptate, familii de dispozitive FPGA

Referințe

• Manual de utilizare