intel AN 522 Di Malbatên Cîhaza FPGA-ya Piştevankirî de Navbera LVDS ya Otobusê Bicihîne

Otobusa LVDS (BLVDS) kapasîteya pêwendiya xal-bi-xal a LVDS-ê ber bi veavakirina pir xalî ve dirêj dike. Multipoint BLVDS ji bo serîlêdanên paşîn ên pir xalî çareseriyek bikêr pêşkêşî dike.

Piştgiriya Pêkanîna BLVDS di Amûrên Intel FPGA de

Hûn dikarin bi karanîna standardên I/O yên navnîşkirî di van cîhazên Intel de navbeynkariya BLVDS bicîh bikin.

Not:
Taybetmendiyên hêza ajokera bernamekirî û rêjeya kuştinê di van amûran de dihêle hûn pergala xweya pir xalî ji bo performansa herî zêde xweş bikin. Ji bo destnîşankirina rêjeya daneya herî zêde ya destekkirî, li gorî sazûman û serîlêdana pergala xweya taybetî simulasyonek an pîvandinê pêk bînin.
BLVDS Serview li ser rûpela 4
Teknolojiya BLVDS di Amûrên Intel de li ser rûpela 6
Xerca Hêzê ya BLVDS li ser rûpela 9
BLVDS Design Exampli ser rûpela 10
Analîza Performansê li ser rûpela 17
Dîroka Guhertoya Belgeyê ji bo AN 522: Pêkanîna Navbera LVDS ya Otobusê di Malbatên Cîhaza Intel FPGA-ya Piştevankirî de li ser rûpela 25
Information Related
Standardên I/O ji bo Navbera BLVDS di Amûrên Intel FPGA de li ser rûpela 7

BLVDS Serview

Pergala BLVDS ya pir xalî ya tîpîk ji hejmarek cotên veguhezker û wergir (transceivers) ku bi otobusê ve girêdayî ne pêk tê.
Multipoint BLVDSVeavakirina di jimareya paşîn de pêwendiya nîv-duplex a dualî peyda dike û di heman demê de qelsiya pêwendiyê kêm dike. Her veguhezkarek dikare rola veguhezkerê bigire ser xwe, digel ku veguhezkerên mayî wekî wergir tevdigerin (tenê veguhezkerek dikare di carekê de çalak be). Kontrolkirina seyrûsefera otobusê, an bi protokolek an çareseriyek hardware, bi gelemperî hewce ye ku ji nakokiya ajokerê li otobusê dûr bixe. Performansa BLVDS-ya pir xalî ji barkirina kapasîteyê û bidawîbûna li ser otobusê pir bandor dibe.
Fikrên Design
Pêdivî ye ku sêwiranek pir xalî ya baş barkirina kapasîteyê û bidawîbûna li ser otobusê bihesibîne da ku yekrêziya nîşana çêtir bistîne. Hûn dikarin kapasîteya barkirinê bi hilbijartina veguhezkerek bi kapasîteya pinê ya kêm, girêdana bi kapasîteya kêm, û kurtkirina dirêjahiya stûyê kêm bikin. Yek ji nihêrîna sêwirana BLVDS-ê ya pir xalî ev e ku impedansa cihêreng a bi bandor a otobusek bi tevahî barkirî ye, ku wekî impedansa bi bandor tê binav kirin, û derengiya belavbûnê di nav otobusê de. Hişyariyên din ên sêwirana BLVDS-ê yên pir xalî di nav de biaskirina-ewle, celeb û pin-dervekirina girêdanê, xêzkirina şopa otobusê ya PCB, û taybetmendiyên rêjeya qeraxa ajokerê hene.
Impedance bi bandor
Hêza bi bandor bi impedansa taybetmendiya şopa otobusê Zo û barkirina kapasîteyê ya li ser otobusê ve girêdayî ye. Girêdan, stûyê li ser qerta pêvekê, pakkirin, û kapasîteya têketina wergirê hemî tev li barkirina kapasîteyê dibin, ku ev yek impedansa bi bandor a otobusê kêm dike.
Wekhevî 1. Wekheviya Impedance ya Cûdahiya bandorker
Vê hevkêşeyê bikar bînin da ku empedansa cudahiya bi bandor a otobusa barkirî (Zeff) nêzik bikin.Ko:

• Zdiff (Ω) ≈ 2 × Zo = impedansê taybetmendiya cuda ya otobusê
•  Co (pF/inç) = kapasîteya taybetmendî ya li ser yekîneya dirêjahiya otobusê
• CL (pF) = kapasîteya her barkirinê
•  N = hejmara barên li ser otobusê
•  H (inç) = d × N = dirêjahiya giştî ya otobusê
•  d (inç) = cihê di navbera her karta pêvekê de
•  Cd (pF/inch) = CL/d = kapasîteya belavkirî li ser yekîneya dirêjahiya li seranserê otobusê

Zêdebûna kapasîteya barkirinê an cîhê nêzîktir di navbera qertên pêvekê de impedansa bi bandor kêm dike. Ji bo xweşbînkirina performansa pergalê, girîng e ku meriv transceiver û girêdanek kapasîteya kêm hilbijêrin. Dirêjahiya her stûyê wergirê di navbera girêdan û pînê I/O ya transceiver de bi qasî ku gengaz kurt bimîne.
Impedance Bibandor Normalized Li hember Cd/Co
Ev jimar bandorên kapasîteya belavbûyî li ser impedansa bi bandor a normalîzekirî nîşan dide.Di her dawiya otobusê de bidawîbûn hewce ye, dema ku dane di her du aliyan de diherike. Ji bo kêmkirina refleks û zengila li ser otobusê, divê hûn berxwedêra bidawîbûnê bi impedansa bi bandor re hevber bikin. Ji bo pergalek bi Cd/Co = 3, impedansa bandorker 0.5 carî Zdiff e. Di otobusê de bi dawîbûna ducaran, ajokar barek wekhev 0.25 carî Zdiff dibîne; û bi vî rengî guheztina sînyalan û marjîna dengê cihêreng di nav têketinên wergirê de kêm dike (heke ajokera standard LVDS were bikar anîn). Ajokarê BLVDS vê pirsgirêkê bi zêdekirina herikîna ajotinê vedigire da ku bigihîje voltage li têketinên wergirê dihejînin.
Derengiya belavbûnê
Derengiya belavbûnê (tPD = Zo × Co) derengiya demê ye ku di xeta veguheztinê de li ser dirêjahiya yekîneyê ye. Ew bi impedance û taybetmendiya taybetmendiyê ve girêdayî ye
kapasîteya otobusê.
Dereng belavbûna bi bandor
Ji bo otobusek barkirî, hûn dikarin bi vê hevkêşeyê derengiya belavbûna bandor hesab bikin. Hûn dikarin dema belavbûna sînyalê ji ajokar A ber bi wergirê B ve wekî tPDEFF × dirêjahiya xeta di navbera ajokar A û wergirê B de bihesibînin.

Teknolojiya BLVDS di Amûrên Intel de

Di cîhazên Intel-ê yên piştgirîkirî de, pêwendiya BLVDS di her rêzek an stûna I/bankên ku ji hêla VCCIO-ya 1.8 V (cîhazên Intel Arria 10 û Intel Cyclone 10 GX) an 2.5 V (amûrên din ên piştgirîkirî) ve têne piştgirî kirin. Di van bankên I/O de, navbeynkar li ser pinên I/O yên cihêreng tê piştgirî kirin lê ne li ser pêlên têketina demjimêrê an pêlên derketinê yên demjimêrê yên diyarkirî. Lêbelê, di cîhazên Intel Arria 10 û Intel Cyclone 10 GX de, pêwendiya BLVDS li ser pêlên demjimêrê yên diyarkirî yên ku wekî I/O-yên gelemperî têne bikar anîn piştgirî tê kirin.

•  Veguhezkara BLVDS du tamponên derketinê yên yek-dawî bi kar tîne ku tampona derketinê ya duyemîn wekî berovajîkirî hatî bernamekirin.
•  Wergirê BLVDS tamponek têketina LVDS-ê ya taybetî bikar tîne.

BLVDS I/O Di Amûrên Piştevanî de tampon dikeLi gorî celebê serîlêdanê, tamponên ketin an derketinê yên cûda bikar bînin:

• Serlêdana pirdrop-li gorî ka cîhaz ji bo xebata ajoker an wergir tê armanc kirin tampona ketin an derketinê bikar bînin.
• Serlêdana pir xalî - tampona derketinê û tampona têketinê heman pinên I/O parve dikin. Ji we re îşaretek çalakkirina derketinê (oe) lazim e ku hûn tampona derketinê ya LVDS-ê gava ku sînyalan naşîne sê-dewletê bike.
•  Ji bo tampona derketinê bidawîbûna rêza ser-çîpê (RS OCT) çalak nekin.
• Li tamponên derketinê berxwedêrên derve bikar bînin da ku lihevhatina impedansê bi stûyê li ser qerta pêvekê re peyda bikin.
• Ji bo tampona têketina cihêreng bidawîkirina cihêrengiya ser-çîpê (RD OCT) çalak nekin ji ber ku bidawîbûna otobusê bi gelemperî bi karanîna berxwedanên bidawîkirina derveyî yên li her du dawiya otobusê tê bicîh kirin.

Standardên I / O ji bo Navrûya BLVDS di Amûrên Intel FPGA de
Hûn dikarin pêwendiya BLVDS-ê bi karanîna standardên I/O yên têkildar û daxwazên hêza heyî ji bo cîhazên piştgirî yên Intel-ê bicîh bikin.
I/O Standard û Taybetmendî Piştgiriya ji bo Navbera BLVDS di Amûrên Piştgir ên Intel de

1.  Pîneya DIFFIO_TX wergirên cihêreng ên LVDS yên rastîn piştgirî nake.

Ji bo bêtir agahdarî, li belgeya cîhaza têkildar ya ku di beşa agahdariya têkildar de hatî navnîş kirin binihêrin:

• Ji bo agahdariya peywirên pin, serî li pin-out cîhazê bidin files.
• Ji bo taybetmendiyên standardên I/O, serî li beşa destana I/O ya cîhazê bidin.
•  Ji bo taybetmendiyên elektrîkê, serî li pelgeya daneya cîhazê an DC û belgeya taybetmendiyên guheztinê bidin.

Information Related

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• Rêbernameya Bikarhênerê I/O ya Armanca Giştî ya Intel Stratix 10
•  Taybetmendiyên I/O di Amûrên Stratix V de
•  Taybetmendiyên I/O di Amûra Stratix IV de
•  Taybetmendiyên Device I/O Stratix III
• Taybetmendiyên I/O di Amûrên Stratix V de
•  Taybetmendiyên I/O di Amûra Stratix IV de
•  Taybetmendiyên Device I/O Stratix III
•  I/O û I/O Leza Bilind di Amûrên Intel Arria 10 de
•  Taybetmendiyên I/O di Amûrên Arria V de
• Taybetmendiyên I/O di Amûrên Arria II de
•  I/O û I/O Leza Bilind di Amûrên Intel Cyclone 10 GX de
•  I/O û I/O Leza Bilind di Amûrên Intel Cyclone 10 LP de
• Taybetmendiyên I/O di Amûrên Cyclone V de
• Taybetmendiyên I/O di Amûrên Cyclone IV de
•  Taybetmendiyên I/O di Malbata Amûra Cyclone III de
• Rêbernameya Bikarhênerê I/O ya Giştî ya Intel MAX 10
•  Daneyên Amûra Intel Stratix 10
• Daneyên Amûra Stratix V
•  Taybetmendiyên DC û Guhestina ji bo Amûrên Stratix IV
•  Daneyên Amûra Stratix III: Taybetmendiyên DC û Guhestinê
•  Daneyên Amûra Intel Arria 10
•  Daneyên Amûra Arria V
• Daneyên Amûrê ji bo Amûrên Arria II
• Daneyên Amûra Intel Cyclone 10 GX
•  Daneyên Amûra Intel Cyclone 10 LP
•  Daneyên Amûra Cyclone V
•  Daneyên Amûra Cyclone IV
• Cyclone III Device Datasheet
• Daneyên Amûra Intel MAX 10

Vexwarina Hêzê ya BLVDS

• Berî ku sêwirana xwe di cîhazê de bicîh bikin, EPE-ya Excel-ê ji bo cîhaza piştgirî ya ku hûn bikar tînin bikar bînin da ku mezinahiya texmînkirî ya xerckirina hêza BLVDS I/O bistînin.
•  Ji bo pêlên têketinê û dualî, tampona têketina BLVDS her gav çalak e. Ger li ser otobusê çalakiya veguheztinê hebe (mînakample, wergirên din daneyan dişînin û distînin, lê cîhaza Cyclone III ne wergirê armanc e).
•  Ger hûn BLVDS-ê wekî tamponek têketinê di pirdrop-an de an wekî tamponek dualî di serîlêdanên pir xalî de bikar tînin, Intel pêşniyar dike ku têkevin rêjeyek guheztinê ku hemî çalakiyên li ser otobusê vedihewîne, ne tenê çalakiyên ku ji bo tampona têketina cîhaza Intel-ê BLVDS têne armanc kirin.

ExampLe ji BLVDS I/O Têketina Daneyên di EPE de
Ev hejmar di Cyclone III EPE de têketina BLVDS I/O nîşan dide. Ji bo standardên I/O ku hûn di EPE-ya amûrên din ên piştgirîkirî yên Intel-ê de hilbijêrin, li agahdariya têkildar binihêrin.Intel pêşniyar dike ku hûn Amûra Analyzera Hêza Intel Quartus Prime bikar bînin da ku piştî ku hûn sêwirana xwe temam bikin analîzek rastîn a hêza BLVDS I/O bikin. Amûra Analyzer a Hêzê piştî ku cîh û rê qediya, li gorî taybetmendiyên sêwiranê hêzê texmîn dike. Amûra Analyzerê ya Hêzê tevhevek çalakiyên sînyalê yên ku ji bikarhêner-navkirî, ji simulasyon-derketî, û texmînkirî hatine bicîh kirin, ku bi modelên dorpêçê yên hûrgulî re têne hev kirin, texmînên hêzê yên pir rast peyda dike.
Information Related

• Beşa Analîza Hêzê, Destana Intel Quartus Prime Pro Edition
  Ji bo malbatên cîhazên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX di derheqê amûra Analyzera Hêza Intel Quartus Prime Pro Edition de bêtir agahdarî peyda dike.
• Beşa Analîza Hêzê, Destana Intel Quartus Prime Standard Edition
  Ji bo Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, û Intel di derheqê amûra Analyzer Hêza Intel Quartus Prime Standard Edition de bêtir agahdarî peyda dike. MAX 10 malbatên cîhazên.
• Rûpelê Texmînerên Hêza Destpêkê (EPE) û Hêza Analyzerê
  Di derbarê EPE û amûra Intel Quartus Prime Power Analyzer de bêtir agahdarî peyda dike.
• Di Malbatên Amûra Amûra FPGA ya Piştgiriya Intel-ê de li ser rûpela 3-ê bicîhkirina Navbera LVDS ya Otobusê
  Standardên I/O yên ku di EPE-yê de hilbijêrin destnîşan dike da ku xerckirina hêza BLVDS texmîn bike.

BLVDS Design Example
The design example nîşanî we dide ka meriv çawa di nermalava Intel Quartus Prime de tampona BLVDS I/O-yê di cîhazên piştgirîkirî de bi navgînên IP-ya bi armanca giştî ya têkildar I/O (GPIO) destnîşan dike.

•  Amûrên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX-GPIO Intel FPGA-ya IP-ê bikar bînin.
•  Amûrên Intel MAX 10 - GPIO Lite Intel FPGA IP-ya bingehîn bikar bînin.
•  Hemî cîhazên din ên piştgirî - bingeha IP-ya ALTIOBUF bikar bînin.

Hûn dikarin sêwirana berê dakêşinample ji girêdana di agahdariya têkildar de. Ji bo mînaka tampon BLVDS I/O, Intel tiştên jêrîn pêşniyar dike:

•  GPIO IP-ya bingehîn di moda dualî de bi moda dîferansê ve vekirî bicîh bikin.
•  Standarda I/O bi pîneyên dualî veqetînin:
•  BLVDS - Amûrên Intel Cyclone 10 LP, Cyclone IV, Cyclone III, û Intel MAX 10.
•  Cûdahiya SSTL-2 Class I an Class II-Stratix V, Stratix IV, Stratix III, Arria V, Arria II, û Amûrên Cyclone V.
• Cûdahiya SSTL-18 Class I an Class II - Amûrên Intel Stratix 10, Intel Arria 10, û Intel Cyclone 10 GX.

Di dema Operasyonên Nivîsandin û Xwendinê de Xebata Tamponên Ketin an Derketinê

• Porta oe sînyala oe ji navika cîhazê werdigire da ku tamponên derketinê yên yek-dawî çalak bike an neçalak bike.
•  Nîşana oe kêm bihêlin da ku di dema xebata xwendinê de tamponên derketinê sê-dewlet bikin.
•  Fonksiyona dergehê AND ev e ku îşareta veguheztî ji vegerandina nav bingeha cîhazê rawestîne. Tampona têketina dîferansalî her gav çalak e.

Information Related

•  I/O Buffer (ALTIOBUF) Rêbernameya Bikarhênerê Core IP
•  GPIO IP Core Rêbernameya Bikarhêner
•  Intel MAX 10 I / O Rêbernameyên Pêkanînê
• Danasîna Corên IP-ya Intel FPGA
• Design Examples ji bo AN 522

Berê sêwirana Intel Quartus Prime peyda dikeampdi vê nota serîlêdanê de têne bikar anîn.
Design ExampRêbernameyên ji bo Amûrên Intel Stratix 10
Van gavan tenê ji bo cîhazên Intel Stratix 10 derbasdar in. Piştrast bikin ku hûn bingeha IP-ya GPIO Intel FPGA bikar tînin.

1. GPIO Intel FPGA-ya IP-ê biafirînin ku dikare tamponek ketin û derketinê ya dualî piştgirî bike:
   • yek. GPIO Intel FPGA-ya IP-ya bingehîn destnîşan bikin.
   • b. Di Data Direction de, Bidir hilbijêrin.
   • c. Di firehiya daneyê de, 1 têkevin.
   • d. Vekin Bikaranîna tamponek dîferansalî çalak bike.
   • e. Di moda Qeydkirinê de, yek hilbijêrin.
2. Mîna ku di jimareya jêrîn de tê xuyang kirin modulan û portên ketin û derketinê girêdin:
   Girêdana Portên Ketin û Derketinê Example ji bo Intel Stratix 10 Devices
3. Di Edîtorê Peywirê de, standarda I/O ya têkildar wekî ku di jimareya jêrîn de tê xuyang kirin destnîşan bikin. Her weha hûn dikarin vebijarkên hêza heyî û rêjeya kuştinê bicîh bikin. Wekî din, nermalava Intel Quartus Prime mîhengên xwerû digire.
   BLVDS I/O Assignment Di Edîtorê Peywirdariya Intel Quartus Prime de ji bo Amûrên Intel Stratix 10
4. Bi nermalava ModelSim * - Intel FPGA Edition re simulasyona fonksiyonel berhev bikin û pêk bînin.

Information Related

• ModelSim - Piştgiriya Nermalava Intel FPGA Edition
  Di derbarê nermalava ModelSim - Intel FPGA Edition de bêtir agahdarî peyda dike û girêdanên cihêreng ên mijarên wekî sazkirin, bikar anîn, û çareserkirina pirsgirêkê vedihewîne.
• Standardên I/O ji bo Navbera BLVDS di Amûrên Intel FPGA de li ser rûpela 7
  Pîn û standardên I/O yên ku hûn dikarin bi destan di cîhazên Intel FPGA yên piştgirîkirî yên ji bo serîlêdanên BLVDS de destnîşan bikin navnîş dike.
• Design Examples ji bo AN 522
  Berê sêwirana Intel Quartus Prime peyda dikeampdi vê nota serîlêdanê de têne bikar anîn.

Design ExampRêbernameyên ji bo Amûrên Intel Arria 10
Van gavan ji bo cîhazên Intel Arria 10-ê ku tenê Intel Quartus Prime Standard Edition bikar tînin têne bicîh kirin. Piştrast bikin ku hûn bingeha IP-ya GPIO Intel FPGA bikar tînin.

1. StratixV_blvds.qar vekin file ji bo îtxalkirina sêwirana Stratix V examptêkevin nermalava Intel Quartus Prime Standard Edition.
2. Sêwirana berê koç bikinampJi bo ku hûn GPIO Intel FPGA-ya IP-ya bingehîn bikar bînin:
   • yek. Di menuyê de, Proje ➤ Pêkhateyên IP-yê Nûve Bikin hilbijêrin.
   • b. Du caran li ser saziya "ALIOBUF" bikirtînin.
     Paceya Rêvebirê Pêveka MegaWizard ji bo bingeha IP-ya ALTIOBUF xuya dibe.
   • c. Projeya Maçê/pêşbirk vekin.
   • d. Di malbata cîhaza bijartî ya niha de, Arria 10 hilbijêrin.
   • e. Bikirtînin Finish û dûv re dîsa bikirtînin Finish.
   • f. Di qutiya diyalogê ya ku xuya dike de, OK bikirtînin.
     Nermalava Intel Quartus Prime Pro Edition pêvajoya koçberiyê pêk tîne û dûv re edîtorê parametreya IP-ya GPIO nîşan dide.
3. GPIO Intel FPGA-ya IP-ya bingehîn mîheng bikin da ku tamponek ketin û derketinê ya dualî piştgirî bike:
   • yek. Di Data Direction de, Bidir hilbijêrin.
   • b. Di firehiya daneyê de, 1 têkevin.
   • c. Vebijêrin Bikaranîna tamponek dîferansalî çalak bike.
   • d. Bikirtînin Finish û bingeha IP-yê biafirînin.
4. Mîna ku di jimareya jêrîn de tê xuyang kirin modulan û portên ketin û derketinê girêdin:
   Girêdana Portên Ketin û Derketinê Example ji bo Intel Arria 10 Amûrên
5. Di Edîtorê Peywirê de, standarda I/O ya têkildar wekî ku di jimareya jêrîn de tê xuyang kirin destnîşan bikin. Her weha hûn dikarin vebijarkên hêza heyî û rêjeya kuştinê bicîh bikin. Wekî din, nermalava Intel Quartus Prime Standard Edition mîhengên xwerû ji bo cîhazên Intel Arria 10-Cûdahiya SSTL-18 Class I an Class II I/O standard digire.
   BLVDS I/O Assignment Di Edîtorê Peywirdariya Intel Quartus Prime de ji bo Amûrên Intel Arria 10Not:
   Ji bo cîhazên Intel Arria 10, hûn dikarin bi Edîtorê Peywirê re hem cîhên p û n pin ji bo pinên LVDS-ê bi destan destnîşan bikin.
6. Bi nermalava ModelSim - Intel FPGA Edition re simulasyona fonksiyonel berhev bikin û bikin.

Information Related

• ModelSim - Piştgiriya Nermalava Intel FPGA Edition
  Di derbarê nermalava ModelSim - Intel FPGA Edition de bêtir agahdarî peyda dike û girêdanên cihêreng ên mijarên wekî sazkirin, bikar anîn, û çareserkirina pirsgirêkê vedihewîne.
• Standardên I/O ji bo Navbera BLVDS di Amûrên Intel FPGA de li ser rûpela 7
  Pîn û standardên I/O yên ku hûn dikarin bi destan di cîhazên Intel FPGA yên piştgirîkirî yên ji bo serîlêdanên BLVDS de destnîşan bikin navnîş dike.
• Design Examples ji bo AN 522
  Berê sêwirana Intel Quartus Prime peyda dikeampdi vê nota serîlêdanê de têne bikar anîn.

Design ExampRêbernameyên ji bo Amûrên Intel MAX 10
Van gavan tenê ji bo cîhazên Intel MAX 10 derbasdar in. Piştrast bikin ku hûn bingeha IP-ya GPIO Lite Intel FPGA bikar tînin.

1. GPIO Lite Intel FPGA-ya IP-ê biafirînin ku dikare tamponek ketin û derketinê ya dualî piştgirî bike:
   • yek. GPIO Lite Intel FPGA-ya IP-ya bingehîn destnîşan bikin.
   • b. Di Data Direction de, Bidir hilbijêrin.
   • c. Di firehiya daneyê de, 1 têkevin.
   • d. Vebijêrin Bikaranîna tamponek pseudo-ferhengî vekin.
   • e. Di moda qeydkirinê de, Bypass hilbijêrin.
2. Mîna ku di jimareya jêrîn de tê xuyang kirin modulan û portên ketin û derketinê girêdin:
    Girêdana Portên Ketin û Derketinê Example ji bo Intel MAX 10 Amûrên
3. Di Edîtorê Peywirê de, standarda I/O ya têkildar wekî ku di jimareya jêrîn de tê xuyang kirin destnîşan bikin. Her weha hûn dikarin vebijarkên hêza heyî û rêjeya kuştinê bicîh bikin. Wekî din, nermalava Intel Quartus Prime mîhengên xwerû digire.
   Ji bo Amûrên Intel MAX 10 Vebijarka BLVDS I/O di Edîtorê Peywirê ya Intel Quartus Prime de
4. Bi nermalava ModelSim - Intel FPGA Edition re simulasyona fonksiyonel berhev bikin û bikin.

Information Related

• ModelSim - Piştgiriya Nermalava Intel FPGA Edition
  Di derbarê nermalava ModelSim - Intel FPGA Edition de bêtir agahdarî peyda dike û girêdanên cihêreng ên mijarên wekî sazkirin, bikar anîn, û çareserkirina pirsgirêkê vedihewîne.
• Standardên I/O ji bo Navbera BLVDS di Amûrên Intel FPGA de li ser rûpela 7
  Pîn û standardên I/O yên ku hûn dikarin bi destan di cîhazên Intel FPGA yên piştgirîkirî yên ji bo serîlêdanên BLVDS de destnîşan bikin navnîş dike.
• Design Examples ji bo AN 522
  Berê sêwirana Intel Quartus Prime peyda dikeampdi vê nota serîlêdanê de têne bikar anîn.

Design ExampRêbernameyên Ji bo Hemî Amûrên Piştevan Ji bilî Intel Arria 10, Intel Cyclone 10 GX, û Intel MAX 10

Van gavan ji bilî Intel Arria 10, Intel Cyclone 10 GX, û Intel MAX 10 ji bo hemî amûrên piştgirî têne bicîh kirin. Piştrast bikin ku hûn bingeha IP-ya ALTIOBUF bikar bînin.

1.  Navokek IP-ya ALTIOBUF biafirînin ku dikare tamponek ketin û derketinê ya dualî piştgirî bike:
   • yek. Navika ALTIOBUF IP-ê destnîşan bikin.
   • b. Modulê Wek tamponek dualî mîheng bike.
   • c. Di hejmara tamponên ku têne destnîşan kirin de çend e, 1 têkevin.
   • d. Moda cudakar bikar bînin vekin.
2. Mîna ku di jimareya jêrîn de tê xuyang kirin modulan û portên ketin û derketinê girêdin:
    Girêdana Portên Ketin û Derketinê Example ji bo Hemî Amûrên Piştevan Ji bilî Intel Arria 10, Intel Cyclone 10 GX, û Intel MAX 10 Amûrên
3. Di Edîtorê Peywirê de, standarda I/O-ya têkildar wekî ku di jimareya jêrîn de li gorî cîhaza xwe tê xuyang kirin tayîn bikin. Her weha hûn dikarin vebijarkên hêza heyî û rêjeya kuştinê bicîh bikin. Wekî din, nermalava Intel Quartus Prime mîhengên xwerû digire.
   • Amûrên Intel Cyclone 10 LP, Cyclone IV, Cyclone III, û Cyclone III LS - standarda BLVDS I/O ji bo p û n pinên dualî yên ku di jimareya jêrîn de têne xuyang kirin.
   • Amûrên Stratix V, Stratix IV, Stratix III, Arria V, Arria II, û Cyclone V-Cûdahiya SSTL-2 Class I an Class II I/O standard.
     Peywira BLVDS I/O di Edîtorê Peywira Nû ya Intel Quartus Prime deNot: Hûn dikarin hem cîhên p û hem jî n pin ji bo her amûrek piştgirî bi Edîtorê Peywirê re bi destan destnîşan bikin. Ji bo cîhazên piştgirî û pîneyên ku hûn dikarin bi destan destnîşan bikin, li agahdariya têkildar binihêrin.
4. Bi nermalava ModelSim - Intel FPGA Edition re simulasyona fonksiyonel berhev bikin û bikin.

Example Encamên Simulasyona Fonksiyonel
Dema ku sînyala oe tê pejirandin, BLVDS di moda xebata nivîsandinê de ye. Dema ku sînyala oe kêm dibe, BLVDS di moda xebata xwendinê de ye.Not:
Ji bo simulasyona ku Verilog HDL bikar tîne, hûn dikarin blvds_tb.v testbench, ku di sêwirana têkildar de tê de heye bikar bînin.ample.
Information Related

• ModelSim - Piştgiriya Nermalava Intel FPGA Edition
  Di derbarê nermalava ModelSim - Intel FPGA Edition de bêtir agahdarî peyda dike û girêdanên cihêreng ên mijarên wekî sazkirin, bikar anîn, û çareserkirina pirsgirêkê vedihewîne.
• Standardên I/O ji bo Navbera BLVDS di Amûrên Intel FPGA de li ser rûpela 7
  Pîn û standardên I/O yên ku hûn dikarin bi destan di cîhazên Intel FPGA yên piştgirîkirî yên ji bo serîlêdanên BLVDS de destnîşan bikin navnîş dike.
• Design Examples ji bo AN 522
  Berê sêwirana Intel Quartus Prime peyda dikeampdi vê nota serîlêdanê de têne bikar anîn.

Analîza Performansê

Analîza performansa pir xalî ya BLVDS bandora bidawîbûna otobusê, barkirin, taybetmendiyên ajokar û wergir, û cîhê wergirê ji ajokerê li ser pergalê destnîşan dike. Hûn dikarin sêwirana BLVDS-ê ya têkel bikar bîninampJi bo analîzkirina performansa serîlêdana pir xalî:

•  Cyclone III BLVDS design example-ev sêwirandin exampLe ji bo hemî rêzikên cîhazên Stratix, Arria, û Cyclone yên piştgirîkirî derbasdar e. Ji bo malbata cîhaza Intel Arria 10 an Intel Cyclone 10 GX, hûn hewce ne ku sêwirana berê koç bikinampBerî ku hûn bikarin wê bikar bînin pêşî li malbata cîhaza têkildar bidin.
• Intel MAX 10 BLVDS design example-ev sêwirandin example ji malbata cîhaza Intel MAX 10 re derbasdar e.
• Intel Stratix 10 BLVDS design example-ev sêwirandin exampEw ji malbata cîhaza Intel Stratix 10 re derbasdar e.

Not:
Analîzkirina performansê ya BLVDS-ya pir xalî ya di vê beşê de li ser bingeha modela simulasyona agahdariya tamponê ya têketin/derketinê ya Cyclone III BLVDS (IBIS) di HyperLynx * de ye.
Intel pêşniyar dike ku hûn van modelên Intel IBIS ji bo simulasyonê bikar bînin:

• Amûrên Stratix III, Stratix IV, û Stratix V-modela IBIS-ya SSTL-2-a-taybet a cîhazê
• Amûrên Intel Stratix 10, Intel Arria 10 (2) û Intel Cyclone 10 GX:
  •  Tampona derketinê - Modela IBIS-a SSTL-18-Cûdahî
  • Tampona têketinê - modela LVDS IBIS

Information Related

• Rûpelê Modela Intel FPGA IBIS
  Dakêşanên modelên cîhaza Intel FPGA peyda dike.
•  Design Examples ji bo AN 522
  Berê sêwirana Intel Quartus Prime peyda dikeampdi vê nota serîlêdanê de têne bikar anîn.

Setup System

 Multipoint BLVDS bi Cyclone III BLVDS Transceivers
Ev jimar nexşeya topolojiya pir xalî ya bi deh transceiverên Cyclone III BLVDS (bi navên U1 heya U10) nîşan dide.Xeta veguhestina otobusê tê texmîn kirin ku xwediyê taybetmendiyên jêrîn e:

•  Xetek strip
•  Impedance taybetmendiya 50 Ω
• Kapasîteya taybetmendiya 3.6 pF per inch
•  Dirêjahiya 10 inches
• Modelên Intel Arria 10 IBIS pêşîn in û li ser modela Intel IBIS peyda nabin web rûpel. Ger hûn van modelên pêşîn ên Intel Arria 10 IBIS hewce ne, bi Intel re têkilî daynin.
• Hêza taybetmendiya cûda ya otobusê bi qasî 100 Ω
•  Cihê di navbera her transceiver 1 inch
• Otobus li her du aliyan bi berxwedêra bidawîbûnê RT bi dawî bû

• Hêza ajotinê ya standard 12 mA
• Mîhengên rêjeya kêmbûna hêdî ji hêla xwerû ve
• Kapasîteya pin a her transceiver 6 pF
•  Tiştê li ser her transceiverek BLVDS mîkroşiyek 1-inch e ku ji impedansê taybetmendiyê 50 Ω û kapasîteya karakterîstîkî ya 3 pF per inç e.
•  Kapasîteya pêwendiyê (girêdan, pêvek, û bi rêya PCB-ê) ya her transceiverê bi otobusê re 2 pF tê texmîn kirin.
• Tevahiya kapasîteya her barkirinê bi qasî 11 pF ye

Ji bo cîhê barkirina 1-inch, kapasîteya belavkirî bi 11 pF per inç e. Ji bo kêmkirina refleksên ku ji ber stûyan çêdibin, û hem jî kêmkirina îşaretên ku jê derdikevin
ajoker, li derana her transceiver de impedansek lihevhatina 50 Ω resistor RS tê danîn.

Bidawîkirina Otobusê
Ger hûn kapasîteya taybetmendiya otobusê û kapasîteya belavkirî ya li ser yekîneya dirêjahiya sazkirinê bixin şûna hevkêşeya impedansê ya cihêreng a bi bandor, impedansa bi bandor a otobusa bi tevahî barkirî 52 Ω ye. Ji bo yekrêziya nîşana çêtirîn, divê hûn RT bi 52 Ω re hevber bikin. Nîgarên jêrîn bandorên lihevhatî-, bin-, û zêde-dawîbûnê yên li ser pêlên cûda (VID) li pinên têketina wergirê nîşan didin. Rêjeya daneyê 100 Mbps e. Di van jimareyan de, di bin qedandinê de (RT = 25 Ω) dibe sedema refleks û bi girîngî kêmkirina marjîna deng. Di hin rewşan de, di bin qedandinê de tewra sînorê wergirê (VTH = ± 100 mV) binpê dike. Dema ku RT di 50 Ω de tê guheztin, di derheqê VTH-ê de marjîneyek dengek girîng heye û refleks neguhêz e.

Bandora Bidawîkirina Otobusê (Ajokar di U1 de, wergir di U2 de)
Di vê hejmarê de, U1 wekî veguhezker tevdigere û U2 heya U10 wergir in.

Bandora Bidawîkirina Otobusê (Ajokar di U1 de, wergir di U10 de)
Di vê hejmarê de, U1 wekî veguhezker tevdigere û U2 heya U10 wergir in.

Bandora Bidawîkirina Otobusê (Ajokar di U5 de, wergir di U6 de)
Di vê hejmarê de, U5 veguhezker e û yên mayî wergir in.

Bandora Bidawîkirina Otobusê (Ajokar di U5 de, wergir di U10 de)
Di vê hejmarê de, U5 veguhezker e û yên mayî wergir in.Helwesta têkildar a ajokar û wergirê li ser otobusê jî bandorê li kalîteya sînyala wergirtî dike. Nêzîktirîn wergirê şofêr bandora xeta veguheztinê ya herî xirab diceribîne ji ber ku li vê cîhê, rêjeya berbi zûtirîn e. Dema ku ajokar li nîvê otobusê ye ev yek xirabtir dibe.
Ji bo exampLe, Figure 16 li ser rûpel 20 û Figure 18 di rûpel 21 de bidin ber hev. VID li wergirê U6 (şofêr li U5) ji ya wergirê U2 (ajoker li U1) zengil mezintir nîşan dide. Ji hêla din ve, gava ku wergir ji ajokerê dûrtir be, rêjeya qiraxê hêdî dibe. Dema rabûna herî mezin a ku hatî tomar kirin 1.14 ns e ku ajokar li yek dawiya otobusê (U1) û wergirê li dawiya din (U10) ye.

Dirêjahiya stuyê
Dirêjahiya stûyê dirêjtir ne tenê dema firîna ji ajokar berbi wergirê zêde dike, lê di heman demê de kapasîteya barkirinê ya mezin jî encam dide, ku dibe sedema refleksa mezintir.

Bandora Zêdekirina Dirêjahiya Stuyê (Ajokar di U1 de, Wergir di U10 de)
Ev hejmar VID-ê li U10 dide ber hev dema ku dirêjahiya stûyê ji yek inç ber bi du înç ve zêde dibe û ajokar li U1 ye.

Stub Termination
Pêdivî ye ku hûn impedansa ajokerê bi impedansê taybetmendiya stûyê re li hev bikin. Cîhanîna bergirek bidawîkirina rêzê RS li derana ajokerê bandora xeta veguheztinê ya neyînî ya ku ji hêla stûyê dirêj û rêjeyên keviya bilez ve hatî çêkirin pir kêm dike. Digel vê yekê, RS dikare were guheztin da ku VID-ê kêm bike da ku taybetmendiya wergirê bicîh bîne.

Bandora Bidawîkirina Stub (Ajokar di U1 de, Wergir di U2 û U10 de)
Ev hejmar dema ku U2 vediguhezîne VID-ê li U10 û U1 berhev dike.

Rêjeya kuştina ajokerê
Rêjeyek bilez a bilez arîkariya baştirkirina dema rabûnê dike, nemaze li wergirê herî dûr ji ajokar. Lêbelê, rêjeyek kuştinê ya zûtir jî ji ber refleksê zengilê mezin dike.

Bandora Rêjeya Rêjeya Rêjeya Ajoker (Ajokar di U1 de, Wergir di U2 û U10 de)
Ev hejmar bandora rêjeya kuştina ajokerê nîşan dide. Berawirdkirinek di navbera rêjeya lêdana hêdî û bilez de bi hêza ajokera 12 mA de tê çêkirin. Ajokar li U1 ye û formên pêlên cuda yên li U2 û U10 têne lêkolîn kirin.

Performansa Pergala Giştî

Rêjeya daneya herî bilind a ku ji hêla BLVDS-ya pir xalî ve tê piştgirî kirin bi nihêrîna li şemaya çavê wergirê herî dûr ji ajokerek tête destnîşankirin. Li vê cîhê, sînyala ku hatî veguheztin xwedan rêjeya herî hêdî ye û bandorê li vekirina çavan dike. Her çend qalîteya sînyala wergirtî û armanca marjînalê deng bi serîlêdanan ve girêdayî be jî, vekirina çav çiqas berfirehtir be, ew çêtir e. Lêbelê, divê hûn wergirê herî nêzê ajokerê jî kontrol bikin, ji ber ku bandorên xeta veguheztinê xirabtir dibin ger wergir nêzîkê ajokar be.
Figure 23. Diyagrama çavan li 400 Mbps (Ajokar di U1 de, wergir di U2 û U10 de)
Ev jimar diyagramên çavan li U2 (qirça sor) û U10 (qirça şîn) ji bo rêjeya daneyê di 400 Mbps de destnîşan dike. Di simulasyonê de jittera rasthatî ya navberek yekîneya %1 tê texmîn kirin. Ajokar li U1-ê bi hêza heyî ya xwerû û mîhengên rêjeya kuştinê ye. Otobus bi tevahî RT = 50 Ω ya herî baş barkirî ye. Vekirina çavê herî piçûk li U10-ê ye, ku ji U1-ê herî dûr e. Bilindahiya çav sampDi navbera yekîneya 0.5 de ji bo U692 û U543 bi rêzê ve 2 mV û 10 mV ye. Ji bo her du rewşan ve di derheqê VTH = ± 100 mV de marjîneyek dengek girîng heye.

Dîroka Guhertoya Belgeyê ji bo AN 522: Di Malbatên Cîhaza Intel FPGA-yê yên Piştevan de Pêkanîna Navbera LVDS ya Otobusê

Belge / Çavkanî

intel AN 522 Di Malbatên Cîhaza FPGA-ya Piştevankirî de Navbera LVDS ya Otobusê Bicihîne [pdf] Rehbera bikaranînê AN 522 Di Malbatên Amûra FPGA-ya Piştevankirî de Pêkanîna Navbera LVDS-ya Otobusê, AN 522, Di Malbatên Amûra FPGA-ya Piştevankirî de Pêkanîna Navbera LVDS-ya Otobusê, Malbatên Amûra FPGA-ya Piştevankirî, Malbatên Amûra FPGA-yê piştgirî

Çavkanî

• Manual Bikarhêner