intel AN 522 Implementacja interfejsu magistrali LVDS w obsługiwanych rodzinach urządzeń FPGA

Bus LVDS (BLVDS) rozszerza możliwości komunikacji LVDS punkt-punkt do konfiguracji wielopunktowej. Multipoint BLVDS oferuje wydajne rozwiązanie dla aplikacji z wielopunktową płytą montażową.

Wsparcie implementacji BLVDS w urządzeniach Intel FPGA

W tych urządzeniach Intel można zaimplementować interfejsy BLVDS, korzystając z wymienionych standardów we/wy.

Notatka:
Programowalna siła napędu i funkcje szybkości narastania w tych urządzeniach pozwalają dostosować system wielopunktowy w celu uzyskania maksymalnej wydajności. Aby określić maksymalną obsługiwaną szybkość transmisji danych, przeprowadź symulację lub pomiar w oparciu o określoną konfigurację systemu i aplikację.
Koniec BLVDSview na stronie 4
Technologia BLVDS w urządzeniach Intel na stronie 6
Zużycie energii BLVDS na stronie 9
Projekt BLVDS Example na stronie 10
Analiza wydajności na stronie 17
Historia wersji dokumentu dla AN 522: Implementacja interfejsu Bus LVDS w obsługiwanych rodzinach urządzeń Intel FPGA na stronie 25
Informacje powiązane
Standardy I/O dla interfejsu BLVDS w urządzeniach Intel FPGA na stronie 7

Koniec BLVDSview

Typowy wielopunktowy system BLVDS składa się z pewnej liczby par nadajników i odbiorników (nadajników-odbiorników), które są podłączone do magistrali.
BLVDS wielopunktoweKonfiguracja na poprzednim rysunku zapewnia dwukierunkową komunikację półdupleksową przy jednoczesnej minimalizacji gęstości połączeń. Dowolny transceiver może przyjąć rolę nadajnika, a pozostałe transceivery działają jako odbiorniki (tylko jeden nadajnik może być aktywny w danym momencie). Kontrola ruchu autobusowego, za pomocą protokołu lub rozwiązania sprzętowego, jest zwykle wymagana, aby uniknąć rywalizacji między kierowcami w autobusie. Na wydajność wielopunktowego BLVDS duży wpływ ma obciążenie pojemnościowe i zakończenie magistrali.
Rozważania projektowe
Dobry projekt wielopunktowy musi uwzględniać obciążenie pojemnościowe i terminację magistrali, aby uzyskać lepszą integralność sygnału. Możesz zminimalizować pojemność obciążenia, wybierając transceiver o niskiej pojemności pinów, złącze o niskiej pojemności i utrzymując krótką długość końcówki. Jednym z czynników branych pod uwagę przy projektowaniu wielopunktowych BLVDS jest efektywna impedancja różnicowa w pełni obciążonej szyny, określana jako efektywna impedancja, oraz opóźnienie propagacji w magistrali. Inne kwestie, na które należy zwrócić uwagę podczas projektowania wielopunktowego BLVDS, obejmują polaryzację bezawaryjną, typ złącza i rozmieszczenie styków, układ ścieżek magistrali PCB oraz specyfikacje przepustowości krawędzi sterownika.
Efektywna impedancja
Efektywna impedancja zależy od impedancji charakterystycznej toru magistrali Zo oraz obciążenia pojemnościowego magistrali. Złącza, końcówka na karcie rozszerzeń, opakowanie i pojemność wejściowa odbiornika przyczyniają się do obciążenia pojemnościowego, co zmniejsza efektywną impedancję magistrali.
Równanie 1. Równanie efektywnej impedancji różnicowej
Użyj tego równania, aby przybliżyć efektywną impedancję różnicową obciążonej szyny (Zeff).Gdzie:

• Zdiff (Ω) ≈ 2 × Zo = charakterystyczna impedancja różnicowa szyny
•  Co (pF/cal) = charakterystyczna pojemność na jednostkę długości szyny
• CL (pF) = pojemność każdego obciążenia
•  N = liczba ładunków w autobusie
•  H (cale) = d × N = całkowita długość magistrali
•  d (cale) = odstęp między każdą kartą rozszerzeń
•  Cd (pF/cal) = CL/d = dystrybuowana pojemność na jednostkę długości całej magistrali

Przyrost pojemności obciążenia lub mniejsze odstępy między kartami wtykowymi zmniejszają efektywną impedancję. Aby zoptymalizować wydajność systemu, ważne jest, aby wybrać transceiver i złącze o niskiej pojemności. Postaraj się, aby każdy odcinek odbiornika między złączem a pinem I/O transceivera był jak najkrótszy.
Znormalizowana efektywna impedancja w porównaniu z Cd/Co
Ten rysunek pokazuje wpływ rozproszonej pojemności na znormalizowaną efektywną impedancję.Terminacja jest wymagana na każdym końcu magistrali, podczas gdy dane przepływają w obu kierunkach. Aby zredukować odbicia i dzwonienie na magistrali, rezystor terminujący należy dopasować do efektywnej impedancji. Dla systemu z Cd/Co = 3 impedancja efektywna wynosi 0.5 razy Zdiff. Przy podwójnych zakończeniach magistrali kierowca widzi równoważne obciążenie 0.25-krotności Zdiff; a tym samym zmniejsza wahania sygnałów i różnicowy margines szumów na wejściach odbiornika (jeśli używany jest standardowy sterownik LVDS). Sterownik BLVDS rozwiązuje ten problem, zwiększając prąd napędu w celu uzyskania podobnej objętościtage swing na wejściach odbiornika.
Opóźnienie propagacji
Opóźnienie propagacji (tPD = Zo × Co) to opóźnienie czasowe w linii transmisyjnej na jednostkę długości. To zależy od charakterystycznej impedancji i charakterystyki
pojemność magistrali.
Efektywne opóźnienie propagacji
W przypadku obciążonej magistrali można obliczyć efektywne opóźnienie propagacji za pomocą tego równania. Możesz obliczyć czas propagacji sygnału od sterownika A do odbiornika B jako tPDEFF × długość linii między sterownikiem A a odbiornikiem B.

Technologia BLVDS w urządzeniach Intel

W obsługiwanych urządzeniach Intel interfejs BLVDS jest obsługiwany w dowolnym rzędzie lub kolumnie I/bankach, które są zasilane przez VCCIO 1.8 V (urządzenia Intel Arria 10 i Intel Cyclone 10 GX) lub 2.5 V (inne obsługiwane urządzenia). W tych bankach I/O interfejs jest obsługiwany na pinach różnicowych I/O, ale nie na pinach dedykowanego wejścia lub wyjścia zegara. Jednak w urządzeniach Intel Arria 10 i Intel Cyclone 10 GX interfejs BLVDS jest obsługiwany na dedykowanych pinach zegara, które są używane jako ogólne wejścia/wyjścia.

•  Nadajnik BLVDS wykorzystuje dwa bufory wyjściowe single-ended z drugim buforem wyjściowym zaprogramowanym jako odwrócony.
•  Odbiornik BLVDS wykorzystuje dedykowany bufor wejściowy LVDS.

Bufory we/wy BLVDS w obsługiwanych urządzeniachUżyj różnych buforów wejściowych lub wyjściowych w zależności od typu aplikacji:

• Aplikacja Multidrop — użyj bufora wejściowego lub wyjściowego w zależności od tego, czy urządzenie ma pracować jako sterownik czy odbiornik.
• Aplikacja wielopunktowa — bufor wyjściowy i wejściowy mają te same piny wejścia/wyjścia. Wymagany jest sygnał włączenia wyjścia (oe), aby trójstanowy bufor wyjściowy LVDS nie wysyłał sygnałów.
•  Nie włączaj terminacji szeregowej na chipie (RS OCT) dla bufora wyjściowego.
• Użyj zewnętrznych rezystorów na buforach wyjściowych, aby zapewnić dopasowanie impedancji do końcówki na karcie rozszerzeń.
• Nie włączaj terminacji różnicowej na chipie (RD OCT) dla różnicowego bufora wejściowego, ponieważ terminacja magistrali jest zwykle realizowana za pomocą zewnętrznych rezystorów terminujących na obu końcach magistrali.

Standardy we/wy dla interfejsu BLVDS w urządzeniach Intel FPGA
Możesz zaimplementować interfejs BLVDS, korzystając z odpowiednich standardów I/O i aktualnych wymagań wytrzymałościowych dla obsługiwanych urządzeń Intel.
Obsługa standardów i funkcji we/wy dla interfejsu BLVDS w obsługiwanych urządzeniach Intel

1.  Pin DIFFIO_TX nie obsługuje prawdziwych odbiorników różnicowych LVDS.

Aby uzyskać więcej informacji, zapoznaj się z dokumentacją odpowiedniego urządzenia wymienioną w sekcji informacji powiązanych:

• Aby uzyskać informacje o przypisaniu styków, zapoznaj się z rozmieszczeniem styków urządzenia files.
• Informacje na temat funkcji standardów we/wy znajdują się w rozdziale I/O w podręczniku urządzenia.
•  Specyfikacje elektryczne można znaleźć w arkuszu danych urządzenia lub w dokumencie charakterystyki prądu stałego i przełączania.

Informacje powiązane

•  Wyjście Intel Stratix 10 Files
•  Wyjście Stratix V Files
• Wyjście Stratix IV Files
•  Pin-out urządzenia Stratix III Files
•  Pin-out urządzenia Intel Arria 10 Files
•  Pin-out urządzenia Arria V Files
•  Pin-out urządzenia Arria II GX Files
• Pin-out urządzenia Intel Cyclone 10 GX Files
• Pin-out urządzenia Intel Cyclone 10 LP Files
• Pin-out urządzenia Cyclone V Files
•  Pin-out urządzenia Cyclone IV Files
• Pin-out urządzenia Cyclone III Files
• Pin-out urządzenia Intel MAX 10 Files
• Przewodnik użytkownika ogólnego przeznaczenia we/wy Intel Stratix 10
•  Funkcje I/O w urządzeniach Stratix V
•  Funkcje we/wy w urządzeniu Stratix IV
•  Funkcje wejścia/wyjścia urządzenia Stratix III
• Funkcje I/O w urządzeniach Stratix V
•  Funkcje we/wy w urządzeniu Stratix IV
•  Funkcje wejścia/wyjścia urządzenia Stratix III
•  We/wy i szybkie we/wy w urządzeniach Intel Arria 10
•  Funkcje I/O w urządzeniach Arria V
• Funkcje wejścia/wyjścia w urządzeniach Arria II
•  We/wy i szybkie we/wy w urządzeniach Intel Cyclone 10 GX
•  We/wy i szybkie we/wy w urządzeniach Intel Cyclone 10 LP
• Funkcje I/O w urządzeniach Cyclone V
• Funkcje I/O w urządzeniach Cyclone IV
•  Funkcje we/wy w rodzinie urządzeń Cyclone III
• Podręcznik użytkownika ogólnego przeznaczenia we/wy Intel MAX 10
•  Karta danych urządzenia Intel Stratix 10
• Karta danych urządzenia Stratix V
•  Charakterystyki prądu stałego i przełączania dla urządzeń Stratix IV
•  Arkusz danych urządzenia Stratix III: Charakterystyka prądu stałego i przełączania
•  Karta danych urządzenia Intel Arria 10
•  Arkusz danych urządzenia Arria V
• Arkusz danych urządzenia dla urządzeń Arria II
• Karta danych urządzenia Intel Cyclone 10 GX
•  Karta danych urządzenia Intel Cyclone 10 LP
•  Arkusz danych urządzenia Cyclone V
•  Arkusz danych urządzenia Cyclone IV
• Arkusz danych urządzenia Cyclone III
• Karta danych urządzenia Intel MAX 10

Zużycie energii BLVDS

• Przed zaimplementowaniem projektu w urządzeniu należy użyć narzędzia EPE opartego na programie Excel dla obsługiwanego urządzenia, aby uzyskać szacunkową wielkość zużycia energii we/wy BLVDS.
•  W przypadku pinów wejściowych i dwukierunkowych bufor wejściowy BLVDS jest zawsze włączony. Bufor wejściowy BLVDS zużywa energię, jeśli na magistrali występuje aktywność przełączania (npample, inne nadajniki-odbiorniki wysyłają i odbierają dane, ale urządzenie Cyclone III nie jest zamierzonym odbiorcą).
•  Jeśli używasz BLVDS jako bufora wejściowego w trybie multidrop lub jako bufora dwukierunkowego w aplikacjach wielopunktowych, firma Intel zaleca wprowadzenie szybkości przełączania obejmującej wszystkie działania na magistrali, a nie tylko działania przeznaczone dla bufora wejściowego BLVDS urządzenia Intel.

ExampPlik wprowadzania danych we/wy BLVDS w EPE
Ten rysunek przedstawia wpis BLVDS I/O w Cyclone III EPE. Aby zapoznać się ze standardami we/wy do wyboru w EPE innych obsługiwanych urządzeń Intel, zapoznaj się z powiązanymi informacjami.Firma Intel zaleca korzystanie z narzędzia Intel Quartus Prime Power Analyzer Tool w celu przeprowadzenia dokładnej analizy mocy we/wy BLVDS po ukończeniu projektu. Narzędzie Power Analyzer szacuje moc w oparciu o specyfikę projektu po zakończeniu wyznaczania miejsca i trasy. Narzędzie Power Analyzer Tool stosuje kombinację wprowadzonych przez użytkownika, uzyskanych z symulacji i oszacowanych aktywności sygnałów, co w połączeniu ze szczegółowymi modelami obwodów daje bardzo dokładne oszacowania mocy.
Informacje powiązane

• Rozdział Analiza mocy, Podręcznik Intel Quartus Prime Pro Edition
  Zawiera więcej informacji na temat narzędzia Intel Quartus Prime Pro Edition Power Analyzer dla rodzin urządzeń Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX.
• Rozdział Analiza mocy, podręcznik Intel Quartus Prime Standard Edition
  Zawiera więcej informacji na temat narzędzia Intel Quartus Prime Standard Edition Power Analyzer dla Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III i Intel MAKSYMALNIE 10 rodzin urządzeń.
• Strona Early Power Estimators (EPE) i Power Analyzer
  Zawiera więcej informacji na temat EPE i narzędzia Intel Quartus Prime Power Analyzer.
• Implementacja interfejsu Bus LVDS w obsługiwanych rodzinach urządzeń Intel FPGA na stronie 3
  Wyświetla listę standardów we/wy, które należy wybrać w EPE w celu oszacowania zużycia energii przez BLVDS.

Projekt BLVDS Example
Projekt npample pokazuje, jak utworzyć instancję bufora we/wy BLVDS w obsługiwanych urządzeniach z odpowiednimi rdzeniami IP we/wy ogólnego przeznaczenia (GPIO) w oprogramowaniu Intel Quartus Prime.

•  Urządzenia Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX — wykorzystują rdzeń IP GPIO Intel FPGA.
•  Urządzenia Intel MAX 10 — użyj rdzenia GPIO Lite Intel FPGA IP.
•  Wszystkie inne obsługiwane urządzenia — użyj rdzenia IP ALTIOBUF.

Możesz pobrać projekt npample z łącza w powiązanych informacjach. W przypadku wystąpienia bufora we/wy BLVDS firma Intel zaleca następujące elementy:

•  Zaimplementuj rdzeń GPIO IP w trybie dwukierunkowym z włączonym trybem różnicowym.
•  Przypisz standard we/wy do pinów dwukierunkowych:
•  BLVDS — urządzenia Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Intel MAX 10.
•  Mechanizm różnicowy SSTL-2 klasy I lub klasy II — urządzenia Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V.
• Różnicowe SSTL-18 klasy I lub klasy II — urządzenia Intel Stratix 10, Intel Arria 10 i Intel Cyclone 10 GX.

Działanie buforów wejściowych lub wyjściowych podczas operacji zapisu i odczytu

• Port oe odbiera sygnał oe z rdzenia urządzenia w celu włączenia lub wyłączenia buforów wyjściowych single-ended.
•  Utrzymuj niski poziom sygnału oe, aby bufory wyjściowe były trójstanowe podczas operacji odczytu.
•  Funkcją bramki AND jest powstrzymanie przesyłanego sygnału przed powrotem do rdzenia urządzenia. Różnicowy bufor wejściowy jest zawsze włączony.

Informacje powiązane

•  Podręcznik użytkownika bufora I/O (ALTIOBUF) IP Core
•  Podręcznik użytkownika GPIO IP Core
•  Przewodniki implementacji Intel MAX 10 I/O
• Wprowadzenie do rdzeni IP Intel FPGA
• Projekt Examppliki dla AN 522

Zapewnia projekt Intel Quartus Prime npamppliki użyte w tej nocie aplikacyjnej.
Projekt Example Wytyczne dotyczące urządzeń Intel Stratix 10
Te kroki dotyczą tylko urządzeń Intel Stratix 10. Upewnij się, że używasz rdzenia GPIO Intel FPGA IP.

1. Utwórz rdzeń IP GPIO Intel FPGA, który może obsługiwać dwukierunkowy bufor wejścia i wyjścia:
   • A. Utwórz instancję rdzenia GPIO Intel FPGA IP.
   • B. W Data Direction wybierz opcję Bidir.
   • C. W polu Szerokość danych wpisz 1.
   • D. Włącz Użyj bufora różnicowego.
   • mi. W trybie rejestracji wybierz brak.
2. Podłącz moduły oraz porty wejściowe i wyjściowe, jak pokazano na poniższym rysunku:
   Porty wejściowe i wyjściowe Połączenie Exampplik dla urządzeń Intel Stratix 10
3. W Edytorze przypisań przypisz odpowiedni standard we/wy, jak pokazano na poniższym rysunku. Możesz także ustawić aktualną siłę i opcje szybkości narastania. W przeciwnym razie oprogramowanie Intel Quartus Prime przyjmuje ustawienia domyślne.
   Przypisanie we/wy BLVDS w edytorze przypisań Intel Quartus Prime dla urządzeń Intel Stratix 10
4. Kompiluj i wykonuj symulacje funkcjonalne za pomocą oprogramowania ModelSim* — Intel FPGA Edition.

Informacje powiązane

• ModelSim — obsługa oprogramowania Intel FPGA Edition
  Zawiera więcej informacji na temat oprogramowania ModelSim — Intel FPGA Edition i zawiera różne łącza do tematów, takich jak instalacja, użytkowanie i rozwiązywanie problemów.
• Standardy I/O dla interfejsu BLVDS w urządzeniach Intel FPGA na stronie 7
  Wyświetla listę styków i standardów we/wy, które można ręcznie przypisać w obsługiwanych układach Intel FPGA dla aplikacji BLVDS.
• Projekt Examppliki dla AN 522
  Zapewnia projekt Intel Quartus Prime npamppliki użyte w tej nocie aplikacyjnej.

Projekt Example Wytyczne dotyczące urządzeń Intel Arria 10
Te kroki dotyczą tylko urządzeń Intel Arria 10 korzystających z Intel Quartus Prime Standard Edition. Upewnij się, że używasz rdzenia GPIO Intel FPGA IP.

1. Otwórz plik StratixV_blvds.qar file zaimportować projekt Stratix V example do oprogramowania Intel Quartus Prime Standard Edition.
2. Przeprowadź migrację projektu npample do wykorzystania rdzenia IP GPIO Intel FPGA:
   • A. W menu wybierz Projekt ➤ Uaktualnij składniki IP.
   • B. Kliknij dwukrotnie obiekt „ALIOBUF”.
     Pojawi się okno MegaWizard Plug-In Manager dla rdzenia IP ALTIOBUF.
   • C. Wyłącz Dopasuj projekt/domyślny.
   • D. W Aktualnie wybrana rodzina urządzeń wybierz Arria 10.
   • mi. Kliknij Zakończ, a następnie ponownie kliknij Zakończ.
   • F. W wyświetlonym oknie dialogowym kliknij przycisk OK.
     Oprogramowanie Intel Quartus Prime Pro Edition przeprowadza proces migracji, a następnie wyświetla edytor parametrów GPIO IP.
3. Skonfiguruj rdzeń GPIO Intel FPGA IP do obsługi dwukierunkowego bufora wejściowego i wyjściowego:
   • A. W Data Direction wybierz opcję Bidir.
   • B. W polu Szerokość danych wpisz 1.
   • C. Włącz Użyj bufora różnicowego.
   • D. Kliknij Zakończ i wygeneruj rdzeń IP.
4. Podłącz moduły oraz porty wejściowe i wyjściowe, jak pokazano na poniższym rysunku:
   Porty wejściowe i wyjściowe Połączenie Exampplik dla urządzeń Intel Arria 10
5. W Edytorze przypisań przypisz odpowiedni standard we/wy, jak pokazano na poniższym rysunku. Możesz także ustawić aktualną siłę i opcje szybkości narastania. W przeciwnym razie oprogramowanie Intel Quartus Prime Standard Edition przyjmuje ustawienia domyślne dla urządzeń Intel Arria 10 — różnicowy standard wejścia/wyjścia SSTL-18 klasy I lub klasy II.
   Przypisanie we/wy BLVDS w edytorze przypisań Intel Quartus Prime dla urządzeń Intel Arria 10Notatka:
   W przypadku urządzeń Intel Arria 10 można ręcznie przypisać lokalizacje pinów p i n dla pinów LVDS za pomocą edytora przypisań.
6. Skompiluj i przeprowadź symulację funkcjonalną za pomocą oprogramowania ModelSim — Intel FPGA Edition.

Informacje powiązane

• ModelSim — obsługa oprogramowania Intel FPGA Edition
  Zawiera więcej informacji na temat oprogramowania ModelSim — Intel FPGA Edition i zawiera różne łącza do tematów, takich jak instalacja, użytkowanie i rozwiązywanie problemów.
• Standardy I/O dla interfejsu BLVDS w urządzeniach Intel FPGA na stronie 7
  Wyświetla listę styków i standardów we/wy, które można ręcznie przypisać w obsługiwanych układach Intel FPGA dla aplikacji BLVDS.
• Projekt Examppliki dla AN 522
  Zapewnia projekt Intel Quartus Prime npamppliki użyte w tej nocie aplikacyjnej.

Projekt Example Wytyczne dotyczące urządzeń Intel MAX 10
Te kroki dotyczą tylko urządzeń Intel MAX 10. Upewnij się, że używasz rdzenia GPIO Lite Intel FPGA IP.

1. Utwórz rdzeń GPIO Lite Intel FPGA IP, który może obsługiwać dwukierunkowy bufor wejścia i wyjścia:
   • A. Utwórz instancję rdzenia GPIO Lite Intel FPGA IP.
   • B. W Data Direction wybierz opcję Bidir.
   • C. W polu Szerokość danych wpisz 1.
   • D. Włącz opcję Użyj bufora pseudoróżnicowego.
   • mi. W trybie rejestru wybierz Bypass.
2. Podłącz moduły oraz porty wejściowe i wyjściowe, jak pokazano na poniższym rysunku:
    Porty wejściowe i wyjściowe Połączenie Exampplik dla urządzeń Intel MAX 10
3. W Edytorze przypisań przypisz odpowiedni standard we/wy, jak pokazano na poniższym rysunku. Możesz także ustawić aktualną siłę i opcje szybkości narastania. W przeciwnym razie oprogramowanie Intel Quartus Prime przyjmuje ustawienia domyślne.
   Przypisanie we/wy BLVDS w edytorze przypisań Intel Quartus Prime dla urządzeń Intel MAX 10
4. Skompiluj i przeprowadź symulację funkcjonalną za pomocą oprogramowania ModelSim — Intel FPGA Edition.

Informacje powiązane

• ModelSim — obsługa oprogramowania Intel FPGA Edition
  Zawiera więcej informacji na temat oprogramowania ModelSim — Intel FPGA Edition i zawiera różne łącza do tematów, takich jak instalacja, użytkowanie i rozwiązywanie problemów.
• Standardy I/O dla interfejsu BLVDS w urządzeniach Intel FPGA na stronie 7
  Wyświetla listę styków i standardów we/wy, które można ręcznie przypisać w obsługiwanych układach Intel FPGA dla aplikacji BLVDS.
• Projekt Examppliki dla AN 522
  Zapewnia projekt Intel Quartus Prime npamppliki użyte w tej nocie aplikacyjnej.

Projekt Example Wytyczne dla wszystkich obsługiwanych urządzeń z wyjątkiem Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10

Te kroki dotyczą wszystkich obsługiwanych urządzeń z wyjątkiem Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10. Upewnij się, że używasz rdzenia IP ALTIOBUF.

1.  Utwórz rdzeń IP ALTIOBUF, który może obsługiwać dwukierunkowy bufor wejścia i wyjścia:
   • A. Utwórz instancję rdzenia IP ALTIOBUF.
   • B. Skonfiguruj moduł jako bufor dwukierunkowy.
   • C. W polu Jaka jest liczba buforów do utworzenia instancji wpisz 1.
   • D. Włącz Użyj trybu różnicowego.
2. Podłącz moduły oraz porty wejściowe i wyjściowe, jak pokazano na poniższym rysunku:
    Porty wejściowe i wyjściowe Połączenie Exampplik dla wszystkich obsługiwanych urządzeń z wyjątkiem urządzeń Intel Arria 10, Intel Cyclone 10 GX i Intel MAX 10
3. W Edytorze przypisań przypisz odpowiedni standard we/wy, jak pokazano na poniższym rysunku, w zależności od urządzenia. Możesz także ustawić aktualną siłę i opcje szybkości narastania. W przeciwnym razie oprogramowanie Intel Quartus Prime przyjmuje ustawienia domyślne.
   • Urządzenia Intel Cyclone 10 LP, Cyclone IV, Cyclone III i Cyclone III LS — standard we/wy BLVDS do dwukierunkowych styków p i n, jak pokazano na poniższym rysunku.
   • Urządzenia Stratix V, Stratix IV, Stratix III, Arria V, Arria II i Cyclone V — różnicowy standard we/wy SSTL-2 klasy I lub klasy II.
     Przypisanie we/wy BLVDS w edytorze przypisań Intel Quartus PrimeNotatka: Za pomocą Edytora przypisań można ręcznie przypisać położenie styków p i n dla każdego obsługiwanego urządzenia. Informacje na temat obsługiwanych urządzeń i styków, które można ręcznie przypisać, znajdują się w powiązanych informacjach.
4. Skompiluj i przeprowadź symulację funkcjonalną za pomocą oprogramowania ModelSim — Intel FPGA Edition.

Exampplik wyników symulacji funkcjonalnej
Kiedy sygnał oe jest potwierdzony, BLVDS jest w trybie operacji zapisu. Kiedy sygnał oe jest cofnięty, BLVDS jest w trybie odczytu.Notatka:
Do symulacji za pomocą Verilog HDL można użyć testbench blvds_tb.v, który jest zawarty w odpowiednim projekcie example.
Informacje powiązane

• ModelSim — obsługa oprogramowania Intel FPGA Edition
  Zawiera więcej informacji na temat oprogramowania ModelSim — Intel FPGA Edition i zawiera różne łącza do tematów, takich jak instalacja, użytkowanie i rozwiązywanie problemów.
• Standardy I/O dla interfejsu BLVDS w urządzeniach Intel FPGA na stronie 7
  Wyświetla listę styków i standardów we/wy, które można ręcznie przypisać w obsługiwanych układach Intel FPGA dla aplikacji BLVDS.
• Projekt Examppliki dla AN 522
  Zapewnia projekt Intel Quartus Prime npamppliki użyte w tej nocie aplikacyjnej.

Analiza wydajności

Wielopunktowa analiza wydajności BLVDS pokazuje wpływ terminacji magistrali, obciążenia, charakterystyki sterownika i odbiornika oraz lokalizacji odbiornika od sterownika na system. Możesz użyć dołączonego projektu BLVDS npamppliki do analizy wydajności aplikacji wielopunktowej:

•  Projekt Cyclone III BLVDS example — ten projekt npampma zastosowanie do wszystkich obsługiwanych serii urządzeń Stratix, Arria i Cyclone. W przypadku rodziny urządzeń Intel Arria 10 lub Intel Cyclone 10 GX należy przeprowadzić migrację projektu zampnajpierw zapisz plik do odpowiedniej rodziny urządzeń, zanim będziesz mógł z niego korzystać.
• Projekt Intel MAX 10 BLVDS npample — ten projekt npampplik dotyczy rodziny urządzeń Intel MAX 10.
• Konstrukcja Intel Stratix 10 BLVDS npample — ten projekt npampplik dotyczy rodziny urządzeń Intel Stratix 10.

Notatka:
Analiza wydajności wielopunktowego BLVDS w tej sekcji jest oparta na symulacji modelu Cyclone III BLVDS IBIS w HyperLynx*.
Firma Intel zaleca używanie następujących modeli Intel IBIS do symulacji:

• Urządzenia Stratix III, Stratix IV i Stratix V — specyficzny dla urządzenia model Differential SSTL-2 IBIS
• Urządzenia Intel Stratix 10, Intel Arria 10(2) i Intel Cyclone 10 GX:
  •  Bufor wyjściowy — model różnicowy SSTL-18 IBIS
  • Bufor wejściowy — model LVDS IBIS

Informacje powiązane

• Strona modelu Intel FPGA IBIS
  Zapewnia pliki do pobrania modeli urządzeń Intel FPGA.
•  Projekt Examppliki dla AN 522
  Zapewnia projekt Intel Quartus Prime npamppliki użyte w tej nocie aplikacyjnej.

Konfiguracja systemu

 Wielopunktowe BLVDS z nadajnikami-odbiornikami Cyclone III BLVDS
Ten rysunek przedstawia schemat topologii wielopunktowej z dziesięcioma nadajnikami-odbiornikami Cyclone III BLVDS (o nazwach od U1 do U10).Przyjmuje się, że linia przesyłowa magistrali ma następujące właściwości:

•  Linia paskowa
•  Impedancja charakterystyczna 50 Ω
• Charakterystyczna pojemność 3.6 pF na cal
•  Długość 10 cali
• Modele Intel Arria 10 IBIS są wstępne i nie są dostępne w modelu Intel IBIS web strona. Jeśli potrzebujesz tych wstępnych modeli Intel Arria 10 IBIS, skontaktuj się z firmą Intel.
• Charakterystyczna impedancja różnicowa magistrali około 100 Ω
•  Odstęp między każdym transceiverem 1 cal
• Magistrala zakończona na obu końcach rezystorem końcowym RT

• Domyślna siła napędu 12 mA
• Domyślnie ustawienia powolnego tempa narastania
• Pojemność pinów każdego transceivera 6 pF
•  Stub na każdym transceiverze BLVDS to 1-calowy mikropasek o charakterystycznej impedancji 50 Ω i charakterystycznej pojemności 3 pF na cal
•  Zakłada się, że pojemność połączenia (złącze, pad i przelotka na płytce drukowanej) każdego transceivera z magistralą wynosi 2 pF
• Całkowita pojemność każdego obciążenia wynosi około 11 pF

Dla 1-calowego odstępu obciążenia, rozproszona pojemność jest równa 11 pF na cal. Aby zredukować odbicia spowodowane przez końcówki, a także osłabić wychodzące sygnały
sterownika, na wyjściu każdego transceivera umieszczany jest rezystor RS o impedancji odpowiadającej 50 Ω.

Zakończenie autobusu
Efektywna impedancja w pełni obciążonej szyny wynosi 52 Ω, jeśli podstawimy do efektywnego równania impedancji różnicowej charakterystyczną pojemność szyny i rozproszoną pojemność na jednostkę długości konfiguracji. Aby uzyskać optymalną integralność sygnału, należy dopasować RT do 52 Ω. Poniższe rysunki przedstawiają wpływ dopasowania, niedostatecznego i nadmiernego zakończenia na kształt fali różnicowej (VID) na stykach wejściowych odbiornika. Szybkość transmisji danych wynosi 100 Mb/s. Na tych rysunkach niedoterminowanie (RT = 25 Ω) skutkuje odbiciami i znacznym zmniejszeniem marginesu szumów. W niektórych przypadkach podterminowanie narusza nawet próg odbiornika (VTH = ±100 mV). Gdy RT zostanie zmienione na 50 Ω, istnieje znaczny margines szumów w odniesieniu do VTH, a odbicie jest pomijalne.

Efekt zakończenia magistrali (sterownik w U1, odbiornik w U2)
Na tym rysunku U1 działa jako nadajnik, a U2 do U10 są odbiornikami.

Efekt zakończenia magistrali (sterownik w U1, odbiornik w U10)
Na tym rysunku U1 działa jako nadajnik, a U2 do U10 są odbiornikami.

Efekt zakończenia magistrali (sterownik w U5, odbiornik w U6)
Na tym rysunku U5 to nadajnik, a reszta to odbiorniki.

Efekt zakończenia magistrali (sterownik w U5, odbiornik w U10)
Na tym rysunku U5 to nadajnik, a reszta to odbiorniki.Względne położenie sterownika i odbiornika na szynie również wpływa na jakość odbieranego sygnału. Odbiornik znajdujący się najbliżej sterownika doświadcza najgorszego efektu linii transmisyjnej, ponieważ w tym miejscu prędkość brzegowa jest największa. Sytuacja pogarsza się, gdy kierowca znajduje się na środku autobusu.
Na przykładample, porównaj Rysunek 16 na stronie 20 i Rysunek 18 na stronie 21. VID w odbiorniku U6 (sterownik w U5) wykazuje większe dzwonienie niż w odbiorniku U2 (kierowca w U1). Z drugiej strony szybkość krawędzi jest spowolniona, gdy odbiornik znajduje się dalej od kierowcy. Największy zarejestrowany czas narastania wynosi 1.14 ns ze sterownikiem umieszczonym na jednym końcu magistrali (U1) i odbiornikiem na drugim końcu (U10).

Długość końcówki
Dłuższa długość końcówki nie tylko zwiększa czas lotu od sterownika do odbiornika, ale także skutkuje większą pojemnością obciążenia, co powoduje większe odbicie.

Wpływ zwiększania długości króćca (sterownik w U1, odbiornik w U10)
Ta liczba porównuje VID przy U10, gdy długość końcówki zwiększa się z jednego cala do dwóch cali, a sterownik znajduje się na U1.

Zakończenie odcinka
Musisz dopasować impedancję sterownika do impedancji charakterystycznej końcówki. Umieszczenie szeregowego rezystora terminującego RS na wyjściu sterownika znacznie zmniejsza niekorzystny efekt linii transmisyjnej spowodowany długimi odgałęzieniami i dużymi szybkościami zboczy. Ponadto RS można zmienić, aby osłabić VID, aby spełnić specyfikację odbiornika.

Efekt zakończenia odgałęzienia (sterownik w U1, odbiornik w U2 i U10)
Ta figura porównuje VID w U2 i U10, gdy U1 nadaje.

Szybkość narastania sterownika
Szybkie tempo narastania pomaga skrócić czas narastania, zwłaszcza w odbiorniku najbardziej oddalonym od sterownika. Jednak szybsze tempo narastania zwiększa również dzwonienie z powodu odbicia.

Wpływ wskaźnika brzegowego kierowcy (kierowca w U1, odbiornik w U2 i U10)
Ten rysunek pokazuje efekt szybkości narastania sterownika. Dokonuje się porównania między wolnym i szybkim tempem narastania przy sile napędu 12 mA. Sterownik znajduje się na U1 i badane są przebiegi różnicowe na U2 i U10.

Ogólna wydajność systemu

Najwyższą szybkość transmisji danych obsługiwaną przez wielopunktowy BLVDS określa się, patrząc na diagram oka odbiornika najbardziej oddalonego od kierowcy. W tym miejscu transmitowany sygnał ma najwolniejszą szybkość krawędzi i wpływa na otwarcie oczu. Chociaż jakość odbieranego sygnału i docelowy margines szumów zależą od aplikacji, im szersze otwarcie oka, tym lepiej. Jednak należy również sprawdzić odbiornik znajdujący się najbliżej sterownika, ponieważ efekty linii transmisyjnej są zwykle gorsze, jeśli odbiornik znajduje się bliżej sterownika.
Rysunek 23. Diagram oka przy 400 Mb/s (sterownik w U1, odbiornik w U2 i U10)
Ten rysunek ilustruje diagramy oka dla U2 (czerwona krzywa) i U10 (niebieska krzywa) dla szybkości transmisji danych 400 Mb/s. W symulacji przyjęto losowy jitter o interwale jednostkowym 1%. Sterownik jest ustawiony na U1 z domyślnymi ustawieniami natężenia prądu i szybkości narastania. Magistrala jest w pełni obciążona optymalnym RT = 50 Ω. Najmniejsze otwarcie oka znajduje się na U10, czyli najdalej od U1. Wysokość oczu sampled w odstępie 0.5 jednostki wynosi odpowiednio 692 mV i 543 mV dla U2 i U10. Istnieje znaczny margines szumów w odniesieniu do VTH = ±100 mV dla obu przypadków.

Historia wersji dokumentu dla AN 522: Implementacja interfejsu Bus LVDS w obsługiwanych rodzinach urządzeń Intel FPGA

Dokumenty / Zasoby

intel AN 522 Implementacja interfejsu magistrali LVDS w obsługiwanych rodzinach urządzeń FPGA [plik PDF] Instrukcja użytkownika AN 522 Implementacja interfejsu Bus LVDS w obsługiwanych rodzinach urządzeń FPGA, AN 522, Implementacja interfejsu Bus LVDS w obsługiwanych rodzinach urządzeń FPGA, interfejs w obsługiwanych rodzinach urządzeń FPGA, rodziny urządzeń FPGA

Odniesienia

• Instrukcja obsługi