Intel AN 522 укараняе інтэрфейс шыны LVDS у падтрымоўваных сем'ях прылад FPGA

Шына LVDS (BLVDS) пашырае магчымасці сувязі LVDS кропка-кропка да шматкропкавай канфігурацыі. Multipoint BLVDS прапануе эфектыўнае рашэнне для шматкропкавых прыкладанняў задняй платы.

Падтрымка ўкаранення BLVDS у прыладах Intel FPGA

Вы можаце рэалізаваць інтэрфейсы BLVDS у гэтых прыладах Intel, выкарыстоўваючы пералічаныя стандарты ўводу/вываду.

Заўвага:
Функцыі праграмаванай сілы прывада і хуткасці нарастання ў гэтых прыладах дазваляюць наладзіць вашу шматкропкавую сістэму для максімальнай прадукцыйнасці. Каб вызначыць максімальную падтрымоўваную хуткасць перадачы дадзеных, выканайце мадэляванне або вымярэнне на аснове вашай канкрэтнай сістэмы і прымянення.
BLVDS Скончыласяview на старонцы 4
Тэхналогія BLVDS у прыладах Intel на старонцы 6
Энергаспажыванне BLVDS на старонцы 9
BLVDS Design Exampле на старонцы 10
Аналіз прадукцыйнасці на старонцы 17
Гісторыя версій дакумента для AN 522: Укараненне інтэрфейсу шыны LVDS у падтрымоўваных сямействах прылад Intel FPGA на старонцы 25
Звязаная інфармацыя
Стандарты ўводу/вываду для інтэрфейсу BLVDS у прыладах Intel FPGA на старонцы 7

BLVDS Скончыласяview

Тыповая шматкропкавая сістэма BLVDS складаецца з шэрагу пар перадатчыка і прымача (прымаперадатчыкаў), падлучаных да шыны.
Шматкропкавы BLVDSКанфігурацыя на папярэднім малюнку забяспечвае двухнакіраваную паўдуплексную сувязь пры мінімізацыі шчыльнасці міжзлучэнняў. Любы трансівер можа выконваць ролю перадатчыка, а астатнія трансіверы выступаюць у якасці прымачоў (адначасова можа быць актыўны толькі адзін перадатчык). Кіраванне аўтобусным рухам праз пратакол або апаратнае рашэнне звычайна патрабуецца, каб пазбегнуць спрэчак вадзіцеляў у аўтобусе. Прадукцыйнасць шматкропкавага BLVDS моцна залежыць ад ёмістнай нагрузкі і заканчэння на шыне.
Меркаванні па дызайне
Добрая шматкропкавая канструкцыя павінна ўлічваць ёмістную нагрузку і заканчэнне шыны, каб атрымаць лепшую цэласнасць сігналу. Вы можаце звесці да мінімуму ёмістасць нагрузкі, выбраўшы прыёмаперадатчык з нізкай ёмістасцю кантактаў, раз'ём з нізкай ёмістасцю і невялікую даўжыню заглушкі. Адным з меркаванняў пры распрацоўцы шматкропкавай сістэмы BLVDS з'яўляецца эфектыўны дыферэнцыяльны імпеданс поўнасцю загружанай шыны, які называецца эфектыўным імпедансам, і затрымка распаўсюджвання праз шыну. Іншыя меркаванні па распрацоўцы шматкропкавых BLVDS ўключаюць бяспечнае зрушэнне, тып раздыма і размяшчэнне кантактаў, схему трасіроўкі шыны друкаванай платы і спецыфікацыі хуткасці перадачы драйвера.
Эфектыўны супраціў
Эфектыўны імпеданс залежыць ад характэрнага супраціўлення Zo і ёмістнай нагрузкі на шыну. Раздымы, заглушка на ўстаўной карце, упакоўка і ўваходная ёмістасць прымача - усё гэта спрыяе ёмістнай нагрузцы, якая зніжае эфектыўны імпеданс шыны.
Ураўненне 1. Ураўненне эфектыўнага дыферэнцыяльнага імпедансу
Выкарыстоўвайце гэта ўраўненне, каб наблізіць эфектыўны дыферэнцыяльны імпеданс нагружанай шыны (Zeff).Дзе:

• Zdiff (Ω) ≈ 2 × Zo = дыферэнцыяльны характарыстычны супраціў шыны
•  Co (пФ/цаля) = характэрная ёмістасць на адзінку даўжыні шыны
• CL (пФ) = ёмістасць кожнай нагрузкі
•  N = колькасць грузаў у аўтобусе
•  H (цаля) = d × N = агульная даўжыня аўтобуса
•  d (цаля) = адлегласць паміж кожнай устаўной картай
•  Cd (пФ/цаля) = CL/d = размеркаваная ёмістасць на адзінку даўжыні шыны

Павелічэнне ёмістасці нагрузкі або меншае адлегласць паміж устаўнымі картамі памяншае эфектыўны імпеданс. Для аптымізацыі прадукцыйнасці сістэмы важна выбраць трансівер і раз'ём з нізкай ёмістасцю. Даўжыня кожнай заглушкі прымача паміж раздымам і кантактам уводу/вываду трансівера павінна быць як мага меншай.
Нармалізаваны эфектыўны імпеданс у параўнанні з Cd/Co
Гэты малюнак паказвае ўплыў размеркаванай ёмістасці на нармаваны эфектыўны імпеданс.Тэрмінацыя патрабуецца на кожным канцы шыны, у той час як дадзеныя ідуць у абодва бакі. Каб паменшыць адлюстраванне і звон на шыне, вы павінны падагнаць тэрмінальны рэзістар да эфектыўнага супраціўлення. Для сістэмы з Cd/Co = 3 эфектыўны імпеданс у 0.5 разы перавышае Zdiff. Пры падвойных замыканнях на аўтобусе кіроўца бачыць эквівалентную нагрузку ў 0.25 разы на Zdiff; і, такім чынам, памяншае ваганні сігналаў і запас дыферэнцыяльнага шуму на ўваходах прымача (калі выкарыстоўваецца стандартны драйвер LVDS). Драйвер BLVDS вырашае гэтую праблему, павялічваючы ток прывада для дасягнення аналагічнага аб'ёмуtage арэлі на ўваходах прымача.
Затрымка распаўсюджвання
Затрымка распаўсюджвання (tPD = Zo × Co) - гэта час затрымкі праз лінію перадачы на ​​адзінку даўжыні. Гэта залежыць ад характарыстычнага імпедансу і характарыстыкі
ёмістасць шыны.
Эфектыўная затрымка распаўсюджвання
Для загружанай шыны вы можаце разлічыць эфектыўную затрымку распаўсюджвання з дапамогай гэтага ўраўнення. Вы можаце разлічыць час распаўсюджвання сігналу ад драйвера A да прымача B як tPDEFF × даўжыня лініі паміж драйверам A і прымачом B.

Тэхналогія BLVDS у прыладах Intel

У прыладах Intel, якія падтрымліваюцца, інтэрфейс BLVDS падтрымліваецца ў любым радку або слупку I/banks, якія сілкуюцца ад VCCIO 1.8 В (прылады Intel Arria 10 і Intel Cyclone 10 GX) або 2.5 В (іншыя прылады, якія падтрымліваюцца). У гэтых банках уводу-вываду інтэрфейс падтрымліваецца на кантактах дыферэнцыяльнага ўводу-вываду, але не на спецыяльных уваходных або выходных кантактах тактавага сігналу. Аднак у прыладах Intel Arria 10 і Intel Cyclone 10 GX інтэрфейс BLVDS падтрымліваецца на спецыяльных тактавых кантактах, якія выкарыстоўваюцца ў якасці агульных уводаў/вывадаў.

•  Перадатчык BLVDS выкарыстоўвае два выхадных буфера з адным канцом, другі з якіх запраграмаваны як інвертаваны.
•  Прыёмнік BLVDS выкарыстоўвае спецыяльны ўваходны буфер LVDS.

Буферы ўводу/вываду BLVDS у падтрымоўваных прыладахВыкарыстоўвайце розныя ўваходныя або выходныя буферы ў залежнасці ад тыпу прыкладання:

• Шматкропкавае прымяненне—выкарыстоўвайце ўваходны або выходны буфер у залежнасці ад таго, прызначана прылада для працы з драйверам або прымачом.
• Шматкропкавае прымяненне - выходны буфер і ўваходны буфер выкарыстоўваюць аднолькавыя кантакты ўводу/вываду. Вам патрабуецца сігнал уключэння выхаду (oe), каб перавесці выхадны буфер LVDS у тры станы, калі ён не пасылае сігналы.
•  Не ўключайце завяршэнне серыі на чыпе (RS OCT) для выходнага буфера.
• Выкарыстоўвайце знешнія рэзістары ў выхадных буферах, каб забяспечыць супастаўленне імпедансу з заглушкай на падключаемай карце.
• Не ўключайце дыферэнцыяльную нагрузку на мікрасхеме (RD OCT) для дыферэнцыяльнага ўваходнага буфера, таму што нагрузка шыны звычайна рэалізуецца з дапамогай знешніх тэрмінальных рэзістараў на абодвух канцах шыны.

Стандарты ўводу/вываду для інтэрфейсу BLVDS у прыладах Intel FPGA
Вы можаце рэалізаваць інтэрфейс BLVDS, выкарыстоўваючы адпаведныя стандарты ўводу/вываду і бягучыя патрабаванні да магутнасці для падтрымоўваных прылад Intel.
Падтрымка стандарту ўводу-вываду і функцый для інтэрфейсу BLVDS у падтрымоўваных прыладах Intel

1.  Штыфт DIFFIO_TX не падтрымлівае сапраўдныя дыферэнцыяльныя прымачы LVDS.

Для атрымання дадатковай інфармацыі звярніцеся да адпаведнай дакументацыі прылады, пералічанай у раздзеле адпаведнай інфармацыі:

• Для атрымання інфармацыі аб прызначэнні кантактаў звярніцеся да распіноўкі прылады files.
• Каб даведацца пра функцыі стандартаў уводу/вываду, звярніцеся да даведніка па ўводу/вываду прылады.
•  Каб даведацца пра электрычныя характарыстыкі, звярніцеся да тэхнічнага пашпарта прылады або дакумента з характарыстыкамі пастаяннага току і пераключэння.

Звязаная інфармацыя

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Расколка прылады Stratix III Files
•  Распіноўка прылады Intel Arria 10 Files
•  Распіноўка прылады Arria V Files
•  Распіноўка прылады Arria II GX Files
• Расколка прылады Intel Cyclone 10 GX Files
• Расколка прылады Intel Cyclone 10 LP Files
• Прылада Cyclone V Pin-Out Files
•  Расколка прылады Cyclone IV Files
• Прылада Cyclone III Pin-Out Files
• Вывад прылады Intel MAX 10 Files
• Кіраўніцтва карыстальніка ўводу-вываду агульнага прызначэння Intel Stratix 10
•  Функцыі ўводу/вываду ў прыладах Stratix V
•  Функцыі ўводу/вываду ў прыладзе Stratix IV
•  Функцыі ўводу-вываду прылады Stratix III
• Функцыі ўводу/вываду ў прыладах Stratix V
•  Функцыі ўводу/вываду ў прыладзе Stratix IV
•  Функцыі ўводу-вываду прылады Stratix III
•  Увод-вывад і высакахуткасны ўвод-вывад у прыладах Intel Arria 10
•  Функцыі ўводу/вываду ў прыладах Arria V
• Функцыі ўводу/вываду ў прыладах Arria II
•  Увод-вывад і высакахуткасны ўвод-вывад у прыладах Intel Cyclone 10 GX
•  Увод-вывад і высакахуткасны ўвод-вывад у прыладах Intel Cyclone 10 LP
• Функцыі ўводу/вываду ў прыладах Cyclone V
• Функцыі ўводу/вываду ў прыладах Cyclone IV
•  Функцыі ўводу-вываду ў сямействе прылад Cyclone III
• Кіраўніцтва карыстальніка ўводу-вываду агульнага прызначэння Intel MAX 10
•  Табліца дадзеных прылады Intel Stratix 10
• Табліца дадзеных прылады Stratix V
•  Характарыстыкі пастаяннага току і камутацыі для прылад Stratix IV
•  Табліца дадзеных прылады Stratix III: характарыстыкі пастаяннага току і камутацыі
•  Табліца дадзеных прылады Intel Arria 10
•  Табліца дадзеных прылады Arria V
• Табліца дадзеных прылады для прылад Arria II
• Табліца дадзеных прылады Intel Cyclone 10 GX
•  Табліца дадзеных прылады Intel Cyclone 10 LP
•  Табліца дадзеных прылады Cyclone V
•  Табліца дадзеных прылады Cyclone IV
• Табліца дадзеных прылады Cyclone III
• Табліца дадзеных прылады Intel MAX 10

Энергаспажыванне BLVDS

• Перш чым укараніць свой дызайн у прыладу, выкарыстоўвайце EPE на аснове Excel для прылады, якое падтрымліваецца, каб атрымаць прыблізную велічыню спажыванай магутнасці ўводу/вываду BLVDS.
•  Для ўваходных і двухнакіраваных кантактаў, ўваходны буфер BLVDS заўсёды ўключаны. Уваходны буфер BLVDS спажывае энергію, калі на шыне адбываецца пераключэнне (напрыклад,ample, іншыя прыёмаперадатчыкі адпраўляюць і прымаюць даныя, але прылада Cyclone III не з'яўляецца прызначаным атрымальнікам).
•  Калі вы выкарыстоўваеце BLVDS у якасці буфера ўводу ў шматкропкавых праграмах або ў якасці двухнакіраванага буфера ў шматкропкавых праграмах, Intel рэкамендуе ўвесці хуткасць пераключэння, якая ўключае ўсе дзеянні на шыне, а не толькі дзеянні, прызначаныя для ўваходнага буфера прылады Intel BLVDS.

ExampУвод даных BLVDS I/O у EPE
На гэтым малюнку паказаны запіс уводу-вываду BLVDS у Cyclone III EPE. Каб выбраць стандарты ўводу/вываду ў EPE іншых падтрымоўваных прылад Intel, звярніцеся да адпаведнай інфармацыі.Intel рэкамендуе вам выкарыстоўваць інструмент Intel Quartus Prime Power Analyzer Tool для дакладнага аналізу магутнасці ўводу/вываду BLVDS пасля завяршэння распрацоўкі. Інструмент Power Analyzer ацэньвае магутнасць на аснове асаблівасцей канструкцыі пасля таго, як месца і маршрут завершаны. Інструмент Power Analyzer прымяняе камбінацыю ўведзеных карыстальнікам, атрыманых мадэляваннем і ацэначных сігналаў, што ў спалучэнні з дэталёвымі мадэлямі ланцугоў дае вельмі дакладныя ацэнкі магутнасці.
Звязаная інфармацыя

• Раздзел аб аналізе магутнасці, даведнік Intel Quartus Prime Pro Edition
  Дае дадатковую інфармацыю пра інструмент Intel Quartus Prime Pro Edition Power Analyzer для сямействаў прылад Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX.
• Раздзел пра аналіз магутнасці, Intel Quartus Prime Standard Edition Handbook
  Дае дадатковую інфармацыю пра інструмент Intel Quartus Prime Standard Edition Power Analyzer для Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III і Intel МАКСІМУМ 10 сямействаў прылад.
• Старонка ранніх ацэншчыкаў магутнасці (EPE) і аналізатара магутнасці
  Дае дадатковую інфармацыю аб EPE і інструменце Intel Quartus Prime Power Analyzer.
• Укараненне інтэрфейсу шыны LVDS у падтрымоўваных сямействах прылад Intel FPGA на старонцы 3
  Пералічвае стандарты ўводу/вываду для выбару ў EPE для ацэнкі энергаспажывання BLVDS.

BLVDS Design Example
Дызайн эксample паказвае вам, як стварыць асобнік буфера ўводу/вываду BLVDS у падтрымоўваных прыладах з адпаведнымі IP-ядрамі ўводу/вываду агульнага прызначэння (GPIO) у праграмным забеспячэнні Intel Quartus Prime.

•  Прылады Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX — выкарыстоўвайце IP-ядро GPIO Intel FPGA.
•  Прылады Intel MAX 10 — выкарыстоўвайце IP-ядро GPIO Lite Intel FPGA.
•  Усе іншыя падтрымоўваныя прылады - выкарыстоўвайце IP-ядро ALTIOBUF.

Вы можаце спампаваць дызайн example па спасылцы ў адпаведнай інфармацыі. Для асобніка буфера ўводу-вываду BLVDS Intel рэкамендуе наступныя элементы:

•  Укараніць ядро ​​GPIO IP у двухнакіраваным рэжыме з уключаным дыферэнцыяльным рэжымам.
•  Прызначце стандарт уводу/вываду для двухнакіраваных кантактаў:
•  BLVDS — прылады Intel Cyclone 10 LP, Cyclone IV, Cyclone III і Intel MAX 10.
•  Дыферэнцыял SSTL-2 класа I або класа II — прылады Stratix V, Stratix IV, Stratix III, Arria V, Arria II і Cyclone V.
• Дыферэнцыяльны SSTL-18 класа I або класа II—прылады Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX.

Праца буфераў уводу або вываду падчас аперацый запісу і чытання

• Порт oe прымае сігнал oe ад ядра прылады для ўключэння або выключэння выхадных буфераў аднаго канца.
•  Падтрымлівайце сігнал oe на нізкім узроўні, каб змяніць тры стану выходных буфераў падчас аперацыі чытання.
•  Функцыя варот І заключаецца ў тым, каб спыніць перададзены сігнал ад вяртання ў ядро ​​прылады. Дыферэнцыяльны ўваходны буфер заўсёды ўключаны.

Звязаная інфармацыя

•  Буфер уводу-вываду (ALTIOBUF) IP Core Кіраўніцтва карыстальніка
•  Кіраўніцтва карыстальніка GPIO IP Core
•  Кіраўніцтва па ўкараненні ўводу-вываду Intel MAX 10
• Уводзіны ў Intel FPGA IP Cores
• Дызайн Exampдля AN 522

Забяспечвае дызайн Intel Quartus Prime exampфайлы, якія выкарыстоўваюцца ў гэтай нататцы па дадатку.
Дызайн ExampРэкамендацыі для прылад Intel Stratix 10
Гэтыя дзеянні дастасавальныя толькі да прылад Intel Stratix 10. Пераканайцеся, што вы выкарыстоўваеце IP-ядро GPIO Intel FPGA.

1. Стварыце IP-ядро GPIO Intel FPGA, якое можа падтрымліваць двухнакіраваны буфер уводу і вываду:
   • а. Стварыце асобнік IP-ядра GPIO Intel FPGA.
   • б. У Data Direction выберыце Bidir.
   • в. У полі «Шырыня даных» увядзіце 1.
   • d. Уключыце Выкарыстоўваць дыферэнцыяльны буфер.
   • д. У рэжыме рэгістрацыі не выбірайце.
2. Падключыце модулі і парты ўваходу і выхаду, як паказана на наступным малюнку:
   Падключэнне партоў уводу і вываду, напрыкладample для прылад Intel Stratix 10
3. У рэдактары прызначэнняў прызначце адпаведны стандарт уводу-вываду, як паказана на наступным малюнку. Вы таксама можаце ўсталяваць сілу току і хуткасць нарастання. У адваротным выпадку праграмнае забеспячэнне Intel Quartus Prime прымае налады па змаўчанні.
   Прызначэнне ўводу-вываду BLVDS у рэдактары прызначэнняў Intel Quartus Prime для прылад Intel Stratix 10
4. Кампілюйце і выконвайце функцыянальнае мадэляванне з дапамогай праграмнага забеспячэння ModelSim* – Intel FPGA Edition.

Звязаная інфармацыя

• ModelSim – падтрымка праграмнага забеспячэння Intel FPGA Edition
  Дае дадатковую інфармацыю аб праграмным забеспячэнні ModelSim – Intel FPGA Edition і змяшчае розныя спасылкі на такія тэмы, як усталёўка, выкарыстанне і ліквідацыя непаладак.
• Стандарты ўводу/вываду для інтэрфейсу BLVDS у прыладах Intel FPGA на старонцы 7
  Пералічвае кантакты і стандарты ўводу/вываду, якія вы можаце прызначыць уручную ў падтрымоўваных прыладах Intel FPGA для прыкладанняў BLVDS.
• Дызайн Exampдля AN 522
  Забяспечвае дызайн Intel Quartus Prime exampфайлы, якія выкарыстоўваюцца ў гэтай нататцы па дадатку.

Дызайн ExampРэкамендацыі для прылад Intel Arria 10
Гэтыя дзеянні прымяняюцца толькі да прылад Intel Arria 10, якія выкарыстоўваюць стандартную версію Intel Quartus Prime. Пераканайцеся, што вы выкарыстоўваеце IP-ядро GPIO Intel FPGA.

1. Адкрыйце StratixV_blvds.qar file імпартаваць дызайн Stratix V напрampу праграмнае забеспячэнне Intel Quartus Prime Standard Edition.
2. Перанесці дызайн напрample для выкарыстання IP-ядра GPIO Intel FPGA:
   • а. У меню абярыце Праект ➤ Абнавіць кампаненты IP.
   • б. Двойчы пстрыкніце сутнасць «ALIOBUF».
     З'явіцца акно MegaWizard Plug-In Manager для IP-ядра ALTIOBUF.
   • в. Выключыце Супадзенне праекта/па змаўчанні.
   • d. У выбраным сямействе прылад выберыце Arria 10.
   • д. Націсніце "Гатова", а потым зноў "Гатова".
   • е. У дыялогавым акне, якое з'явіцца, націсніце OK.
     Праграмнае забеспячэнне Intel Quartus Prime Pro Edition выконвае працэс міграцыі, а затым адлюстроўвае рэдактар ​​параметраў IP GPIO.
3. Наладзьце IP-ядро GPIO Intel FPGA для падтрымкі двухнакіраванага буфера ўводу і вываду:
   • а. У Data Direction выберыце Bidir.
   • б. У полі «Шырыня даных» увядзіце 1.
   • в. Уключыце Выкарыстоўваць дыферэнцыяльны буфер.
   • d. Націсніце "Гатова" і згенеруйце ядро ​​IP.
4. Падключыце модулі і парты ўваходу і выхаду, як паказана на наступным малюнку:
   Падключэнне партоў уводу і вываду, напрыкладample для прылад Intel Arria 10
5. У рэдактары прызначэнняў прызначце адпаведны стандарт уводу-вываду, як паказана на наступным малюнку. Вы таксама можаце ўсталяваць сілу току і хуткасць нарастання. У адваротным выпадку праграмнае забеспячэнне Intel Quartus Prime Standard Edition прымае налады па змаўчанні для прылад Intel Arria 10 — дыферэнцыяльны стандарт уводу-вываду SSTL-18 класа I або класа II.
   Прызначэнне ўводу-вываду BLVDS у рэдактары прызначэнняў Intel Quartus Prime для прылад Intel Arria 10Заўвага:
   Для прылад Intel Arria 10 вы можаце ўручную прызначыць размяшчэнне штыфтоў p і n для штыфтоў LVDS з дапамогай рэдактара прызначэнняў.
6. Кампілюйце і выконвайце функцыянальнае мадэляванне з дапамогай праграмнага забеспячэння ModelSim – Intel FPGA Edition.

Звязаная інфармацыя

• ModelSim – падтрымка праграмнага забеспячэння Intel FPGA Edition
  Дае дадатковую інфармацыю аб праграмным забеспячэнні ModelSim – Intel FPGA Edition і змяшчае розныя спасылкі на такія тэмы, як усталёўка, выкарыстанне і ліквідацыя непаладак.
• Стандарты ўводу/вываду для інтэрфейсу BLVDS у прыладах Intel FPGA на старонцы 7
  Пералічвае кантакты і стандарты ўводу/вываду, якія вы можаце прызначыць уручную ў падтрымоўваных прыладах Intel FPGA для прыкладанняў BLVDS.
• Дызайн Exampдля AN 522
  Забяспечвае дызайн Intel Quartus Prime exampфайлы, якія выкарыстоўваюцца ў гэтай нататцы па дадатку.

Дызайн ExampРэкамендацыі для прылад Intel MAX 10
Гэтыя дзеянні дастасавальныя толькі да прылад Intel MAX 10. Пераканайцеся, што вы выкарыстоўваеце IP-ядро GPIO Lite Intel FPGA.

1. Стварыце IP-ядро GPIO Lite Intel FPGA, якое падтрымлівае двухнакіраваны буфер уводу і вываду:
   • а. Стварыце асобнік IP-ядра GPIO Lite Intel FPGA.
   • б. У Data Direction выберыце Bidir.
   • в. У полі «Шырыня даных» увядзіце 1.
   • d. Уключыце Выкарыстоўваць псеўдадыферэнцыяльны буфер.
   • д. У рэжыме рэгістрацыі абярыце Абыход.
2. Падключыце модулі і парты ўваходу і выхаду, як паказана на наступным малюнку:
    Падключэнне партоў уводу і вываду, напрыкладample для прылад Intel MAX 10
3. У рэдактары прызначэнняў прызначце адпаведны стандарт уводу-вываду, як паказана на наступным малюнку. Вы таксама можаце ўсталяваць сілу току і хуткасць нарастання. У адваротным выпадку праграмнае забеспячэнне Intel Quartus Prime прымае налады па змаўчанні.
   Прызначэнне ўводу-вываду BLVDS у рэдактары прызначэнняў Intel Quartus Prime для прылад Intel MAX 10
4. Кампілюйце і выконвайце функцыянальнае мадэляванне з дапамогай праграмнага забеспячэння ModelSim – Intel FPGA Edition.

Звязаная інфармацыя

• ModelSim – падтрымка праграмнага забеспячэння Intel FPGA Edition
  Дае дадатковую інфармацыю аб праграмным забеспячэнні ModelSim – Intel FPGA Edition і змяшчае розныя спасылкі на такія тэмы, як усталёўка, выкарыстанне і ліквідацыя непаладак.
• Стандарты ўводу/вываду для інтэрфейсу BLVDS у прыладах Intel FPGA на старонцы 7
  Пералічвае кантакты і стандарты ўводу/вываду, якія вы можаце прызначыць уручную ў падтрымоўваных прыладах Intel FPGA для прыкладанняў BLVDS.
• Дызайн Exampдля AN 522
  Забяспечвае дызайн Intel Quartus Prime exampфайлы, якія выкарыстоўваюцца ў гэтай нататцы па дадатку.

Дызайн Example Рэкамендацыі для ўсіх падтрымоўваных прылад, акрамя Intel Arria 10, Intel Cyclone 10 GX і Intel MAX 10

Гэтыя дзеянні дастасавальныя да ўсіх падтрымоўваных прылад, акрамя Intel Arria 10, Intel Cyclone 10 GX і Intel MAX 10. Пераканайцеся, што вы выкарыстоўваеце ядро ​​ALTIOBUF IP.

1.  Стварыце IP-ядро ALTIOBUF, якое можа падтрымліваць двухнакіраваны буфер уводу і вываду:
   • а. Стварыце асобнік IP-ядра ALTIOBUF.
   • б. Наладзьце модуль у якасці двухнакіраванага буфера.
   • в. У "Колькасць буфераў для стварэння асобнікаў" увядзіце 1.
   • d. Уключыце Выкарыстоўваць дыферэнцыяльны рэжым.
2. Падключыце модулі і парты ўваходу і выхаду, як паказана на наступным малюнку:
    Падключэнне партоў уводу і вываду, напрыкладample для ўсіх падтрымоўваных прылад, акрамя прылад Intel Arria 10, Intel Cyclone 10 GX і Intel MAX 10
3. У рэдактары прызначэнняў прызначце адпаведны стандарт уводу/вываду, як паказана на наступным малюнку, у залежнасці ад вашай прылады. Вы таксама можаце ўсталяваць сілу току і хуткасць нарастання. У адваротным выпадку праграмнае забеспячэнне Intel Quartus Prime прымае налады па змаўчанні.
   • Прылады Intel Cyclone 10 LP, Cyclone IV, Cyclone III і Cyclone III LS — стандарт уводу/вываду BLVDS да двухнакіраваных кантактаў p і n, як паказана на наступным малюнку.
   • Прылады Stratix V, Stratix IV, Stratix III, Arria V, Arria II і Cyclone V — дыферэнцыяльны стандарт уводу/вываду SSTL-2 класа I або класа II.
     Прызначэнне ўводу-вываду BLVDS у рэдактары прызначэнняў Intel Quartus PrimeЗаўвага: Вы можаце ўручную прызначыць размяшчэнне штыфтоў p і n для кожнай падтрымліваемай прылады з дапамогай рэдактара прызначэнняў. Аб падтрымоўваных прыладах і кантактах, якія можна прызначыць уручную, звярніцеся да адпаведнай інфармацыі.
4. Кампілюйце і выконвайце функцыянальнае мадэляванне з дапамогай праграмнага забеспячэння ModelSim – Intel FPGA Edition.

ExampВынікі функцыянальнага мадэлявання
Калі сцвярджаецца сігнал oe, BLVDS знаходзіцца ў рэжыме запісу. Калі сігнал oe скасаваны, BLVDS знаходзіцца ў рэжыме чытання.Заўвага:
Для мадэлявання з выкарыстаннем Verilog HDL вы можаце выкарыстоўваць тэставы стэнд blvds_tb.v, які ўключаны ў адпаведны праектampле.
Звязаная інфармацыя

• ModelSim – падтрымка праграмнага забеспячэння Intel FPGA Edition
  Дае дадатковую інфармацыю аб праграмным забеспячэнні ModelSim – Intel FPGA Edition і змяшчае розныя спасылкі на такія тэмы, як усталёўка, выкарыстанне і ліквідацыя непаладак.
• Стандарты ўводу/вываду для інтэрфейсу BLVDS у прыладах Intel FPGA на старонцы 7
  Пералічвае кантакты і стандарты ўводу/вываду, якія вы можаце прызначыць уручную ў падтрымоўваных прыладах Intel FPGA для прыкладанняў BLVDS.
• Дызайн Exampдля AN 522
  Забяспечвае дызайн Intel Quartus Prime exampфайлы, якія выкарыстоўваюцца ў гэтай нататцы па дадатку.

Аналіз прадукцыйнасці

Шматкропкавы аналіз прадукцыйнасці BLVDS дэманструе ўплыў заканчэння шыны, загрузкі, характарыстык драйвера і прымача, а таксама месцазнаходжанне прымача ад драйвера ў сістэме. Вы можаце выкарыстоўваць уключаны дызайн BLVDS, напрampфайлы для аналізу прадукцыйнасці шматкропкавага прыкладання:

•  Дызайн Cyclone III BLVDS example—гэтая канструкцыя example прымяняецца да ўсіх падтрымоўваных серый прылад Stratix, Arria і Cyclone. Для сямейства прылад Intel Arria 10 або Intel Cyclone 10 GX вам неабходна перанесці канструкцыю выкл.ampперадавайце ў адпаведнае сямейства прылад, перш чым вы зможаце ім карыстацца.
• Дызайн Intel MAX 10 BLVDS example—гэтая канструкцыя example прымяняецца да сямейства прылад Intel MAX 10.
• Дызайн Intel Stratix 10 BLVDS example—гэтая канструкцыя example прымяняецца да сямейства прылад Intel Stratix 10.

Заўвага:
Аналіз прадукцыйнасці шматкропкавага BLVDS у гэтым раздзеле заснаваны на мадэляванні мадэлі спецыфікацыі інфармацыйнага буфера ўводу/вываду Cyclone III BLVDS (IBIS) у HyperLynx*.
Intel рэкамендуе вам выкарыстоўваць гэтыя мадэлі Intel IBIS для мадэлявання:

• Прылады Stratix III, Stratix IV і Stratix V — мадэль Differential SSTL-2 IBIS для асобных прылад
• Прылады Intel Stratix 10, Intel Arria 10(2) і Intel Cyclone 10 GX:
  •  Выхадны буфер—дыферэнцыяльная мадэль SSTL-18 IBIS
  • Уваходны буфер—мадэль LVDS IBIS

Звязаная інфармацыя

• Старонка мадэлі Intel FPGA IBIS
  Забяспечвае загрузку мадэляў прылад Intel FPGA.
•  Дызайн Exampдля AN 522
  Забяспечвае дызайн Intel Quartus Prime exampфайлы, якія выкарыстоўваюцца ў гэтай нататцы па дадатку.

Настройка сістэмы

 Шматкропкавы BLVDS з прыёмаперадатчыкамі Cyclone III BLVDS
На гэтым малюнку паказана схема шматкропкавай тапалогіі з дзесяццю прыёмаперадатчыкамі Cyclone III BLVDS (ад U1 да U10).Мяркуецца, што шынная лінія перадачы мае наступныя характарыстыкі:

•  Палосная лінія
•  Характарыстычнае супраціўленне 50 Ом
• Характарыстычная ёмістасць 3.6 пФ на цалю
•  Даўжыня 10 цаляў
• Мадэлі Intel Arria 10 IBIS з'яўляюцца папярэднімі і недаступныя для мадэлі Intel IBIS web старонка. Калі вам патрэбны гэтыя папярэднія мадэлі Intel Arria 10 IBIS, звяжыцеся з Intel.
• Дыферэнцыяльная характарыстыка шыны каля 100 Ом
•  Адлегласць паміж кожным трансіверам 1 цаля
• На абодвух канцах шына заканчваецца тэрмінальным рэзістарам RT

• Сіла прывада па змаўчанні 12 мА
• Налады павольнай хуткасці нарастання па змаўчанні
• Выводная ёмістасць кожнага трансівера 6 пФ
•  Заглушка на кожным прыёмаперадатчыку BLVDS - гэта 1-цалевая мікрапалоска з характарыстычным супрацівам 50 Ом і характэрнай ёмістасцю 3 пФ на цалю
•  Ёмістасць злучэння (раз'ём, пляцоўка і прахадны ў друкаванай плаце) кожнага трансівера да шыны лічыцца роўнай 2 пФ
• Агульная ёмістасць кожнай нагрузкі складае прыкладна 11 пФ

Для адлегласці паміж нагрузкамі ў 1 цаля размеркаваная ёмістасць роўная 11 пФ на цалю. Каб паменшыць адлюстраванне, выкліканае заглушкамі, а таксама аслабіць сігналы, якія выходзяць з
драйвера, імпедансны рэзістар RS 50 Ω размешчаны на выхадзе кожнага трансівера.

Аўтобусны прыпынак
Эфектыўны імпеданс поўнасцю нагружанай шыны роўны 52 Ом, калі падставіць характарыстыкі шыны і размеркаваную ёмістасць на адзінку даўжыні ўстаноўкі ва ўраўненне эфектыўнага дыферэнцыяльнага імпедансу. Для аптымальнай цэласнасці сігналу вы павінны падабраць RT да 52 Ом. Наступныя малюнкі паказваюць уплыў узгодненай, недастатковай і завышанай нагрузкі на дыферэнцыяльную форму сігналу (VID) на ўваходных кантактах прымача. Хуткасць перадачы дадзеных складае 100 Мбіт/с. На гэтых малюнках недастатковае замыканне (RT = 25 Ом) прыводзіць да адлюстраванняў і значнага зніжэння запасу шуму. У некаторых выпадках пры тэрмінацыі нават парушаецца парог прыёмніка (VTH = ±100 мВ). Калі RT змяняецца на 50 Ом, існуе значны запас шуму адносна VTH, а адлюстраванне нязначнае.

Уплыў заканчэння аўтобуса (кіроўца ў U1, прыёмнік у U2)
На гэтым малюнку U1 выконвае ролю перадатчыка, а U2-U10 - прымачы.

Уплыў заканчэння аўтобуса (кіроўца ў U1, прыёмнік у U10)
На гэтым малюнку U1 выконвае ролю перадатчыка, а U2-U10 - прымачы.

Уплыў заканчэння аўтобуса (кіроўца ў U5, прыёмнік у U6)
На гэтым малюнку U5 - перадатчык, а астатнія - прымачы.

Уплыў заканчэння аўтобуса (кіроўца ў U5, прыёмнік у U10)
На гэтым малюнку U5 - перадатчык, а астатнія - прымачы.Адноснае размяшчэнне кіроўцы і прымача ў аўтобусе таксама ўплывае на якасць прыманага сігналу. Бліжэйшы да кіроўцы прыёмнік адчувае найгоршы эфект лініі перадачы, таму што ў гэтым месцы хуткасць перадачы найбольш высокая. Гэта пагаршаецца, калі кіроўца знаходзіцца пасярэдзіне аўтобуса.
Напрыкладample, параўнайце Малюнак 16 на старонцы 20 і Малюнак 18 на старонцы 21. VID на прымачы U6 (кіроўца на U5) паказвае больш моцны звон, чым на прымачы U2 (кіроўца на U1). З іншага боку, хуткасць фронту запавольваецца, калі прыёмнік знаходзіцца далей ад кіроўцы. Найбольшы зафіксаваны час нарастання складае 1.14 нс з драйверам, размешчаным на адным канцы шыны (U1), і прымачом на другім канцы (U10).

Даўжыня заглушкі
Большая даўжыня заглушкі не толькі павялічвае час палёту ад драйвера да прымача, але таксама прыводзіць да большай ёмістасці нагрузкі, што выклікае большае адлюстраванне.

Эфект павелічэння даўжыні заглушкі (кіроўца ў U1, прыёмнік у U10)
На гэтым малюнку параўноўваецца VID на U10, калі даўжыня заглушкі павялічваецца з аднаго цалі да двух цаляў і драйвер знаходзіцца на U1.

Заглушка спынення
Вы павінны супаставіць імпеданс драйвера з характэрным імпедансам заглушкі. Размяшчэнне паслядоўнага тэрмінальнага рэзістара RS на выхадзе драйвера значна памяншае неспрыяльны эфект лініі перадачы, выкліканы доўгім заглушкай і высокай хуткасцю фронту. Акрамя таго, RS можна змяніць, каб аслабіць VID у адпаведнасці са спецыфікацыямі прымача.

Эфект завяршэння заглушкі (кіроўца ў U1, прыёмнік у U2 і U10)
Гэты малюнак параўноўвае VID на U2 і U10, калі U1 перадае.

Хуткасць павароту драйвера
Хуткая хуткасць нарастання дапамагае палепшыць час нарастання, асабліва на самым далёкім ад драйвера прыёмніку. Аднак больш высокая хуткасць нарастання таксама ўзмацняе звон з-за адлюстравання.

Уплыў перадавой хуткасці драйвера (кіроўца ў U1, прыёмнік у U2 і U10)
Гэты малюнак паказвае эфект хуткасці павароту драйвера. Праведзена параўнанне паміж павольнай і хуткай хуткасцю нарастання з сілай прывада 12 мА. Драйвер знаходзіцца на U1, а дыферэнцыяльныя формы сігналаў на U2 і U10 разглядаюцца.

Агульная прадукцыйнасць сістэмы

Самая высокая хуткасць перадачы дадзеных, якую падтрымлівае шматкропкавы BLVDS, вызначаецца, гледзячы на ​​вокавую дыяграму самага аддаленага ад драйвера прымача. У гэтым месцы перадаваны сігнал мае самую павольную хуткасць фронту і ўплывае на адкрыццё вачэй. Нягледзячы на ​​тое, што якасць прыманага сігналу і мэтавы запас шуму залежаць ад прыкладанняў, чым шырэй вока, тым лепш. Тым не менш, вы таксама павінны праверыць прымач, бліжэйшы да кіроўцы, таму што эфект лініі перадачы, як правіла, горшы, калі прымач размешчаны бліжэй да кіроўцы.
Малюнак 23. Глазавая дыяграма пры 400 Мбіт/с (драйвер у U1, прыёмнік у U2 і U10)
Гэты малюнак ілюструе вокавую дыяграму на U2 (чырвоная крывая) і U10 (сіняя крывая) для хуткасці перадачы дадзеных 400 Мбіт/с. Пры мадэляванні мяркуецца выпадковае дрыгаценне з адзінкавым інтэрвалам 1%. Драйвер знаходзіцца на U1 з наладамі сілы току і хуткасці нарастання па змаўчанні. Шына цалкам загружана з аптымальным RT = 50 Ом. Найменшая адтуліна для вачэй знаходзіцца на U10, якая знаходзіцца далей за ўсё ад U1. Вышыня вачэй sampled на інтэрвале 0.5 адзінкі складае 692 мВ і 543 мВ для U2 і U10 адпаведна. Для абодвух выпадкаў існуе значны запас шуму адносна VTH = ±100 мВ.

Гісторыя версій дакумента для AN 522: укараненне інтэрфейсу шыны LVDS у падтрымоўваных сямействах прылад Intel FPGA

Дакументы / Рэсурсы

Intel AN 522 укараняе інтэрфейс шыны LVDS у падтрымоўваных сем'ях прылад FPGA [pdfКіраўніцтва карыстальніка AN 522 Укараненне інтэрфейсу шыны LVDS у падтрымоўваных сем'ях прылад FPGA, AN 522, Укараненне інтэрфейсу шыны LVDS у падтрымоўваных сем'ях прылад FPGA, інтэрфейс у падтрымоўваных сем'ях прылад FPGA, сем'ях прылад FPGA

Спасылкі

• Кіраўніцтва карыстальніка