intel AN 522 Implementearje Bus LVDS Interface yn Supported FPGA Device Families

Bus LVDS (BLVDS) wreidet de mooglikheid fan LVDS punt-to-punt kommunikaasje út nei multipoint konfiguraasje. Multipoint BLVDS biedt in effisjinte oplossing foar multipoint backplane applikaasjes.

BLVDS ymplemintaasje Support yn Intel FPGA Apparaten

Jo kinne BLVDS-ynterfaces yn dizze Intel-apparaten ymplementearje mei de neamde I / O-standerts.

Noat:
De programmabele stasjonssterkte en slew rate funksjes yn dizze apparaten kinne jo oanpasse jo multipoint systeem foar maksimale prestaasjes. Om de maksimale stipe foar gegevens te bepalen, útfiere in simulaasje of mjitting basearre op jo spesifike systeemopset en tapassing.
BLVDS oerview op side 4
BLVDS Technology yn Intel-apparaten op side 6
BLVDS Power Consumption op side 9
BLVDS Design Exampop side 10
Prestaasjeanalyse op side 17
Skiednis fan dokumintferzje foar AN 522: Implementearje Bus LVDS-ynterface yn stipe Intel FPGA-apparaatfamyljes op side 25
Related Information
I/O-standerts foar BLVDS-ynterface yn Intel FPGA-apparaten op side 7

BLVDS oerview

Typysk multipoint BLVDS systeem bestiet út in oantal stjoerder en ûntfanger pearen (transceivers) dy't ferbûn binne mei de bus.
Multipoint BLVDSDe konfiguraasje yn 'e foargeande figuer soarget foar bidirectionele heal-duplex-kommunikaasje, wylst de ynterconnect-tichtens minimearje. Elke transceiver kin de rol fan in stjoerder oannimme, wêrby't de oerbleaune transceivers fungearje as ûntfanger (mar ien stjoerder kin tagelyk aktyf wêze). Busferkearskontrôle, itsij fia in protokol as hardware-oplossing is typysk fereaske om bestjoerderkontrôle op 'e bus te foarkommen. De prestaasjes fan in multipoint BLVDS wurdt sterk beynfloede troch de kapasitive laden en beëiniging op 'e bus.
Design ôfwagings
In goed multipoint-ûntwerp moat de kapasitive lading en beëiniging op 'e bus beskôgje om bettere sinjaalintegriteit te krijen. Jo kinne minimalisearje de lading capacitance troch te selektearjen in transceiver mei lege pin capacitance, Anschluss mei lege capacitance, en hâlden de stub lingte koart. Ien fan de multipoint BLVDS design beskôging is de effektive differinsjaaloperator impedance fan in folslein laden bus, oantsjutten as effektive impedance, en de fuortplanting fertraging troch de bus. Oare mearpunts BLVDS-ûntwerp oerwagings omfetsje fail-safe biasing, connector type en pin-out, PCB bus trace yndieling, en bestjoerder râne rate spesifikaasjes.
Effektive impedânsje
De effektive impedance hinget ôf fan de bus trace karakteristike impedance Zo en kapasitive laden op 'e bus. De Anschlüsse, de stub op 'e plug-in kaart, de ferpakking, en de ûntfanger input capacitance drage allegear by oan kapasitive laden, wat de bus effektive impedânsje ferminderet.
fergeliking 1. effektive differinsjaaloperator impedansfergeliking
Brûk dizze fergeliking om de effektive differinsjaalimpedânsje fan 'e laden bus (Zeff) te benaderjen.Wêr:

• Zdiff (Ω) ≈ 2 × Zo = de differinsjaal karakteristike impedânsje fan 'e bus
•  Co (pF / inch) = karakteristike capacitance per ienheid lingte fan de bus
• CL (pF) = capacitance fan elke lading
•  N = oantal loads op de bus
•  H (inch) = d × N = totale lingte fan de bus
•  d (inch) = ôfstân tusken elke plug-in card
•  Cd (pF / inch) = CL / d = ferdield capacitance per ienheid lingte oer de bus

De tanimming yn load capacitance of tichterby ôfstân tusken de plug-in kaarten ferleget de effektive impedance. Om de systeemprestaasjes te optimalisearjen, is it wichtich om in transceiver en ferbining mei lege kapasitans te selektearjen. Hâld eltse ûntfanger stub lingte tusken de connector en transceiver I / O pin sa koart mooglik.
Normalisearre effektive impedânsje tsjin Cd / Co
Dizze figuer toant de effekten fan ferdielde kapasitânsje op normalisearre effektive impedânsje.Beëiniging is nedich oan elk ein fan 'e bus, wylst de gegevens streamt yn beide rjochtingen. Om ferminderjen refleksje en ringing op 'e bus, Jo moatte oerien mei de beëiniging wjerstân oan de effektive impedance. Foar in systeem mei Cd / Co = 3, de effektive impedance is 0.5 kear fan Zdiff. Mei dûbele terminations op 'e bus, de bestjoerder sjocht in lykweardige lading fan 0.25 kear fan Zdiff; en sa ferleget de sinjalen swing en differinsjaaloperator noise marzje oer de ûntfanger yngongen (as standert LVDS bestjoerder wurdt brûkt). De BLVDS-bestjoerder pakt dit probleem oan troch de driuwstroom te ferheegjen om ferlykbere voltage swing by de ûntfanger yngongen.
Fertraging fertraging
De fertraging fertraging (tPD = Zo × Co) is de tiid fertraging troch de oerdracht line per ienheid lingte. It hinget ôf fan 'e karakteristike impedânsje en karakteristyk
kapasiteit fan de bus.
Effektive propagaasje fertraging
Foar in laden bus, kinne jo berekkenje de effektive fuortplanting fertraging mei dizze fergeliking. Jo kinne de tiid berekkenje foar it sinjaal om te propagearjen fan bestjoerder A nei ûntfanger B as de tPDEFF × lingte fan line tusken bestjoerder A en ûntfanger B.

BLVDS Technology yn Intel Apparaten

Yn stipe Intel-apparaten wurdt de BLVDS-ynterface stipe yn elke rige of kolom I / banken dy't wurde oandreaun troch in VCCIO fan 1.8 V (Intel Arria 10 en Intel Cyclone 10 GX-apparaten) of 2.5 V (oare stipe apparaten). Yn dizze I / O-banken wurdt de ynterface stipe op de differinsjaal-I / O-pins, mar net op 'e tawijde klok-ynput of klokútfierpinnen. Yn Intel Arria 10 en Intel Cyclone 10 GX-apparaten wurdt de BLVDS-ynterface lykwols stipe op tawijde klokpinnen dy't wurde brûkt as algemiene I / O's.

•  De BLVDS-stjoerder brûkt twa single-einige útfierbuffers mei de twadde útfierbuffer programmearre as omkeard.
•  De BLVDS-ûntfanger brûkt in tawijd LVDS-ynputbuffer.

BLVDS I / O-buffers yn 'e stipe apparatenBrûk ferskate ynfier- of útfierbuffers ôfhinklik fan it applikaasjetype:

• Multidrop-applikaasje - brûk de ynfier- of útfierbuffer ôfhinklik fan oft it apparaat bedoeld is foar bestjoerder of ûntfanger.
• Mearpuntapplikaasje - de útfierbuffer en ynfierbuffer diele deselde I / O-pinnen. Jo fereaskje in útfier ynskeakelje (oe) sinjaal foar tri-state de LVDS útfier buffer as it net stjoert sinjalen.
•  Net ynskeakelje de op-chip rige beëiniging (RS OCT) foar de útfier buffer.
• Brûk eksterne wjerstannen by de útfier buffers foar in foarsjen impedance oerienkomt mei de stub op de plug-in card.
• Net ynskeakelje de on-chip differinsjaaloperator beëiniging (RD OCT) foar de differinsjaaloperator ynfier buffer omdat de bus beëiniging wurdt meastal útfierd mei help fan de eksterne beëiniging wjerstannen oan beide úteinen fan 'e bus.

I / O noarmen foar BLVDS Interface yn Intel FPGA Apparaten
Jo kinne de BLVDS-ynterface ymplementearje mei de oanbelangjende I / O-standerts en hjoeddeistige sterkte-easken foar de stipe Intel-apparaten.
I / O-standert en funksjes Stipe foar de BLVDS-ynterface yn stipe Intel-apparaten

1.  DIFFIO_TX-pin stipet gjin echte LVDS-differinsjaalûntfangers.

Foar mear ynformaasje, ferwize nei de oanbelangjende apparaat dokumintaasje lykas fermeld yn de besibbe ynformaasje seksje:

• Foar ynformaasje oer pin-opdrachten, ferwize nei de pin-out fan it apparaat files.
• Foar de I/O noarmen funksjes, ferwize nei it apparaat hânboek I / O haadstik.
•  Foar de elektryske spesifikaasjes, ferwize nei it apparaat datasheet of DC en switching skaaimerken dokumint.

Related Information

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Apparaat Pin-Out Files
•  Cyclone IV Apparaat Pin-Out Files
• Cyclone III Apparaat Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• Intel Stratix 10 Algemiene Doel I / O Brûkersgids
•  I / O-funksjes yn Stratix V-apparaten
•  I / O Features yn Stratix IV Device
•  Stratix III Device I / O Features
• I / O-funksjes yn Stratix V-apparaten
•  I / O Features yn Stratix IV Device
•  Stratix III Device I / O Features
•  I/O en High Speed ​​I/O yn Intel Arria 10-apparaten
•  I / O-funksjes yn Arria V-apparaten
• I/O-funksjes yn Arria II-apparaten
•  I/O en High Speed ​​I/O yn Intel Cyclone 10 GX-apparaten
•  I / O en High Speed ​​I / O yn Intel Cyclone 10 LP Apparaten
• I / O-funksjes yn Cyclone V-apparaten
• I / O-funksjes yn Cyclone IV-apparaten
•  I / O-funksjes yn 'e Cyclone III-apparaatfamylje
• Intel MAX 10 Algemiene Doel I / O Brûkersgids
•  Intel Stratix 10 Device Datasheet
• Stratix V Device Datasheet
•  DC en Switching skaaimerken foar Stratix IV Apparaten
•  Stratix III Device Datasheet: DC en Switching skaaimerken
•  Intel Arria 10 Device Datasheet
•  Arria V Device Datasheet
• Apparaatgegevensblêd foar Arria II-apparaten
• Intel Cyclone 10 GX Device Datasheet
•  Intel Cyclone 10 LP Device Datasheet
•  Cyclone V Device Datasheet
•  Cyclone IV Device Datasheet
• Cyclone III Device Datasheet
• Intel MAX 10 Device Datasheet

BLVDS Power Consumption

• Foardat jo jo ûntwerp yn it apparaat ymplementearje, brûk de Excel-basearre EPE foar it stipe apparaat dat jo brûke om in skatte grutte te krijen fan it BLVDS I/O-enerzjyferbrûk.
•  Foar ynfier- en bidirectionele pinnen is de BLVDS-ynputbuffer altyd ynskeakele. De BLVDS-ynputbuffer verbruikt macht as d'r skeakelaktiviteit is op 'e bus (bglample, oare transceivers ferstjoere en ûntfange gegevens, mar it Cyclone III-apparaat is net de bedoelde ûntfanger).
•  As jo ​​brûke BLVDS as in ynput buffer yn multidrop of as in bidirectionele buffer yn multipoint applikaasjes, riedt Intel it ynfieren fan in toggle rate dat omfiemet alle aktiviteiten op 'e bus, net allinnich aktiviteiten bedoeld foar de Intel apparaat BLVDS input buffer.

Example fan BLVDS I / O Data Entry yn de EPE
Dizze figuer toant de BLVDS I / O-yngong yn 'e Cyclone III EPE. Foar I / O noarmen te selektearjen yn de EPE fan oare stipe Intel apparaten, ferwize nei de relatearre ynformaasje.Intel advisearret dat jo it Intel Quartus Prime Power Analyzer Tool brûke om in krekte BLVDS I/O-krêftanalyse út te fieren neidat jo jo ûntwerp foltôge hawwe. De Power Analyzer Tool skat macht op basis fan 'e spesifikaasjes fan it ûntwerp nei't plak-en-rûte is foltôge. It Power Analyzer Tool tapast in kombinaasje fan troch de brûker ynfierde, simulaasje-ôflaat, en skatte sinjaalaktiviteiten dy't, kombinearre mei de detaillearre circuitmodellen, heul krekte krêftskattingen opleverje.
Related Information

• Power Analysis haadstik, Intel Quartus Prime Pro Edition Hânboek
  Biedt mear ynformaasje oer it Intel Quartus Prime Pro Edition Power Analyzer-ark foar de Intel Stratix 10, Intel Arria 10, en Intel Cyclone 10 GX apparaatfamyljes.
• Power Analysis haadstik, Intel Quartus Prime Standard Edition Handbook
  Biedt mear ynformaasje oer it Intel Quartus Prime Standard Edition Power Analyzer-ark foar de Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, en Intel MAX 10 apparaat famyljes.
• Early Power Estimators (EPE) en Power Analyzer side
  Jout mear ynformaasje oer de EPE en it Intel Quartus Prime Power Analyzer-ark.
• Implementearje Bus LVDS-ynterface yn stipe Intel FPGA-apparaatfamyljes op side 3
  Listt de I/O-standerts om te selektearjen yn 'e EPE om it BLVDS-enerzjyferbrûk te skatten.

BLVDS Design Example
It ûntwerp eksample lit jo sjen hoe't jo de BLVDS I / O-buffer ynstânsje kinne yn 'e stipe apparaten mei de oanbelangjende algemiene doel I / O (GPIO) IP-kearnen yn' e Intel Quartus Prime-software.

•  Intel Stratix 10, Intel Arria 10, en Intel Cyclone 10 GX-apparaten - brûk de GPIO Intel FPGA IP-kearn.
•  Intel MAX 10-apparaten - brûk de GPIO Lite Intel FPGA IP-kearn.
•  Alle oare stipe apparaten - brûk de ALTIOBUF IP-kearn.

Jo kinne download it ûntwerp example fan de keppeling yn de relatearre ynformaasje. Foar de BLVDS I/O-buffer-eksimplaar advisearret Intel de folgjende items:

•  Implementearje de GPIO IP-kearn yn bidirectionele modus mei de differinsjaalmodus ynskeakele.
•  Tawize de I/O-standert oan de bidirectionele pinnen:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, en Intel MAX 10 apparaten.
•  Differinsjaal SSTL-2 Klasse I of Klasse II-Stratix V, Stratix IV, Stratix III, Arria V, Arria II, en Cyclone V apparaten.
• Differinsjaal SSTL-18 Klasse I of Klasse II - Intel Stratix 10, Intel Arria 10, en Intel Cyclone 10 GX-apparaten.

Ynput- of útfierbuffer-operaasje tidens skriuw- en lêsoperaasjes

• De oe-poarte ûntfangt it oe-sinjaal fan 'e apparaatkearn om de single-einige útfierbuffers yn te skeakeljen of út te skeakeljen.
•  Hâld it oe-sinjaal leech om de útfierbuffers tri-state by lêsoperaasje.
•  De funksje fan 'e EN-poarte is om te stopjen dat it útstjoerde sinjaal weromkomt yn' e apparaatkearn. De differinsjaal ynput buffer is altyd ynskeakele.

Related Information

•  I / O Buffer (ALTIOBUF) IP Core Brûkersgids
•  GPIO IP Core User Guide
•  Intel MAX 10 I / O ymplemintaasje Guides
• Yntroduksje ta Intel FPGA IP Cores
• Design Examples foar AN 522

Biedt it Intel Quartus Prime-ûntwerp examples brûkt yn dizze applikaasjenotysje.
Design Example Rjochtlinen foar Intel Stratix 10 Apparaten
Dizze stappen binne allinich fan tapassing op Intel Stratix 10-apparaten. Soargje derfoar dat jo de GPIO Intel FPGA IP-kearn brûke.

1. Meitsje in GPIO Intel FPGA IP-kearn dy't in bidireksjoneel ynfier- en útfierbuffer kin stypje:
   • in. Instantiearje de GPIO Intel FPGA IP-kearn.
   • b. Selektearje yn Gegevensrjochting Bidir.
   • c. Fier 1 yn yn Gegevensbreedte.
   • d. Skeakelje Brûk differinsjaal buffer oan.
   • e. Selektearje gjin yn registraasjemodus.
2. Ferbine de modules en de ynfier- en útfierpoarten lykas werjûn yn 'e folgjende figuer:
   Ynput- en útfierpoarten Ferbining Example foar Intel Stratix 10 Apparaten
3. Tawize yn de Assignment Editor de relevante I/O-standert lykas werjûn yn 'e folgjende figuer. Jo kinne ek de aktuele opsjes foar sterkte en slachrate ynstelle. Oars nimt de Intel Quartus Prime-software de standertynstellingen oan.
   BLVDS I/O Tawizing yn 'e Intel Quartus Prime Assignment Editor foar Intel Stratix 10-apparaten
4. Kompilearje en útfiere funksjonele simulaasje mei de ModelSim * - Intel FPGA Edition-software.

Related Information

• ModelSim - Intel FPGA Edition Software Support
  Biedt mear ynformaasje oer de ModelSim - Intel FPGA Edition-software en befettet ferskate keppelings nei ûnderwerpen lykas ynstallaasje, gebrûk en probleemoplossing.
• I/O-standerts foar BLVDS-ynterface yn Intel FPGA-apparaten op side 7
  Listt de pinnen en I/O noarmen dy't jo mei de hân kinne tawize yn 'e stipe Intel FPGA-apparaten foar BLVDS-applikaasjes.
• Design Examples foar AN 522
  Biedt it Intel Quartus Prime-ûntwerp examples brûkt yn dizze applikaasjenotysje.

Design Example Rjochtlinen foar Intel Arria 10 Apparaten
Dizze stappen binne fan tapassing op Intel Arria 10-apparaten dy't allinich Intel Quartus Prime Standard Edition brûke. Soargje derfoar dat jo de GPIO Intel FPGA IP-kearn brûke.

1. Iepenje de StratixV_blvds.qar file om it Stratix V-ûntwerp te ymportearjen example yn 'e software fan Intel Quartus Prime Standard Edition.
2. Migrearje it ûntwerp example om de GPIO Intel FPGA IP-kearn te brûken:
   • in. Selektearje yn it menu Project ➤ Upgrade IP Components.
   • b. Dûbelklik op de "ALIOBUF" entiteit.
     It finster fan MegaWizard Plug-In Manager foar de ALTIOBUF IP-kearn ferskynt.
   • c. Skeakelje Match projekt / standert út.
   • d. Selektearje yn de op it stuit selekteare apparaatfamylje Arria 10.
   • e. Klikje op Finish en klik dan nochris op Finish.
   • f. Klikje op OK yn it dialoochfinster dat ferskynt.
     De software fan Intel Quartus Prime Pro Edition fiert it migraasjeproses út en toant dan de GPIO IP-parameterbewurker.
3. Konfigurearje de GPIO Intel FPGA IP-kearn om in bidireksjoneel ynfier- en útfierbuffer te stypjen:
   • in. Selektearje yn Gegevensrjochting Bidir.
   • b. Fier 1 yn yn Gegevensbreedte.
   • c. Skeakelje Brûk differinsjaal buffer oan.
   • d. Klikje op Finish en generearje de IP-kearn.
4. Ferbine de modules en de ynfier- en útfierpoarten lykas werjûn yn 'e folgjende figuer:
   Ynput- en útfierpoarten Ferbining Example foar Intel Arria 10 Apparaten
5. Tawize yn de Assignment Editor de relevante I/O-standert lykas werjûn yn 'e folgjende figuer. Jo kinne ek de aktuele opsjes foar sterkte en slachrate ynstelle. Oars nimt de Intel Quartus Prime Standard Edition-software de standertynstellingen oan foar Intel Arria 10-apparaten - Differinsjaal SSTL-18 Klasse I of Klasse II I / O-standert.
   BLVDS I/O Assignment yn 'e Intel Quartus Prime Assignment Editor foar Intel Arria 10-apparatenNoat:
   Foar Intel Arria 10-apparaten kinne jo sawol de p- as n-pin-lokaasjes manuell tawize foar LVDS-pins mei de Assignment Editor.
6. Kompilearje en útfiere funksjonele simulaasje mei de ModelSim - Intel FPGA Edition-software.

Related Information

• ModelSim - Intel FPGA Edition Software Support
  Biedt mear ynformaasje oer de ModelSim - Intel FPGA Edition-software en befettet ferskate keppelings nei ûnderwerpen lykas ynstallaasje, gebrûk en probleemoplossing.
• I/O-standerts foar BLVDS-ynterface yn Intel FPGA-apparaten op side 7
  Listt de pinnen en I/O noarmen dy't jo mei de hân kinne tawize yn 'e stipe Intel FPGA-apparaten foar BLVDS-applikaasjes.
• Design Examples foar AN 522
  Biedt it Intel Quartus Prime-ûntwerp examples brûkt yn dizze applikaasjenotysje.

Design Example Rjochtlinen foar Intel MAX 10 Apparaten
Dizze stappen binne allinich fan tapassing op Intel MAX 10-apparaten. Soargje derfoar dat jo de GPIO Lite Intel FPGA IP-kearn brûke.

1. Meitsje in GPIO Lite Intel FPGA IP-kearn dy't in bidireksjoneel ynfier- en útfierbuffer kin stypje:
   • in. Instantiearje de GPIO Lite Intel FPGA IP-kearn.
   • b. Selektearje yn Gegevensrjochting Bidir.
   • c. Fier 1 yn yn Gegevensbreedte.
   • d. Skeakelje Brûk pseudo differinsjaal buffer oan.
   • e. Selektearje yn Registraasjemodus Bypass.
2. Ferbine de modules en de ynfier- en útfierpoarten lykas werjûn yn 'e folgjende figuer:
    Ynput- en útfierpoarten Ferbining Example foar Intel MAX 10 Apparaten
3. Tawize yn de Assignment Editor de relevante I/O-standert lykas werjûn yn 'e folgjende figuer. Jo kinne ek de aktuele opsjes foar sterkte en slachrate ynstelle. Oars nimt de Intel Quartus Prime-software de standertynstellingen oan.
   BLVDS I/O Tawizing yn 'e Intel Quartus Prime Assignment Editor foar Intel MAX 10-apparaten
4. Kompilearje en útfiere funksjonele simulaasje mei de ModelSim - Intel FPGA Edition-software.

Related Information

• ModelSim - Intel FPGA Edition Software Support
  Biedt mear ynformaasje oer de ModelSim - Intel FPGA Edition-software en befettet ferskate keppelings nei ûnderwerpen lykas ynstallaasje, gebrûk en probleemoplossing.
• I/O-standerts foar BLVDS-ynterface yn Intel FPGA-apparaten op side 7
  Listt de pinnen en I/O noarmen dy't jo mei de hân kinne tawize yn 'e stipe Intel FPGA-apparaten foar BLVDS-applikaasjes.
• Design Examples foar AN 522
  Biedt it Intel Quartus Prime-ûntwerp examples brûkt yn dizze applikaasjenotysje.

Design Example Rjochtlinen foar alle stipe apparaten útsein Intel Arria 10, Intel Cyclone 10 GX, en Intel MAX 10

Dizze stappen binne fan tapassing op alle stipe apparaten útsein Intel Arria 10, Intel Cyclone 10 GX, en Intel MAX 10. Soargje derfoar dat jo de ALTIOBUF IP-kearn brûke.

1.  Meitsje in ALTIOBUF IP-kearn dy't in bidireksjoneel ynfier- en útfierbuffer kin stypje:
   • in. Instantiearje de ALTIOBUF IP-kearn.
   • b. Konfigurearje de module As in bidirectionele buffer.
   • c. Fier 1 yn yn Wat is it oantal buffers dat moat wurde instantiearre.
   • d. Skeakelje Differinsjaal modus brûke.
2. Ferbine de modules en de ynfier- en útfierpoarten lykas werjûn yn 'e folgjende figuer:
    Ynput- en útfierpoarten Ferbining Example foar alle stipe apparaten útsein Intel Arria 10, Intel Cyclone 10 GX, en Intel MAX 10-apparaten
3. Taw yn 'e Assignment Editor de relevante I/O-standert ta lykas werjûn yn' e folgjende figuer neffens jo apparaat. Jo kinne ek de aktuele opsjes foar sterkte en slachrate ynstelle. Oars nimt de Intel Quartus Prime-software de standertynstellingen oan.
   • Intel Cyclone 10 LP-, Cyclone IV-, Cyclone III- en Cyclone III LS-apparaten - BLVDS I / O-standert nei de bidirectionele p- en n-pins lykas werjûn yn 'e folgjende figuer.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, en Cyclone V-apparaten - Differinsjaal SSTL-2 Klasse I of Klasse II I/O standert.
     BLVDS I/O Tawizing yn de Intel Quartus Prime Assignment EditorNoat: Jo kinne sawol de p- as n-pin-lokaasjes manuell tawize foar elk stipe apparaat mei de Assignment Editor. Foar de stipe apparaten en de pinnen dy't jo manuell kinne tawize, ferwize nei de relatearre ynformaasje.
4. Kompilearje en útfiere funksjonele simulaasje mei de ModelSim - Intel FPGA Edition-software.

Example fan funksjonele simulaasje Results
As it oe-sinjaal wurdt beweard, is de BLVDS yn skriuwoperaasjemodus. As it oe-sinjaal deasserted is, is de BLVDS yn lêsoperaasjemodus.Noat:
Foar simulaasje mei Verilog HDL kinne jo de blvds_tb.v testbench brûke, dy't opnommen is yn 'e respektivelike ûntwerp eks.ample.
Related Information

• ModelSim - Intel FPGA Edition Software Support
  Biedt mear ynformaasje oer de ModelSim - Intel FPGA Edition-software en befettet ferskate keppelings nei ûnderwerpen lykas ynstallaasje, gebrûk en probleemoplossing.
• I/O-standerts foar BLVDS-ynterface yn Intel FPGA-apparaten op side 7
  Listt de pinnen en I/O noarmen dy't jo mei de hân kinne tawize yn 'e stipe Intel FPGA-apparaten foar BLVDS-applikaasjes.
• Design Examples foar AN 522
  Biedt it Intel Quartus Prime-ûntwerp examples brûkt yn dizze applikaasjenotysje.

Performance Analysis

De multipoint BLVDS prestaasjes analyze toant de ynfloed fan 'e busbeëiniging, laden, bestjoerder en ûntfanger skaaimerken, en de lokaasje fan' e ûntfanger fan 'e bestjoerder op it systeem. Jo kinne it ynbegrepen BLVDS-ûntwerp brûke, examples om de prestaasjes fan in mearpuntapplikaasje te analysearjen:

•  Cyclone III BLVDS ûntwerp example-dit ûntwerp eksample is fan tapassing op alle stipe Stratix, Arria, en Cyclone apparaat rige. Foar Intel Arria 10 of Intel Cyclone 10 GX apparaatfamylje, moatte jo it ûntwerp eks.ample earst nei de oanbelangjende apparaatfamylje foardat jo it kinne brûke.
• Intel MAX 10 BLVDS ûntwerp eksample-dit ûntwerp eksample is fan tapassing op Intel MAX 10 apparaat famylje.
• Intel Stratix 10 BLVDS-ûntwerp example-dit ûntwerp eksample is fan tapassing op Intel Stratix 10 apparaat famylje.

Noat:
De prestaasjes analyze fan in multipoint BLVDS yn dizze paragraaf is basearre op de Cyclone III BLVDS input / output buffer ynformaasje spesifikaasje (IBIS) model simulaasje yn HyperLynx *.
Intel advisearret dat jo dizze Intel IBIS-modellen brûke foar simulaasje:

• Stratix III-, Stratix IV- en Stratix V-apparaten - apparaatspesifike Differential SSTL-2 IBIS-model
• Intel Stratix 10, Intel Arria 10(2) en Intel Cyclone 10 GX-apparaten:
  •  Utfierbuffer - Differinsjaal SSTL-18 IBIS-model
  • Input buffer-LVDS IBIS model

Related Information

• Intel FPGA IBIS Model side
  Biedt downloads fan Intel FPGA apparaat modellen.
•  Design Examples foar AN 522
  Biedt it Intel Quartus Prime-ûntwerp examples brûkt yn dizze applikaasjenotysje.

Systeem opset

 Multipoint BLVDS mei Cyclone III BLVDS Transceivers
Dizze figuer toant it skema fan in multipoint topology mei tsien Cyclone III BLVDS transceivers (neamd U1 to U10).De bustransmission line wurdt oannommen om de folgjende skaaimerken te hawwen:

•  In stripline
•  Karakteristike impedânsje fan 50 Ω
• Karakteristike kapasiteit fan 3.6 pF per inch
•  Lengte fan 10 inches
• De Intel Arria 10 IBIS-modellen binne foarriedich en binne net beskikber op it Intel IBIS-model web side. As jo ​​​​dizze foarriedige Intel Arria 10 IBIS-modellen nedich binne, nim dan kontakt op mei Intel.
• Bus differinsjaaloperator karakteristyk impedânsje fan likernôch 100 Ω
•  Spaasje tusken elke transceiver fan 1 inch
• Bus beëinige oan beide úteinen mei beëiniging wjerstân RT

• Standert drive sterkte fan 12 mA
• Standert ynstellings foar stadige slachrate
• Pin capacitance fan eltse transceiver fan 6 pF
•  Stub op elke BLVDS-transceiver is in 1-inch mikrostrip mei karakteristike impedânsje fan 50 Ω en karakteristike kapasitânsje fan 3 pF per inch
•  Kapasiteit fan 'e ferbining (ferbiner, pad, en fia yn PCB) fan elke transceiver nei de bus wurdt oannommen om 2 pF te wêzen
• De totale kapasiteit fan elke lading is likernôch 11 pF

Foar 1-inch load ôfstân is de ferdielde kapasitans lyk oan 11 pF per inch. Om refleksje te ferminderjen feroarsake troch de stompen, en ek om de sinjalen dy't útkomme te attenuate
de bestjoerder, in impedance matching 50 Ω wjerstân RS wurdt pleatst by de útfier fan elke transceiver.

Bus Beëiniging
De effektive impedânsje fan 'e folslein laden bus is 52 Ω as jo de buskarakteristike kapasitânsje en de ferdielde kapasitans per ienheidlange fan' e opset ferfange yn 'e effektive differinsjaalimpedânsjefergeliking. Foar optimale sinjaalyntegriteit moatte jo RT oerienkomme mei 52 Ω. De folgjende sifers litte de effekten sjen fan matched-, under- en over-termination op de differinsjaal golffoarm (VID) by de ûntfanger input pins. De gegevenssnelheid is 100 Mbps. Yn dizze sifers resultearret ûnderbeëiniging (RT = 25 Ω) yn refleksjes en signifikant fermindering fan 'e lûdsmarge. Yn guon gefallen, ûnder beëiniging sels skeint de ûntfanger drompel (VTH = ± 100 mV). As RT wurdt feroare yn 50 Ω, is d'r in substansjele lûdsmarzje mei respekt foar VTH en de refleksje is te ferwaarloosjen.

Effekt fan busbeëiniging (bestjoerder yn U1, ûntfanger yn U2)
Yn dizze figuer fungearret U1 as de stjoerder en U2 oant U10 binne de ûntfangers.

Effekt fan busbeëiniging (bestjoerder yn U1, ûntfanger yn U10)
Yn dizze figuer fungearret U1 as de stjoerder en U2 oant U10 binne de ûntfangers.

Effekt fan busbeëiniging (bestjoerder yn U5, ûntfanger yn U6)
Yn dizze figuer is U5 de stjoerder en de rest binne ûntfangers.

Effekt fan busbeëiniging (bestjoerder yn U5, ûntfanger yn U10)
Yn dizze figuer is U5 de stjoerder en de rest binne ûntfangers.De relative posysje fan de bestjoerder en ûntfanger op 'e bus ek beynfloedet de ûntfongen sinjaal kwaliteit. De ûntfanger dy't it tichtst by de sjauffeur is, ûnderfynt it minste effekt foar transmissieline, om't op dizze lokaasje de rânetaryf it rapste is. Dat wurdt slimmer as de bestjoerder midden yn de bus sit.
Bygelyksample, ferlykje figuer 16 op side 20 en figuer 18 op side 21. VID by ûntfanger U6 (sjauffeur by U5) toant gruttere ring as dy by ûntfanger U2 (sjauffeur by U1). Oan de oare kant, de râne taryf wurdt fertrage as de ûntfanger leit fierder fuort fan de bestjoerder. De grutste opkomst tiid opnommen is 1.14 ns mei de bestjoerder leit oan de iene ein fan de bus (U1) en de ûntfanger oan de oare ein (U10).

Stub Lengte
Langere stub lingte fergruttet net allinnich de flecht tiid fan de bestjoerder nei de ûntfanger, mar resultearret ek yn in gruttere load capacitance, dat soarget foar gruttere refleksje.

Effekt fan tanimmende stublengte (bestjoerder yn U1, ûntfanger yn U10)
Dizze figuer fergeliket de VID by U10 as de stublingte wurdt ferhege fan ien inch nei twa inch en de bestjoerder op U1 is.

Stub Beëiniging
Jo moatte oerienkomme mei de bestjoerder impedânsje oan de stub karakteristike impedance. It pleatsen fan in rige beëiniging wjerstân RS by de bestjoerder útfier sterk ferminderet de neidielige transmissie line effekt feroarsake troch lange stub en flugge râne tariven. Derneist kin RS wurde feroare om de VID te ferswakken om te foldwaan oan 'e spesifikaasje fan' e ûntfanger.

Effekt fan stubbeëiniging (bestjoerder yn U1, ûntfanger yn U2 en U10)
Dizze figuer fergeliket de VID by U2 en U10 as U1 útstjoert.

Bestjoerder Slew Rate
In rappe slachrate helpt om de opkomsttiid te ferbetterjen, benammen by de ûntfanger it fierste fan 'e bestjoerder. In flugger slachtaryf fergruttet lykwols ek ringing fanwegen refleksje.

Effekt fan Driver Edge Rate (Sjauffeur yn U1, Untfanger yn U2 en U10)
Dizze figuer toant it effekt fan 'e slachraten fan' e bestjoerder. In fergeliking wurdt makke tusken de stadige en snelle slachrate mei in 12 mA driuwsterkte. De bestjoerder is by U1 en de differinsjaal golffoarmen by U2 en U10 wurde ûndersocht.

Overall System Performance

De heechste gegevens taryf stipe troch in multipoint BLVDS wurdt bepaald troch te sjen op it each diagram fan de fierste ûntfanger fan in bestjoerder. Op dizze lokaasje hat it útstjoerde sinjaal de stadichste rânefrekwinsje en beynfloedet de eageniepening. Hoewol de kwaliteit fan it ûntfongen sinjaal en it doel fan 'e noisemarge ôfhinklik binne fan' e applikaasjes, hoe breder de eachiepening, hoe better. Jo moatte lykwols ek de ûntfanger kontrolearje dy't it tichtst by de bestjoerder is, om't de effekten fan 'e oerdrachtline tendearje slimmer te wêzen as de ûntfanger tichter by de bestjoerder leit.
Ofbylding 23. Eye Diagram by 400 Mbps (Bestjoerder yn U1, Untfanger yn U2 en U10)
Dizze figuer yllustrearret it each diagrammen op U2 (reade kromme) en U10 (blauwe kromme) foar in gegevens taryf op 400 Mbps. Willekeurige jitter fan in 1% ienheid ynterval wurdt oannommen yn de simulaasje. De bestjoerder is op U1 mei standert ynstellings foar hjoeddeistige sterkte en slew rate. De bus is folslein laden mei optimale RT = 50 Ω. De lytste each iepening is by U10, dat is it fierste fan U1. De eachhichte sampled by de 0.5 unit ynterval is 692 mV en 543 mV foar respektivelik U2 en U10. D'r is in substansjele lûdsmarge mei respekt foar VTH = ± 100 mV foar beide gefallen.

Skiednis fan dokumintferzje foar AN 522: Implementearje Bus LVDS-ynterface yn stipe Intel FPGA-apparaatfamyljes

Dokuminten / Resources

intel AN 522 Implementearje Bus LVDS Interface yn Supported FPGA Device Families [pdf] Brûkersgids AN 522 Implementearjen fan Bus LVDS-ynterface yn stipe FPGA-apparaatfamyljes, AN 522, Implementearjen fan Bus LVDS-ynterface yn stipe FPGA-apparaatfamyljes, ynterface yn stipe FPGA-apparaatfamyljes, FPGA-apparaatfamyljes

Referinsjes

• User Manual