intel AN 522 Ke hoʻokō nei i ka Interface Bus LVDS ma nā ʻohana polokalamu FPGA i kākoʻo ʻia

Hoʻonui ka Bus LVDS (BLVDS) i ka hiki o ke kamaʻilio kiko-a-kahi LVDS i ka hoʻonohonoho multipoint. Hāʻawi ʻo Multipoint BLVDS i kahi hopena kūpono no nā noi multipoint backplane.

Kākoʻo hoʻokō ʻo BLVDS ma nā Pūnaewele FPGA Intel

Hiki iā ʻoe ke hoʻokō i nā pilina BLVDS i kēia mau polokalamu Intel me ka hoʻohana ʻana i nā kūlana I/O i helu ʻia.

Nānā:
ʻO ka ikaika o ka drive programmable a me nā hiʻohiʻona slew rate i kēia mau mea hana e hiki ai iā ʻoe ke hana i kāu ʻōnaehana multipoint no ka hana kiʻekiʻe. No ka hoʻoholo ʻana i ka helu ʻikepili kiʻekiʻe i kākoʻo ʻia, e hana i kahi simulation a i ʻole ana e pili ana i kāu hoʻonohonoho ʻōnaehana kikoʻī a me kāu noi.
BLVDS Pauview ma ka aoao 4
ʻO ka ʻenehana BLVDS ma nā polokalamu Intel ma ka ʻaoʻao 6
Hoʻohana mana BLVDS ma ka ʻaoʻao 9
Hoʻolālā BLVDS Example ma ka aoao 10
Nānā Hana ma ka ʻaoʻao 17
Moʻolelo Hoʻoponopono Hou no AN 522: Ke hoʻokō nei i ka Interface Bus LVDS ma nā ʻohana mea hana Intel FPGA i kākoʻo ʻia ma ka ʻaoʻao 25
ʻIke pili
Nā Kūlana I/O no ka BLVDS Interface ma Intel FPGA Devices ma ka ʻaoʻao 7

BLVDS Pauview

Aia ka ʻōnaehana BLVDS multipoint maʻamau i kahi helu o nā mea hoʻouna a me nā mea hoʻokipa (transceivers) i pili i ke kaʻa.
ʻO nā BLVDS he nuiHāʻawi ka hoʻonohonoho ʻana i ke kiʻi ma mua i ke kamaʻilio ʻana i ka half-duplex bidirectional me ka hoʻemi ʻana i ka nui o ka pilina. Hiki i kēlā me kēia transceiver ke lawe i ke kuleana o ka transmitter, me ke koena transceivers e hana ana ma ke ʻano he mea hoʻokipa (hoʻokahi wale nō transmitter hiki ke hana i ka manawa). ʻO ka hoʻomalu kaʻa kaʻa, ma o ka protocol a i ʻole ka ʻōnaehana hāmeʻa e koi pinepine ʻia e pale i ka paio o ka mea hoʻokele ma ke kaʻa. Hoʻopilikia nui ʻia ka hana o kahi multipoint BLVDS e ka hoʻouka capacitive a me ka hoʻopau ʻana ma ke kaʻa.
Nā Manaʻo Hoʻolālā
Pono ka hoʻolālā multipoint maikaʻi e noʻonoʻo i ka ukana capacitive a me ka hoʻopau ʻana ma ke kaʻa e loaʻa ai ka pono o ka hōʻailona. Hiki iā ʻoe ke hōʻemi i ka capacitance haʻahaʻa ma ke koho ʻana i kahi transceiver me ka capacitance pin haʻahaʻa, ka mea hoʻohui me ka capacitance haʻahaʻa, a me ka mālama ʻana i ka lōʻihi o ka stub. ʻO kekahi o ka manaʻo hoʻolālā multipoint BLVDS ʻo ka impedance ʻokoʻa kūpono o kahi kaʻa i hoʻopiha piha ʻia, i kapa ʻia he impedance kūpono, a me ka lohi o ka hoʻolaha ʻana ma ke kaʻa. ʻO nā manaʻo hoʻolālā multipoint BLVDS ʻē aʻe e pili ana i ka hoʻopiʻi palekana-palekana, ke ʻano hoʻohui a me ka pin-out, PCB bus trace layout, a me nā kikoʻī kikoʻī o ka mea hoʻokele.
Impedance kūpono
ʻO ka impedance kūpono e pili ana i ke kaʻa kaʻa kaʻa i ka impedance Zo a me ka hoʻouka capacitive ma ke kaʻa. ʻO nā mea hoʻohui, ka stub ma ke kāleka plug-in, ka pahu, a me ka capacitance hoʻokomo mea hoʻokipa āpau e kōkua i ka hoʻouka capacitive, e hōʻemi ana i ka impedance kūpono o ke kaʻa.
Equation 1. Equation Differential Impedance Equation
E hoohana i keia hoohalike no ka hoopili ana i ka impedance okoa pono o ka pahi i hooiliia (Zeff).Ma hea:

• Zdiff (Ω) ≈ 2 × Zo = ka ʻokoʻa ʻano impedance o ke kaʻa
•  Co (pF/ʻīniha) = ka capacitance maʻamau no ka lōʻihi o ke kaʻa
• CL (pF) = ka mana o kēlā me kēia ukana
•  N = ka nui o nā ukana ma ke kaʻa
•  H (inihi) = d × N = ka lōʻihi holoʻokoʻa o ke kaʻa
•  d (inihi) = ka hakahaka ma waena o kēlā me kēia kāleka hoʻokomo
•  Cd (pF/ʻīniha) = CL/d = puʻunaue puʻunaue ʻia no kēlā me kēia ʻāpana lōʻihi ma ke kaʻa

ʻO ka hoʻonui ʻana i ka capacitance hoʻouka a i ʻole ka mamao kokoke i waena o nā kāleka plug-in e hōʻemi i ka impedance kūpono. No ka hoʻonui i ka hana ʻōnaehana, pono e koho i kahi transceiver capacitance haʻahaʻa a me ka mea hoʻohui. E mālama i ka lōʻihi o kēlā me kēia mea hoʻokipa ma waena o ka mea hoʻohui a me ka transceiver I/O pin i ka pōkole.
Impedance kūpono maʻamau ma mua o Cd/Co
Hōʻike kēia kiʻi i nā hopena o ka capacitance puʻupuʻu i ka impedance kūpono maʻamau.Pono ka hoʻopau ʻana ma kēlā me kēia hopena o ke kaʻa, ʻoiai e kahe ana ka ʻikepili ma nā ʻaoʻao ʻelua. No ka hōʻemi ʻana i ka noʻonoʻo a me ke kani ʻana i ke kaʻa, pono ʻoe e hoʻohālikelike i ka resistor hoʻopau i ka impedance kūpono. No kahi ʻōnaehana me Cd/Co = 3, ʻo ka impedance kūpono he 0.5 mau manawa o Zdiff. Me nā hoʻopau pālua ma ke kaʻa, ʻike ka mea hoʻokele i ka ukana like o 0.25 mau manawa o Zdiff; a pēlā e hōʻemi ai i ka neʻe ʻana o nā hōʻailona a me ka palena leo ʻokoʻa ma waena o nā mea hoʻokomo (inā hoʻohana ʻia ka mea hoʻokele LVDS maʻamau). Hoʻopuka ka mea hoʻokele BLVDS i kēia pilikia ma ka hoʻonui ʻana i ka holo o kēia manawa e hoʻokō i ka vol liketage lele ana i nā mea hoʻokomo.
Hoʻopaneʻe hoʻolaha
ʻO ka lohi o ka hoʻolaha ʻana (tPD = Zo × Co) ʻo ia ka manawa lohi ma o ka laina hoʻouna i kēlā me kēia ʻāpana lōʻihi. Pili ia i ke ʻano impedance a me ke ʻano
capacitance o ke kaʻa.
Hoʻopaneʻe Hoʻolaha Pono
No kahi kaʻa i hoʻouka ʻia, hiki iā ʻoe ke helu i ka lohi hoʻolaha kūpono me kēia hoohalike. Hiki iā ʻoe ke helu i ka manawa no ka hoʻolaha ʻana o ka hōʻailona mai ka mea hoʻokele A i ka mea hoʻokipa B ma ke ʻano he tPDEFF × lōʻihi o ka laina ma waena o ka mea hoʻokele A a me ka mea hoʻokipa B.

ʻenehana BLVDS ma nā polokalamu Intel

Ma nā polokalamu Intel i kākoʻo ʻia, kākoʻo ʻia ka interface BLVDS ma nā lālani a i ʻole kolamu I/ nā panakō i hoʻohana ʻia e kahi VCCIO o 1.8 V (Intel Arria 10 a me Intel Cyclone 10 GX mau mea) a i ʻole 2.5 V (nā mea kākoʻo ʻē aʻe). I loko o kēia mau panakō I/O, kākoʻo ʻia ka interface ma nā pine I/O ʻokoʻa akā ʻaʻole ma ka hoʻokomo ʻana i ka uaki i hoʻolaʻa ʻia a i ʻole nā ​​​​pini puka uaki. Eia nō naʻe, ma nā polokalamu Intel Arria 10 a me Intel Cyclone 10 GX, kākoʻo ʻia ka interface BLVDS ma nā pine uaki hoʻolaʻa i hoʻohana ʻia ma ke ʻano he I/Os maʻamau.

•  Hoʻohana ka BLVDS transmitter i ʻelua mau mea hoʻopuka puka hoʻokahi me ka lua o ka pahu puka puka i hoʻolālā ʻia e like me ka hoʻohuli.
•  Ke hoʻohana nei ka mea hoʻokipa BLVDS i kahi pahu hoʻokomo LVDS i hoʻolaʻa ʻia.

ʻO nā BLVDS I/O Buffers i nā mea i kākoʻo ʻiaE hoʻohana i nā mea hoʻokomo ʻokoʻa a i ʻole nā ​​​​mea hoʻopuka puka ma muli o ke ʻano noi:

• Noi multidrop—e hoʻohana i ka mea hoʻokomo a i ʻole ka hoʻopuka puka ma muli o ka manaʻo o ka mea hana no ka mea hoʻokele a i ʻole ka hana hoʻokipa.
• Hoʻohana multipoint—ua kaʻana like ka mea hoʻopuka puka a me ka hoʻokomo i nā pine I/O like. Pono ʻoe i kahi hōʻailona hiki ke hoʻopuka (oe) e hoʻokaʻawale i ka pahu hoʻopuka LVDS inā ʻaʻole ia e hoʻouna ana i nā hōʻailona.
•  Mai ʻae i ka hoʻopau ʻana i ka moʻo puʻupuʻu (RS OCT) no ka pale puka.
• E hoʻohana i nā pale kūwaho ma nā mea hoʻopuka puka e hāʻawi i ka hoʻohālikelike impedance i ka stub ma ke kāleka plug-in.
• Mai ʻae i ka hoʻopau ʻokoʻa ʻokoʻa ma luna o ka chip (RD OCT) no ka pahu hoʻokomo ʻokoʻa no ka mea e hoʻokō mau ʻia ka hoʻopau kaʻa me ka hoʻohana ʻana i nā mea pale hoʻopau waho ma nā kihi ʻelua o ke kaʻa.

Nā Kūlana I/O no ka BLVDS Interface ma Intel FPGA Devices
Hiki iā ʻoe ke hoʻokō i ka interface BLVDS me ka hoʻohana ʻana i nā kūlana I/O kūpono a me nā koi ikaika o kēia manawa no nā polokalamu Intel i kākoʻo ʻia.
Kākoʻo ʻo I/O a me nā hiʻohiʻona no ka BLVDS Interface ma nā polokalamu Intel i kākoʻo ʻia

1.  ʻAʻole kākoʻo ka pine DIFFIO_TX i nā mea hoʻokipa ʻokoʻa LVDS maoli.

No ka ʻike hou aku, e nānā i nā palapala ʻenehana e like me ka mea i helu ʻia ma ka ʻāpana ʻike pili:

• No ka ʻike pili i ka hoʻonohonoho ʻana, e nānā i ka pin-out files.
• No nā hiʻohiʻona maʻamau I/O, e nānā i ka puke lima lima mokuna I/O.
•  No nā kikoʻī uila, e nānā i ka ʻikepili o ka mea hana a i ʻole DC a me ka palapala ʻano hoʻololi.

ʻIke pili

•  ʻO Intel Stratix 10 Pin-Ma waho Files
•  Stratix V Pin-Ma waho Files
• Stratix IV Pin-Ma waho Files
•  ʻO Stratix III Pin-Ma waho Files
•  ʻO Intel Arria 10 Mea Pin-I waho Files
•  ʻO Arria V Pin-I waho Files
•  Arria II GX Pin-I waho Files
• ʻO Intel Cyclone 10 GX Pūnaewele Pin-Iwaho Files
• ʻO Intel Cyclone 10 LP Pin-I waho Files
• Pin-I waho o ka mea hana ʻo Cyclone V Files
•  Pin-Iwaho Mea Paahana o Cyclone IV Files
• Pin-I waho o nā mea hana ʻo Cyclone III Files
• ʻO Intel MAX 10 Mea Pin-I waho Files
• Intel Stratix 10 Ke alakaʻi hoʻohana I/O
•  Nā hiʻohiʻona I/O i nā mea hana Stratix V
•  Nā hiʻohiʻona I/O ma Stratix IV Device
•  Stratix III Mea I/O Hiʻona
• Nā hiʻohiʻona I/O i nā mea hana Stratix V
•  Nā hiʻohiʻona I/O ma Stratix IV Device
•  Stratix III Mea I/O Hiʻona
•  I/O a me I/O kiʻekiʻe ma Intel Arria 10 Devices
•  Nā hiʻohiʻona I/O ma Arria V
• Nā hiʻohiʻona I/O ma Arria II
•  I/O a me I/O kiʻekiʻe ma Intel Cyclone 10 GX Devices
•  I/O a me I/O kiʻekiʻe ma Intel Cyclone 10 LP Devices
• Nā hiʻohiʻona I/O i nā mea hana ʻo Cyclone V
• ʻO nā hiʻohiʻona I/O i loko o nā hāmeʻa Cyclone IV
•  Nā hiʻohiʻona I/O i loko o ka ʻohana mea hana ʻo Cyclone III
• Intel MAX 10 Ke alakaʻi hoʻohana I/O
•  Pepa ʻikepili ʻo Intel Stratix 10
• Pepa ʻIkepili Mea Hana Stratix V
•  ʻO DC a me nā ʻano hoʻololi no nā mea hana Stratix IV
•  Stratix III Pepa Ikepili Mea Hana: DC a me ke ano hoololi
•  Pepa ʻikepili ʻo Intel Arria 10
•  ʻO Arria V Pepa ʻikepili
• Pepa ʻikepili no nā polokalamu Arria II
• Pepa ʻIkepili Mea Hana Intel Cyclone 10 GX
•  Pepa ʻIkepili Mea Hana Intel Cyclone 10 LP
•  Pepa ʻIkepili Mea Hana ʻo Cyclone V
•  Pepa ʻIkepili Mea Hana ʻo Cyclone IV
• Pepa ʻIkepili Mea Hana ʻo Cyclone III
• Pepa Ikepili Mea Hana Intel MAX 10

Hoʻohana mana BLVDS

• Ma mua o ka hoʻokomo ʻana i kāu hoʻolālā i ka hāmeʻa, e hoʻohana i ka EPE i hoʻokumu ʻia ma Excel no ka hāmeʻa i kākoʻo ʻia āu e hoʻohana ai no ka loaʻa ʻana o ka nui o ka mana BLVDS I/O.
•  No ka hoʻokomo a me nā pine bidirectional, hiki ke hoʻohana mau ʻia ka BLVDS input buffer. Hoʻopau ka BLVDS input buffer i ka mana inā he hana hoʻololi ma ke kaʻa (no ka exampe, ke hoʻouna a loaʻa nei nā ʻikepili ʻē aʻe, akā ʻaʻole ʻo ka Cyclone III ka mea i manaʻo ʻia e loaʻa).
•  Inā ʻoe e hoʻohana i ka BLVDS ma ke ʻano he mea hoʻokomo i ka multidrop a i ʻole ma ke ʻano he bidirectional buffer i nā noi multipoint, manaʻo ʻo Intel e hoʻokomo i kahi helu toggle e komo ana i nā hana āpau ma ke kaʻa, ʻaʻole nā ​​​​hana i manaʻo ʻia no ka mea hoʻohana Intel BLVDS input buffer.

Example o ka BLVDS I/O Ikepili i loko o ka EPE
Hōʻike kēia kiʻi i ke komo ʻana o BLVDS I/O i ka Cyclone III EPE. No nā kūlana I/O e koho i ka EPE o nā polokalamu Intel i kākoʻo ʻia, e nānā i ka ʻike pili.Manaʻo ʻo Intel iā ʻoe e hoʻohana i ka Intel Quartus Prime Power Analyzer Tool e hana i kahi loiloi mana BLVDS I/O pololei ma hope o kou hoʻopau ʻana i kāu hoʻolālā. Manaʻo ka Power Analyzer Tool i ka mana ma muli o nā kikoʻī o ka hoʻolālā ma hope o ka pau ʻana o kahi-a-alanui. Hoʻohana ka Power Analyzer Tool i ka hui pū ʻana o nā hana hōʻailona i hoʻokomo ʻia e ka mea hoʻohana, i loaʻa mai i ka simulation, a me nā hana hōʻailona i manaʻo ʻia, i hui pū ʻia me nā hiʻohiʻona kikoʻī kaapuni, e hāʻawi i nā kuhi mana pololei loa.
ʻIke pili

• Mokuna Nānā Mana, Intel Quartus Prime Pro Edition Handbook
  Hāʻawi i ka ʻike hou aʻe e pili ana i ka mea paahana mana Intel Quartus Prime Pro Edition Power Analyzer no ka Intel Stratix 10, Intel Arria 10, a me Intel Cyclone 10 GX.
• Mokuna Nānā Mana, Intel Quartus Prime Standard Edition Handbook
  Hāʻawi i ka ʻike hou aʻe e pili ana i ka mea hana mana Analyzer Power Intel Quartus Prime Standard Edition no ka Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, a me Intel MAX 10 ʻohana hāmeʻa.
• ʻO ka ʻaoʻao ʻaoʻao o nā mea helu mana mua (EPE) a me Power Analyzer
  Hāʻawi i ka ʻike hou aku e pili ana i ka EPE a me ka mea hana Intel Quartus Prime Power Analyzer.
• Ke hoʻokō ʻana i ka Interface LVDS Bus ma nā ʻohana Device Intel FPGA i kākoʻo ʻia ma ka ʻaoʻao 3
  Hoʻopaʻa inoa i nā kūlana I/O e koho ai i ka EPE e koho i ka hoʻohana mana BLVDS.

Hoʻolālā BLVDS Example
ʻO ka hoʻolālā exampe hōʻike iā ʻoe pehea e hoʻomaka koke ai i ka BLVDS I/O buffer i nā mea i kākoʻo ʻia me nā kumu nui I/O (GPIO) IP cores i loko o ka polokalamu Intel Quartus Prime.

•  Nā polokalamu Intel Stratix 10, Intel Arria 10, a me Intel Cyclone 10 GX—e hoʻohana i ka GPIO Intel FPGA IP core.
•  Nā polokalamu Intel MAX 10—e hoʻohana i ka GPIO Lite Intel FPGA IP core.
•  ʻO nā mea hana ʻē aʻe a pau i kākoʻo ʻia—e hoʻohana i ka ALTIOBUF IP core.

Hiki iā ʻoe ke hoʻoiho i ka ex designample mai ka loulou i ka ʻike pili. No ka laʻana BLVDS I/O buffer, manaʻo ʻo Intel i kēia mau mea:

•  E hoʻokō i ke kumu GPIO IP ma ke ʻano bidirectional me ke ʻano ʻokoʻa.
•  E hāʻawi i ka maʻamau I/O i nā pine bidirectional:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, a me Intel MAX 10 mea hana.
•  ʻOkoʻa SSTL-2 Papa I a i ʻole Papa II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, a me Cyclone V.
• ʻOkoʻa SSTL-18 Papa I a i ʻole Papa II—Intel Stratix 10, Intel Arria 10, a me nā mea hana Intel Cyclone 10 GX.

Hoʻokomo a i ʻole Output Buffers hana i ka wā kākau a heluhelu

• Loaʻa i ka awa oe ka hōʻailona oe mai ke kumu o ka mea hana e hiki ai a hoʻopau paha i nā pale puka puka hoʻokahi.
•  E mālama haʻahaʻa i ka hōʻailona oe e hōʻike ʻekolu i nā pale puka i ka wā o ka heluhelu ʻana.
•  ʻO ka hana o ka ʻīpuka AND ʻo ia ke hoʻōki i ka hōʻailona i hoʻouna ʻia mai ka hoʻi ʻana i loko o ke kumu o ka mīkini. Hoʻohana mau ʻia ka pahu hoʻokomo ʻokoʻa.

ʻIke pili

•  I/O Buffer (ALTIOBUF) IP Core alakaʻi hoʻohana
•  GPIO IP Core alakaʻi hoʻohana
•  Nā alakaʻi alakaʻi hoʻokō Intel MAX 10 I/O
• Hoʻolauna i nā Intel FPGA IP Cores
• Hoʻolālā Examples no AN 522

Hāʻawi i ka Intel Quartus Prime design exampi hoʻohana ʻia ma kēia palapala noi.
Hoʻolālā ExampNā alakaʻi no nā polokalamu Intel Stratix 10
Pili kēia mau ʻanuʻu i nā polokalamu Intel Stratix 10 wale nō. E hōʻoia e hoʻohana ʻoe i ka GPIO Intel FPGA IP core.

1. E hana i kahi GPIO Intel FPGA IP core hiki ke kākoʻo i kahi hoʻokomo lua a me ka hoʻopuka puka.
   • a. E hoʻomaka koke i ka GPIO Intel FPGA IP core.
   • b. Ma ka ʻIke ʻIke, koho Bidir.
   • c. Ma ka ʻikepili laula, e hoʻokomo i ka 1.
   • d. E ho'ā i ka hoʻohana ʻana i ka pale ʻokoʻa.
   • e. Ma ke ano kakau, koho ole.
2. E hoʻohui i nā modula a me nā awa komo a me nā puka puka e like me ka mea i hōʻike ʻia ma kēia kiʻi:
   Hoʻohui ʻia nā awa hoʻokomo a me nā puka puka Example no nā polokalamu Intel Stratix 10
3. Ma ka Luna Hoʻoponopono, e hoʻokaʻawale i ka maʻamau I/O kūpono e like me ka mea i hōʻike ʻia ma ke kiʻi aʻe. Hiki iā ʻoe ke hoʻonohonoho i ka ikaika o kēia manawa a me nā koho helu pepehi. A i ʻole, ʻo ka polokalamu Intel Quartus Prime ka mea i hoʻonohonoho i nā hoʻonohonoho paʻamau.
   BLVDS I/O Assignment in the Intel Quartus Prime Assignment Editor for Intel Stratix 10 Devices
4. E hōʻuluʻulu a hana i ka hoʻohālikelike hana me ka ModelSim* - polokalamu Intel FPGA Edition.

ʻIke pili

• ModelSim - Kākoʻo lako polokalamu Intel FPGA Edition
  Hāʻawi i ka ʻike hou aʻe e pili ana i ka polokalamu ModelSim - Intel FPGA Edition a loaʻa nā loulou like ʻole i nā kumuhana e like me ka hoʻonohonoho ʻana, hoʻohana, a me ka hoʻoponopono pilikia.
• Nā Kūlana I/O no ka BLVDS Interface ma Intel FPGA Devices ma ka ʻaoʻao 7
  Papa inoa i nā pine a me nā kūlana I/O hiki iā ʻoe ke hāʻawi lima lima i nā polokalamu Intel FPGA i kākoʻo ʻia no nā noi BLVDS.
• Hoʻolālā Examples no AN 522
  Hāʻawi i ka Intel Quartus Prime design exampi hoʻohana ʻia ma kēia palapala noi.

Hoʻolālā ExampNā alakaʻi no nā mea hana Intel Arria 10
Pili kēia mau ʻanuʻu i nā polokalamu Intel Arria 10 me ka hoʻohana ʻana iā Intel Quartus Prime Standard Edition wale nō. E hōʻoia e hoʻohana ʻoe i ka GPIO Intel FPGA IP core.

1. E wehe i ka StratixV_blvds.qar file e lawe mai i ka Stratix V design exampi loko o ka polokalamu Intel Quartus Prime Standard Edition.
2. E neʻe i ka hoʻolālā exampe hoʻohana i ka GPIO Intel FPGA IP core:
   • a. Ma ka papa kuhikuhi, koho Project ➤ Upgrade IP Components.
   • b. Kaomi pālua i ka hui "ALIOBUF".
     Hōʻike ʻia ka puka makani MegaWizard Plug-In Manager no ka ALTIOBUF IP core.
   • c. Hoʻopau i ka papahana hoʻokūkū/paʻamau.
   • d. Ma ka ʻohana hāmeʻa i koho ʻia i kēia manawa, koho iā Arria 10.
   • e. Kaomi i ka Finish a laila kaomi hou i ka Finish.
   • f. I ka pahu kamaʻilio i hōʻike ʻia, kaomi OK.
     Hana ka polokalamu Intel Quartus Prime Pro Edition i ke kaʻina hana neʻe a hōʻike i ka hoʻoponopono hoʻoponopono GPIO IP.
3. E hoʻonohonoho i ka GPIO Intel FPGA IP core e kākoʻo i kahi hoʻokomo ʻelua a me ka hoʻopuka puka.
   • a. Ma ka ʻIke ʻIke, koho Bidir.
   • b. Ma ka ʻikepili laula, e hoʻokomo i ka 1.
   • c. E hoʻā i ka hoʻohana ʻana i ka pale ʻokoʻa.
   • d. Kaomi Hoʻopau a hana i ka IP core.
4. E hoʻohui i nā modula a me nā awa komo a me nā puka puka e like me ka mea i hōʻike ʻia ma kēia kiʻi:
   Hoʻohui ʻia nā awa hoʻokomo a me nā puka puka Example no nā polokalamu Intel Arria 10
5. Ma ka Luna Hoʻoponopono, e hoʻokaʻawale i ka maʻamau I/O kūpono e like me ka mea i hōʻike ʻia ma ke kiʻi aʻe. Hiki iā ʻoe ke hoʻonohonoho i ka ikaika o kēia manawa a me nā koho helu pepehi. Inā ʻaʻole, e manaʻo ka polokalamu Intel Quartus Prime Standard Edition i nā hoʻonohonoho paʻamau no nā polokalamu Intel Arria 10-ʻokoʻa SSTL-18 Class I a i ʻole Class II I/O maʻamau.
   BLVDS I/O Assignment ma ka Intel Quartus Prime Assignment Editor no Intel Arria 10 DevicesNānā:
   No nā polokalamu Intel Arria 10, hiki iā ʻoe ke hāʻawi lima i nā wahi p a me n pin no nā pine LVDS me ka Luna Hoʻoponopono.
6. E hōʻuluʻulu a hana i ka simulation hana me ka polokalamu ModelSim - Intel FPGA Edition.

ʻIke pili

• ModelSim - Kākoʻo lako polokalamu Intel FPGA Edition
  Hāʻawi i ka ʻike hou aʻe e pili ana i ka polokalamu ModelSim - Intel FPGA Edition a loaʻa nā loulou like ʻole i nā kumuhana e like me ka hoʻonohonoho ʻana, hoʻohana, a me ka hoʻoponopono pilikia.
• Nā Kūlana I/O no ka BLVDS Interface ma Intel FPGA Devices ma ka ʻaoʻao 7
  Papa inoa i nā pine a me nā kūlana I/O hiki iā ʻoe ke hāʻawi lima lima i nā polokalamu Intel FPGA i kākoʻo ʻia no nā noi BLVDS.
• Hoʻolālā Examples no AN 522
  Hāʻawi i ka Intel Quartus Prime design exampi hoʻohana ʻia ma kēia palapala noi.

Hoʻolālā ExampNā alakaʻi no nā polokalamu Intel MAX 10
Pili kēia mau ʻanuʻu i nā polokalamu Intel MAX 10 wale nō. E hōʻoia ʻoe e hoʻohana i ka GPIO Lite Intel FPGA IP core.

1. E hana i kahi GPIO Lite Intel FPGA IP core i hiki ke kākoʻo i ka hoʻokomo ʻelua a me ka hoʻopuka puka.
   • a. E hoʻomaka koke i ka GPIO Lite Intel FPGA IP core.
   • b. Ma ka ʻIke ʻIke, koho Bidir.
   • c. Ma ka ʻikepili laula, e hoʻokomo i ka 1.
   • d. E hoʻohana i ka hoʻohana ʻana i ka pale ʻokoʻa pseudo.
   • e. Ma ke ano kakau, koho Bypass.
2. E hoʻohui i nā modula a me nā awa komo a me nā puka puka e like me ka mea i hōʻike ʻia ma kēia kiʻi:
    Hoʻohui ʻia nā awa hoʻokomo a me nā puka puka Example no nā polokalamu Intel MAX 10
3. Ma ka Luna Hoʻoponopono, e hoʻokaʻawale i ka maʻamau I/O kūpono e like me ka mea i hōʻike ʻia ma ke kiʻi aʻe. Hiki iā ʻoe ke hoʻonohonoho i ka ikaika o kēia manawa a me nā koho helu pepehi. A i ʻole, ʻo ka polokalamu Intel Quartus Prime ka mea i hoʻonohonoho i nā hoʻonohonoho paʻamau.
   BLVDS I/O Assignment in the Intel Quartus Prime Assignment Editor for Intel MAX 10 Devices
4. E hōʻuluʻulu a hana i ka simulation hana me ka polokalamu ModelSim - Intel FPGA Edition.

ʻIke pili

• ModelSim - Kākoʻo lako polokalamu Intel FPGA Edition
  Hāʻawi i ka ʻike hou aʻe e pili ana i ka polokalamu ModelSim - Intel FPGA Edition a loaʻa nā loulou like ʻole i nā kumuhana e like me ka hoʻonohonoho ʻana, hoʻohana, a me ka hoʻoponopono pilikia.
• Nā Kūlana I/O no ka BLVDS Interface ma Intel FPGA Devices ma ka ʻaoʻao 7
  Papa inoa i nā pine a me nā kūlana I/O hiki iā ʻoe ke hāʻawi lima lima i nā polokalamu Intel FPGA i kākoʻo ʻia no nā noi BLVDS.
• Hoʻolālā Examples no AN 522
  Hāʻawi i ka Intel Quartus Prime design exampi hoʻohana ʻia ma kēia palapala noi.

Hoʻolālā ExampNā alakaʻi no nā polokalamu i kākoʻo ʻia koe wale nō ʻo Intel Arria 10, Intel Cyclone 10 GX, a me Intel MAX 10.

Pili kēia mau ʻanuʻu i nā polokalamu i kākoʻo ʻia koe wale nō ʻo Intel Arria 10, Intel Cyclone 10 GX, a me Intel MAX 10. E hōʻoia e hoʻohana ʻoe i ka ALTIOBUF IP core.

1.  E hana i kahi ALTIOBUF IP core hiki ke kākoʻo i ka hoʻokomo ʻelua a me ka pale puka puka:
   • a. E hoʻomaka koke i ka ALTIOBUF IP core.
   • b. E hoʻopaʻa i ka module ma ke ʻano he pale ʻelua.
   • c. He aha ka helu o nā pale e hoʻomaka koke, e hoʻokomo i ka 1.
   • d. E hoʻohana i ke ʻano ʻokoʻa.
2. E hoʻohui i nā modula a me nā awa komo a me nā puka puka e like me ka mea i hōʻike ʻia ma kēia kiʻi:
    Hoʻohui ʻia nā awa hoʻokomo a me nā puka puka Example no nā lako a pau i kākoʻo ʻia koe wale nō ʻo Intel Arria 10, Intel Cyclone 10 GX, a me Intel MAX 10 Device
3. Ma ka Luna Hoʻoponopono, e hāʻawi i ka maʻamau I/O kūpono e like me ka mea i hōʻike ʻia ma ke kiʻi aʻe e like me kāu hāmeʻa. Hiki iā ʻoe ke hoʻonohonoho i ka ikaika o kēia manawa a me nā koho helu pepehi. A i ʻole, ʻo ka polokalamu Intel Quartus Prime ka mea i hoʻonohonoho i nā hoʻonohonoho paʻamau.
   • Nā mea hana Intel Cyclone 10 LP, Cyclone IV, Cyclone III, a me Cyclone III LS—BLVDS I/O maʻamau i nā pine ʻelua p a me n e like me ka hōʻike ʻana ma ke kiʻi ma lalo nei.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, a me Cyclone V—Ka maʻamau SSTL-2 Papa I a i ʻole Papa II I/O maʻamau.
     BLVDS I/O Assignment in the Intel Quartus Prime Assignment EditorNānā: Hiki iā ʻoe ke hāʻawi lima i nā wahi p a me n pine no kēlā me kēia mea i kākoʻo ʻia me ka Luna Hoʻoponopono. No nā mea i kākoʻo ʻia a me nā pine āu e hāʻawi lima ai, e nānā i ka ʻike pili.
4. E hōʻuluʻulu a hana i ka simulation hana me ka polokalamu ModelSim - Intel FPGA Edition.

Example o Nā hopena hoʻohālike hana
Ke hōʻoia ʻia ka hōʻailona oe, aia ka BLVDS i ke ʻano hana kākau. Ke hoʻopau ʻia ka hōʻailona oe, aia ka BLVDS i ke ʻano hana heluhelu.Nānā:
No ka hoʻohana ʻana i ka hoʻohana ʻana iā Verilog HDL, hiki iā ʻoe ke hoʻohana i ka blvds_tb.v testbench, i hoʻokomo ʻia i loko o kēlā me kēia hoʻolālā example.
ʻIke pili

• ModelSim - Kākoʻo lako polokalamu Intel FPGA Edition
  Hāʻawi i ka ʻike hou aʻe e pili ana i ka polokalamu ModelSim - Intel FPGA Edition a loaʻa nā loulou like ʻole i nā kumuhana e like me ka hoʻonohonoho ʻana, hoʻohana, a me ka hoʻoponopono pilikia.
• Nā Kūlana I/O no ka BLVDS Interface ma Intel FPGA Devices ma ka ʻaoʻao 7
  Papa inoa i nā pine a me nā kūlana I/O hiki iā ʻoe ke hāʻawi lima lima i nā polokalamu Intel FPGA i kākoʻo ʻia no nā noi BLVDS.
• Hoʻolālā Examples no AN 522
  Hāʻawi i ka Intel Quartus Prime design exampi hoʻohana ʻia ma kēia palapala noi.

Nānā Hana Hana

Hōʻike ka loiloi hana multipoint BLVDS i ka hopena o ka pau ʻana o ke kaʻa, ka hoʻouka ʻana, nā mea hoʻokele a me nā ʻano mea hoʻokipa, a me kahi o ka mea hoʻokipa mai ka mea hoʻokele ma ka ʻōnaehana. Hiki iā ʻoe ke hoʻohana i ka BLVDS design examples e kālailai i ka hana o ka noi multipoint:

•  Hoʻolālā ʻo Cyclone III BLVDS example—keia manao exampHoʻopili ʻia ka le i nā pūʻulu hāmeʻa Stratix, Arria, a me Cyclone i kākoʻo ʻia. No ka ʻohana polokalamu Intel Arria 10 a i ʻole Intel Cyclone 10 GX, pono ʻoe e neʻe i ka hoʻolālā exampe hoʻohana mua i ka ʻohana kelepona ma mua o kou hoʻohana ʻana.
• Hoʻolālā Intel MAX 10 BLVDS example—keia manao examppili i ka ʻohana mea hana Intel MAX 10.
• ʻO ka hoʻolālā Intel Stratix 10 BLVDS example—keia manao examppili ia i ka ʻohana polokalamu Intel Stratix 10.

Nānā:
Hoʻokumu ʻia ka loiloi hana o kahi multipoint BLVDS ma kēia ʻāpana ma ka Cyclone III BLVDS input/output buffer information specification (IBIS) model simulation ma HyperLynx*.
Manaʻo ʻo Intel e hoʻohana ʻoe i kēia mau hiʻohiʻona Intel IBIS no ka hoʻohālikelike:

• Nā mea hana Stratix III, Stratix IV, a me Stratix V—ke kumu hoʻohālike SSTL-2 IBIS ʻokoʻa o nā mea hana.
• Nā polokalamu Intel Stratix 10, Intel Arria 10(2) a me Intel Cyclone 10 GX:
  •  Paʻa puka—Kōkohu SSTL-18 IBIS ʻokoʻa
  • Paʻa hoʻokomo—hoʻohālike LVDS IBIS

ʻIke pili

• Intel FPGA IBIS ʻaoʻao Model
  Hāʻawi i nā hoʻoiho ʻana o nā hiʻohiʻona mea hana Intel FPGA.
•  Hoʻolālā Examples no AN 522
  Hāʻawi i ka Intel Quartus Prime design exampi hoʻohana ʻia ma kēia palapala noi.

Hoʻonohonoho Pūnaewele

 ʻO Multipoint BLVDS me Cyclone III BLVDS Transceivers
Hōʻike kēia kiʻi i ka schematic o kahi topology multipoint me nā transceivers Cyclone III BLVDS (i kapa ʻia ʻo U1 a i U10).ʻO ka laina hoʻouna kaʻa kaʻa i manaʻo ʻia he mau hiʻohiʻona kēia:

•  He laina huki
•  ʻO ke ʻano impedance o 50 Ω
• ʻO ka capacitance hiʻohiʻona o 3.6 pF no ka ʻīniha
•  10 iniha ka loa
• ʻO nā hiʻohiʻona Intel Arria 10 IBIS he mea mua a ʻaʻole i loaʻa ma ka hiʻohiʻona Intel IBIS. web ʻaoʻao. Inā makemake ʻoe i kēia mau hiʻohiʻona Intel Arria 10 IBIS, e kelepona iā Intel.
• ʻO ka impedance ʻano ʻokoʻa o ka pahi ma kahi o 100 Ω
•  ʻO ka mamao ma waena o kēlā me kēia transceiver o 1 ʻīniha
• Hoʻopau ʻia ke kaʻa ma nā ʻaoʻao ʻelua me ka resistor hoʻopau RT

• ʻO ka ikaika kaʻa paʻamau o 12 mA
• Hoʻonohonoho paʻamau i nā hoʻonohonoho hoʻopaʻa haʻahaʻa
• Pin capacitance o kēlā me kēia transceiver o 6 pF
•  ʻO Stub ma kēlā me kēia transceiver BLVDS he microstrip 1-inch o ka impedance hiʻohiʻona o 50 Ω a me ka capacitance hiʻohiʻona o 3 pF i kēlā me kēia iniha.
•  Manaʻo ʻia ʻo 2 pF ka mana o ka pilina (mea hoʻohui, pad, a ma PCB) o kēlā me kēia transceiver i ke kaʻa.
• ʻO ka nui o ka capacitance o kēlā me kēia ukana ma kahi o 11 pF

No 1-iniha hoʻouka spacing, ua like ka capacitance puʻunaue me 11 pF no ka ʻīniha. E hoʻemi i ka noʻonoʻo ʻana i hana ʻia e nā stubs, a e hōʻemi hoʻi i nā hōʻailona e puka mai ana
ka mea hoʻokele, hoʻokomo ʻia kahi impedance pili i ka 50 Ω resistor RS ma ka puka o kēlā me kēia transceiver.

Hoʻopau kaʻaahi
ʻO ka impedance kūpono o ke kaʻa i hoʻopiha piha ʻia ʻo 52 Ω inā ʻoe e hoʻololi i ka capacitance hiʻohiʻona o ke kaʻa a me ka capacitance i puʻunaue ʻia i kēlā me kēia ʻāpana lōʻihi o ka hoʻonohonoho i loko o ka hoʻohālikelike impedance ʻokoʻa kūpono. No ka hōʻailona hōʻailona kūpono, pono ʻoe e hoʻohālikelike iā RT me 52 Ω. Hōʻike nā kiʻi ma lalo nei i nā hopena o ka hoʻohālikelike ʻia, lalo-, a me ka hoʻopau ʻana i ka nalu ʻokoʻa (VID) ma nā pine hoʻokomo mea hoʻokipa. ʻO 100 Mbps ka helu ʻikepili. Ma kēia mau helu, ʻo ka hoʻopau ʻana ma lalo (RT = 25 Ω) ka hopena i ka noʻonoʻo ʻana a me ka hōʻemi nui ʻana o ka palena leo. I kekahi mau hihia, ma lalo o ka ho'opau 'ia 'ana, 'a'ole 'o ia i ka paepae ho'okipa (VTH = ± 100 mV). Ke hoʻololi ʻia ʻo RT i 50 Ω, aia kahi palena leo nui e pili ana i ka VTH a ʻaʻole hiki ke noʻonoʻo.

Ka hopena o ka hoʻopau ʻana i ke kaʻa (Keaukaha ma U1, Mea Loaʻa ma U2)
Ma kēia kiʻi, hana ʻo U1 ma ke ʻano he transmitter a ʻo U2 i U10 nā mea hoʻokipa.

Ka hopena o ka hoʻopau ʻana i ke kaʻa (Keaukaha ma U1, Mea Loaʻa ma U10)
Ma kēia kiʻi, hana ʻo U1 ma ke ʻano he transmitter a ʻo U2 i U10 nā mea hoʻokipa.

Ka hopena o ka hoʻopau ʻana i ke kaʻa (Keaukaha ma U5, Mea Loaʻa ma U6)
Ma kēia kiʻi, ʻo U5 ka mea hoʻouna a ʻo ke koena nā mea hoʻokipa.

Ka hopena o ka hoʻopau ʻana i ke kaʻa (Keaukaha ma U5, Mea Loaʻa ma U10)
Ma kēia kiʻi, ʻo U5 ka mea hoʻouna a ʻo ke koena nā mea hoʻokipa.ʻO ke kūlana pili o ka mea hoʻokele a me ka mea hoʻokipa ma ke kaʻa e pili pū i ka maikaʻi o ka hōʻailona i loaʻa. ʻO ka mea hoʻokipa kokoke loa i ka mea hoʻokele e ʻike i ka hopena ʻoi loa o ka laina hoʻouna no ka mea ma kēia wahi, ʻo ka wikiwiki ka wikiwiki. ʻOi aku ka maikaʻi o kēia inā aia ka mea hoʻokele ma waena o ke kaʻa.
No exampe, e hoohalike i ka Helu 16 ma ka aoao 20 a me ka Helu 18 ma ka aoao 21. Hōʻike ka VID ma ka mea hoʻokipa U6 (ke kalaiwa ma U5) i ke kani nui aku ma mua o kēlā ma ka mea hoʻokipa U2 (ke kalaiwa ma U1). Ma ka ʻaoʻao ʻē aʻe, ua hoʻolōʻihi ʻia ka lihi o ka ʻaoʻao ke loaʻa ka mea hoʻokipa ma kahi mamao aku mai ka mea hoʻokele. ʻO ka manawa piʻi nui loa i hoʻopaʻa ʻia he 1.14 ns me ka mea hoʻokele aia ma kekahi ʻaoʻao o ke kaʻa (U1) a me ka mea hoʻokipa ma kekahi ʻaoʻao (U10).

Ka lōʻihi o ka Stub
ʻAʻole hoʻonui ka lōʻihi o ka stub lōʻihi i ka manawa lele mai ka mea hoʻokele a hiki i ka mea hoʻokipa, akā e hopena pū kekahi i ka capacitance haʻahaʻa nui aʻe, kahi e noʻonoʻo nui ai.

Ka hopena o ka hoʻonui ʻana i ka lōʻihi stub (ke kalaiwa ma U1, ka mea lawe ma U10)
Hoʻohālikelike kēia helu i ka VID ma U10 ke hoʻonui ʻia ka lōʻihi o ka stub mai hoʻokahi ʻīniha a ʻelua ʻīniha a aia ka mea hoʻokele ma U1.

Hoʻopau Stub
Pono ʻoe e hoʻohālikelike i ka impedance o ka mea hoʻokele me ka impedance ʻano stub. ʻO ka hoʻokomo ʻana i ka RS hoʻopau hoʻopau ʻana ma ka hoʻopuka hoʻokele kaʻa e hōʻemi nui i ka hopena ʻino o ka laina hoʻouna i hoʻokumu ʻia e ka stub lōʻihi a me ka uku wikiwiki. Eia kekahi, hiki ke hoʻololi ʻia ʻo RS e attenuate i ka VID e hoʻokō i ka kikoʻī o ka mea hoʻokipa.

Ka hopena o ka hoʻopau ʻana i ka Stub (Keaukaha ma U1, Mea Loaʻa ma U2 a me U10)
Hoʻohālikelike kēia helu i ka VID ma U2 a me U10 ke hoʻouna ʻo U1.

Ka Uku Pepehi Keaukaha
ʻO ka wikiwiki wikiwiki e kōkua i ka hoʻomaikaʻi ʻana i ka manawa ala, ʻoi aku hoʻi ma ka mea hoʻokipa ma kahi mamao loa mai ka mea hoʻokele. Eia nō naʻe, ʻoi aku ka nui o ka make wikiwiki e hoʻonui i ke kani ʻana ma muli o ka noʻonoʻo ʻana.

Ka hopena o ke Keaukaha Edge Rate (Keaukaha ma U1, Mea Loaʻa ma U2 a me U10)
Hōʻike kēia kiʻi i ka hopena o ka make o ka mea hoʻokele. Hoʻohālikelike ʻia ma waena o ka lohi a me ka wikiwiki me ka ikaika 12 mA. Aia ka mea hoʻokele ma U1 a nānā ʻia nā ʻano nalu ʻokoʻa ma U2 a me U10.

Hoʻokō Pūnaewele holoʻokoʻa

Hoʻoholo ʻia ka helu ʻikepili kiʻekiʻe loa i kākoʻo ʻia e kahi multipoint BLVDS ma ka nānā ʻana i ke kiʻikuhi maka o ka mea hoʻokipa mamao loa mai kahi mea hoʻokele. Ma kēia wahi, ʻo ka hōʻailona i hoʻouna ʻia ʻoi aku ka lohi o ka lihi a pili i ka wehe ʻana o ka maka. ʻOiai ʻo ka maikaʻi o ka hōʻailona i loaʻa a me ka pahuhopu margin noise e pili ana i nā noi, ʻoi aku ka nui o ka wehe ʻana o ka maka, ʻoi aku ka maikaʻi. Eia naʻe, pono ʻoe e nānā i ka mea hoʻokipa kokoke i ka mea hoʻokele, no ka mea, ʻoi aku ka maikaʻi o ka hopena o ka laina hoʻouna inā kokoke ka mea hoʻokipa i ka mea hoʻokele.
Kiʻi 23. Nānā Maka ma 400 Mbps (Keaukaha ma U1, Loaʻa ma U2 a me U10)
Hōʻike kēia kiʻi i nā kiʻikuhi maka ma U2 (ka ʻāʻī ʻulaʻula) a me ka U10 (ka pōuliuli) no ka helu ʻikepili ma 400 Mbps. Manaʻo ʻia ʻo Jitter Random o kahi 1% ʻāpana i ka simulation. Aia ka mea hoʻokele ma U1 me nā hoʻonohonoho paʻamau o kēia manawa a me nā hoʻonohonoho helu pepehi. Hoʻopiha piha ʻia ke kaʻa me ka RT = 50 Ω. Aia ka maka liʻiliʻi loa ma U10, ʻo ia ka mamao loa mai U1. ʻO ke kiʻekiʻe o ka maka sampalakaʻi ʻia ma ka 0.5 ʻāpana waena he 692 mV a me 543 mV no U2 a me U10. Aia ka palena leo nui e pili ana i ka VTH = ± 100 mV no nā hihia ʻelua.

Moʻolelo Hoʻoponopono Hou no AN 522: Ke hoʻokō nei i ka Interface Bus LVDS ma nā ʻohana polokalamu Intel FPGA i kākoʻo ʻia.

Palapala / Punawai

intel AN 522 Ke hoʻokō nei i ka Interface Bus LVDS ma nā ʻohana polokalamu FPGA i kākoʻo ʻia [pdf] Ke alakaʻi hoʻohana AN 522 Ke hoʻokō nei i ka Interface LVDS Bus ma nā ʻohana mea FPGA i kākoʻo ʻia, AN 522, hoʻokō i ka Interface LVDS Bus i nā ʻohana mea FPGA i kākoʻo ʻia, Interface i nā ʻohana mea FPGA i kākoʻo ʻia, nā ʻohana mea pono FPGA

Nā kuhikuhi

• Palapala Hoʻohana