intel AN 522 ການປະຕິບັດການໂຕ້ຕອບ Bus LVDS ໃນຄອບຄົວອຸປະກອນ FPGA ທີ່ຮອງຮັບ

ລົດເມ LVDS (BLVDS) ຂະຫຍາຍຄວາມສາມາດຂອງການສື່ສານຈຸດຕໍ່ຈຸດຂອງ LVDS ໄປສູ່ການຕັ້ງຄ່າຫຼາຍຈຸດ. Multipoint BLVDS ສະຫນອງການແກ້ໄຂທີ່ມີປະສິດທິພາບສໍາລັບຄໍາຮ້ອງສະຫມັກ backplane multipoint.

ຮອງຮັບການຈັດຕັ້ງປະຕິບັດ BLVDS ໃນອຸປະກອນ Intel FPGA

ທ່ານສາມາດປະຕິບັດການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel ເຫຼົ່ານີ້ໂດຍໃຊ້ມາດຕະຖານ I/O ທີ່ລະບຸໄວ້.

ໝາຍເຫດ:
ຄວາມແຮງຂອງໄດທີ່ຂຽນໂປຣແກຣມໄດ້ ແລະຄຸນສົມບັດອັດຕາການລ້າໃນອຸປະກອນເຫຼົ່ານີ້ອະນຸຍາດໃຫ້ທ່ານປັບແຕ່ງລະບົບ multipoint ຂອງທ່ານເພື່ອປະສິດທິພາບສູງສຸດ. ເພື່ອກໍານົດອັດຕາຂໍ້ມູນສູງສຸດທີ່ສະຫນັບສະຫນູນ, ດໍາເນີນການຈໍາລອງຫຼືການວັດແທກໂດຍອີງໃສ່ການຕິດຕັ້ງລະບົບສະເພາະແລະຄໍາຮ້ອງສະຫມັກຂອງທ່ານ.
BLVDS ເກີນview ໃນໜ້າ 4
ເຕັກໂນໂລຊີ BLVDS ໃນອຸປະກອນ Intel ໃນໜ້າທີ 6
ການບໍລິໂພກພະລັງງານ BLVDS ໃນໜ້າ 9
BLVDS Design Example ຢູ່ໃນ ໜ້າ 10
ການວິເຄາະປະສິດທິພາບໜ້າ 17
ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ AN 522: ການປະຕິບັດການໂຕ້ຕອບ Bus LVDS ໃນຄອບຄົວອຸປະກອນ Intel FPGA ທີ່ສະຫນັບສະຫນູນໃນຫນ້າ 25
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
ມາດຕະຖານ I/O ສໍາລັບການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel FPGA ໃນໜ້າ 7

BLVDS ເກີນview

ລະບົບ multipoint BLVDS ປົກກະຕິປະກອບດ້ວຍຈໍານວນຂອງຄູ່ transmitter ແລະ receiver (transceivers) ທີ່ເຊື່ອມຕໍ່ກັບລົດເມ.
Multipoint BLVDSການຕັ້ງຄ່າໃນຮູບກ່ອນໜ້ານີ້ສະໜອງການສື່ສານເຄິ່ງຄູ່ສອງທິດທາງ ໃນຂະນະທີ່ຫຼຸດຄວາມໜາແໜ້ນຂອງການເຊື່ອມຕໍ່ກັນໜ້ອຍລົງ. ເຄື່ອງສົ່ງສັນຍານໃດໆສາມາດປະຕິບັດບົດບາດຂອງເຄື່ອງສົ່ງສັນຍານໄດ້, ໂດຍເຄື່ອງສົ່ງສັນຍານທີ່ຍັງເຫຼືອເຮັດຫນ້າທີ່ເປັນຕົວຮັບ (ພຽງແຕ່ຫນຶ່ງເຄື່ອງສົ່ງສາມາດເຄື່ອນໄຫວໃນເວລາ). ການ​ຄວບ​ຄຸມ​ການ​ຈະ​ລາ​ຈອນ​ລົດ​ເມ, ບໍ່​ວ່າ​ຈະ​ໂດຍ​ຜ່ານ​ການ​ອະ​ນຸ​ສັນ​ຍາ​ຫຼື​ການ​ແກ້​ໄຂ​ຮາດ​ແວ​ແມ່ນ​ຈໍາ​ເປັນ​ໂດຍ​ປົກ​ກະ​ຕິ​ເພື່ອ​ຫຼີກ​ເວັ້ນ​ການ​ຂັດ​ແຍ່ງ​ກັນ​ຂອງ​ຄົນ​ຂັບ​ລົດ​ເມ. ການປະຕິບັດຂອງ multipoint BLVDS ໄດ້ຮັບຜົນກະທົບຢ່າງຫຼວງຫຼາຍຈາກການໂຫຼດ capacitive ແລະການຢຸດຢູ່ໃນລົດເມ.
ການພິຈາລະນາການອອກແບບ
ການອອກແບບ multipoint ທີ່ດີຕ້ອງພິຈາລະນາການໂຫຼດ capacitive ແລະການຢຸດຢູ່ໃນລົດເມເພື່ອໃຫ້ໄດ້ຄວາມສົມບູນຂອງສັນຍານທີ່ດີກວ່າ. ທ່ານ​ສາ​ມາດ​ຫຼຸດ​ຜ່ອນ​ຄວາມ​ສາ​ມາດ​ຂອງ​ການ​ໂຫຼດ​ໄດ້​ໂດຍ​ການ​ເລືອກ transceiver ທີ່​ມີ​ຄວາມ​ຈຸ pin ຕໍາ​່​, Connector ທີ່​ມີ capacitance ຕໍາ​່​, ແລະ​ຮັກ​ສາ​ຄວາມ​ຍາວ stub ສັ້ນ​. ຫນຶ່ງໃນການພິຈາລະນາການອອກແບບ multipoint BLVDS ແມ່ນ impedance ຄວາມແຕກຕ່າງທີ່ມີປະສິດທິພາບຂອງລົດເມທີ່ໂຫລດເຕັມ, ເອີ້ນວ່າ impedance ທີ່ມີປະສິດທິພາບ, ແລະການຊັກຊ້າການຂະຫຍາຍພັນຜ່ານລົດເມ. ການພິຈາລະນາການອອກແບບ multipoint BLVDS ອື່ນລວມມີຄວາມລຳອຽງທີ່ບໍ່ປອດໄພ, ປະເພດຕົວເຊື່ອມຕໍ່ ແລະ pin-out, ຮູບແບບການຕິດຕາມລົດເມ PCB, ແລະຂໍ້ສະເພາະຂອງອັດຕາຂອບຂອງໄດເວີ.
Impedance ປະສິດທິພາບ
ການ impedance ປະສິດທິພາບແມ່ນຂຶ້ນກັບ impedance ຕິດຕາມລົດເມ Zo ແລະການໂຫຼດ capacitive ສຸດລົດເມ. ຕົວເຊື່ອມຕໍ່, stub ໃນບັດ plug-in, ການຫຸ້ມຫໍ່, ແລະ capacitance input ຂອງ receiver ທັງຫມົດປະກອບສ່ວນກັບການໂຫຼດ capacitive, ເຊິ່ງຫຼຸດຜ່ອນ impedance ປະສິດທິພາບລົດເມ.
ສົມຜົນ 1. ສົມຜົນຄວາມແຕກຕ່າງລະຫວ່າງປະສິດທິພາບ
ໃຊ້ສົມຜົນນີ້ເພື່ອປະມານຄວາມຕ້ານທານຄວາມແຕກຕ່າງທີ່ມີປະສິດທິພາບຂອງລົດເມທີ່ໂຫລດ (Zeff).ບ່ອນທີ່:

• Zdiff (Ω) ≈ 2 × Zo = impedance ລັກສະນະທີ່ແຕກຕ່າງກັນຂອງລົດເມ
•  Co (pF/inch) = ລັກສະນະຄວາມອາດສາມາດຕໍ່ຫົວໜ່ວຍຄວາມຍາວຂອງລົດເມ
• CL (pF) = capacitance ຂອງແຕ່ລະໂຫຼດ
•  N = ຈໍານວນການໂຫຼດໃນລົດເມ
•  H (ນິ້ວ) = d × N = ຄວາມຍາວທັງຫມົດຂອງລົດເມ
•  d (inch) = ໄລຍະຫ່າງລະຫວ່າງແຕ່ລະ plug-in card
•  Cd (pF/inch) = CL/d = ຄວາມຈຸທີ່ແຈກຢາຍຕໍ່ຄວາມຍາວຂອງຫົວໜ່ວຍໃນທົ່ວລົດເມ

ການເພີ່ມຄວາມອາດສາມາດໃນການໂຫຼດ ຫຼື ໄລຍະຫ່າງລະຫວ່າງບັດ plug-in ທີ່ໃກ້ຊິດຈະຫຼຸດຜ່ອນຄວາມດັນທີ່ມີປະສິດທິພາບ. ເພື່ອເພີ່ມປະສິດຕິພາບຂອງລະບົບ, ມັນເປັນສິ່ງສໍາຄັນທີ່ຈະເລືອກເອົາຕົວສົ່ງສັນຍານແລະຕົວເຊື່ອມຕໍ່ຕ່ໍາ capacitance. ຮັກສາຄວາມຍາວຂອງລໍາຕົວຮັບແຕ່ລະອັນລະຫວ່າງຕົວເຊື່ອມຕໍ່ ແລະ PIN I/O ເຄື່ອງຮັບສັນຍານໃຫ້ສັ້ນເທົ່າທີ່ເປັນໄປໄດ້.
Impedance ປະສິດທິພາບປົກກະຕິທຽບກັບ Cd/Co
ຕົວ​ເລກ​ນີ້​ສະ​ແດງ​ໃຫ້​ເຫັນ​ຜົນ​ກະ​ທົບ​ຂອງ capacitance ແຈກ​ຢາຍ​ກ່ຽວ​ກັບ impedance ປະ​ສິດ​ທິ​ຜົນ​ປົກ​ກະ​ຕິ​.ການຢຸດເຊົາແມ່ນຈໍາເປັນໃນແຕ່ລະປາຍຂອງລົດເມ, ໃນຂະນະທີ່ຂໍ້ມູນໄຫຼໄປໃນທັງສອງທິດທາງ. ເພື່ອຫຼຸດຜ່ອນການສະທ້ອນແລະສຽງດັງໃນລົດເມ, ທ່ານຕ້ອງຈັບຄູ່ຕົວຕ້ານທານການຢຸດເຊົາກັບ impedance ທີ່ມີປະສິດທິພາບ. ສໍາລັບລະບົບທີ່ມີ Cd/Co = 3, impedance ທີ່ມີປະສິດທິພາບແມ່ນ 0.5 ເທົ່າຂອງ Zdiff. ດ້ວຍການຢຸດສອງເທົ່າໃນລົດເມ, ຜູ້ຂັບຂີ່ເຫັນການໂຫຼດທຽບເທົ່າ 0.25 ເທົ່າຂອງ Zdiff; ແລະດັ່ງນັ້ນຈຶ່ງຫຼຸດຜ່ອນການ swing ຂອງສັນຍານແລະຄວາມແຕກຕ່າງຂອງສຽງລົບກວນໃນທົ່ວວັດສະດຸປ້ອນຮັບ (ຖ້າໄດເວີ LVDS ມາດຕະຖານຖືກນໍາໃຊ້). ໄດເວີ BLVDS ແກ້ໄຂບັນຫານີ້ໂດຍການເພີ່ມກະແສໄຟຟ້າເພື່ອບັນລຸ voltage swing ຢູ່ inputs ຂອງ receiver.
ການຂະຫຍາຍພັນຊັກຊ້າ
ການຊັກຊ້າການຂະຫຍາຍພັນ (tPD = Zo × Co) ແມ່ນການຊັກຊ້າເວລາຜ່ານສາຍສົ່ງຕໍ່ຄວາມຍາວຂອງຫນ່ວຍ. ມັນຂຶ້ນກັບລັກສະນະ impedance ແລະລັກສະນະ
capacitance ຂອງລົດເມ.
ການຊັກຊ້າການຂະຫຍາຍພັນທີ່ມີປະສິດທິພາບ
ສໍາລັບລົດເມທີ່ໂຫລດ, ທ່ານສາມາດຄິດໄລ່ການຊັກຊ້າການຂະຫຍາຍພັນທີ່ມີປະສິດທິພາບດ້ວຍສົມຜົນນີ້. ທ່ານ​ສາ​ມາດ​ຄິດ​ໄລ່​ທີ່​ໃຊ້​ເວ​ລາ​ສໍາ​ລັບ​ສັນ​ຍານ​ທີ່​ຈະ​ແຜ່​ຂະ​ຫຍາຍ​ຈາກ​ຄົນ​ຂັບ A ກັບ​ຜູ້​ຮັບ B ເປັນ tPDEFF × ຄວາມ​ຍາວ​ຂອງ​ເສັ້ນ​ລະ​ຫວ່າງ​ຄົນ​ຂັບ A ແລະ​ເຄື່ອງ​ຮັບ B​.

ເຕັກໂນໂລຊີ BLVDS ໃນອຸປະກອນ Intel

ໃນອຸປະກອນ Intel ທີ່ຮອງຮັບ, ການໂຕ້ຕອບ BLVDS ແມ່ນຮອງຮັບໃນແຖວ ຫຼືຖັນ I/banks ໃດນຶ່ງທີ່ຂັບເຄື່ອນໂດຍ VCCIO ຂອງ 1.8 V (ອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX) ຫຼື 2.5 V (ອຸປະກອນທີ່ຮອງຮັບອື່ນໆ). ໃນທະນາຄານ I/O ເຫຼົ່ານີ້, ການໂຕ້ຕອບແມ່ນສະຫນັບສະຫນູນຢູ່ໃນ pins I/O ຄວາມແຕກຕ່າງ, ແຕ່ບໍ່ແມ່ນຢູ່ໃນການປ້ອນຂໍ້ມູນໂມງສະເພາະຫຼື pins ຜົນຜະລິດຂອງໂມງ. ຢ່າງໃດກໍຕາມ, ໃນອຸປະກອນ Intel Arria 10 ແລະ Intel Cyclone 10 GX, ການໂຕ້ຕອບ BLVDS ໄດ້ຮັບການສະຫນັບສະຫນູນໃນເຂັມໂມງສະເພາະທີ່ຖືກນໍາໃຊ້ເປັນ I/Os ທົ່ວໄປ.

•  ເຄື່ອງສົ່ງສັນຍານ BLVDS ໃຊ້ buffers ຂາອອກສອງອັນກັບ buffer ຜົນຜະລິດທີສອງທີ່ດໍາເນີນໂຄງການເປັນ inverted.
•  ເຄື່ອງຮັບ BLVDS ໃຊ້ Buffer ປ້ອນ LVDS ສະເພາະ.

BLVDS I/O Buffers ໃນອຸປະກອນທີ່ຮອງຮັບໃຊ້ input ຫຼື output buffers ທີ່ແຕກຕ່າງກັນຂຶ້ນກັບປະເພດຂອງຄໍາຮ້ອງສະຫມັກ:

• ແອັບພລິເຄຊັ່ນ Multidrop—ໃຊ້ input ຫຼື output buffer ຂຶ້ນກັບວ່າອຸປະກອນມີຈຸດປະສົງສຳລັບການເຮັດວຽກຂອງ driver ຫຼື receiver.
• ແອັບພລິເຄຊັນ Multipoint— ບັຟເຟີການສົ່ງອອກ ແລະ ບັຟເຟີການປ້ອນຂໍ້ມູນຈະແບ່ງປັນ PIN I/O ດຽວກັນ. ທ່ານຕ້ອງການໃຫ້ສັນຍານ output enable (oe) ເພື່ອ tri-state LVDS output buffer ເມື່ອມັນບໍ່ໄດ້ສົ່ງສັນຍານ.
•  ຢ່າເປີດໃຊ້ການປິດຊຸດຂອງຊິບ (RS OCT) ສໍາລັບ buffer ຜົນຜະລິດ.
• ໃຊ້ຕົວຕ້ານທານພາຍນອກຢູ່ທີ່ບັຟເຟີຜົນຜະລິດເພື່ອໃຫ້ການຈັບຄູ່ impedance ກັບ stub ໃນບັດ plug-in.
• ຢ່າເປີດໃຊ້ການສິ້ນສຸດຄວາມແຕກຕ່າງໃນຊິບ (RD OCT) ສໍາລັບ buffer ວັດສະດຸປ້ອນຄວາມແຕກຕ່າງເນື່ອງຈາກການຢຸດລົດເມປົກກະຕິແລ້ວແມ່ນປະຕິບັດໂດຍໃຊ້ຕົວຕ້ານທານການສິ້ນສຸດພາຍນອກຢູ່ທັງສອງສົ້ນຂອງລົດເມ.

ມາດຕະຖານ I/O ສໍາລັບການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel FPGA
ທ່ານ​ສາ​ມາດ​ປະ​ຕິ​ບັດ​ການ​ໂຕ້​ຕອບ BLVDS ໂດຍ​ນໍາ​ໃຊ້​ມາດ​ຕະ​ຖານ I/O ທີ່​ກ່ຽວ​ຂ້ອງ​ແລະ​ຄວາມ​ຕ້ອງ​ການ​ຄວາມ​ເຂັ້ມ​ແຂງ​ໃນ​ປະ​ຈຸ​ບັນ​ສໍາ​ລັບ​ອຸ​ປະ​ກອນ Intel ສະ​ຫນັບ​ສະ​ຫນູນ​.
ມາດຕະຖານ I/O ແລະຄຸນສົມບັດຮອງຮັບການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel ທີ່ຮອງຮັບ

1.  PIN DIFFIO_TX ບໍ່ຮອງຮັບຕົວຮັບຄວາມແຕກຕ່າງຂອງ LVDS ທີ່ແທ້ຈິງ.

ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ເບິ່ງເອກະສານອຸປະກອນຕາມທີ່ລະບຸໄວ້ໃນພາກສ່ວນຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ:

• ສໍາລັບຂໍ້ມູນການມອບໝາຍ PIN, ອ້າງອີງໃສ່ການປັກໝຸດອຸປະກອນ files.
• ສໍາລັບຄຸນສົມບັດມາດຕະຖານ I/O, ອ້າງອີງເຖິງພາກ I/O ຄູ່ມືອຸປະກອນ.
•  ສໍາລັບຂໍ້ກໍາຫນົດໄຟຟ້າ, ອ້າງອີງໃສ່ແຜ່ນຂໍ້ມູນອຸປະກອນຫຼື DC ແລະເອກະສານລັກສະນະການສະຫຼັບ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III Device Pin-Out Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Arria II GX Device Pin-Out Files
• Intel Cyclone 10 GX Device Pin-Out Files
• Intel Cyclone 10 LP Device Pin-Out Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Device Pin-Out Files
• Intel MAX 10 Device Pin-Out Files
• ຄູ່ມືຜູ້ໃຊ້ Intel Stratix 10 ຈຸດປະສົງທົ່ວໄປ I/O
•  ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Stratix V
•  ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Stratix IV
•  ຄຸນສົມບັດ I/O ອຸປະກອນ Stratix III
• ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Stratix V
•  ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Stratix IV
•  ຄຸນສົມບັດ I/O ອຸປະກອນ Stratix III
•  I/O ແລະ I/O ຄວາມໄວສູງໃນອຸປະກອນ Intel Arria 10
•  ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Arria V
• ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Arria II
•  I/O ແລະ I/O ຄວາມໄວສູງໃນອຸປະກອນ Intel Cyclone 10 GX
•  I/O ແລະ I/O ຄວາມໄວສູງໃນອຸປະກອນ Intel Cyclone 10 LP
• ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Cyclone V
• ຄຸນສົມບັດ I/O ໃນອຸປະກອນ Cyclone IV
•  ຄຸນສົມບັດ I/O ໃນ Cyclone III Device Family
• ຄູ່ມືຜູ້ໃຊ້ Intel MAX 10 ຈຸດປະສົງທົ່ວໄປ I/O
•  ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel Stratix 10
• ແຜ່ນຂໍ້ມູນອຸປະກອນ Stratix V
•  DC ແລະການປ່ຽນລັກສະນະສໍາລັບອຸປະກອນ Stratix IV
•  ແຜ່ນຂໍ້ມູນອຸປະກອນ Stratix III: DC ແລະລັກສະນະການປ່ຽນ
•  ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel Arria 10
•  ເອກະສານຂໍ້ມູນອຸປະກອນ Arria V
• ແຜ່ນຂໍ້ມູນອຸປະກອນສຳລັບອຸປະກອນ Arria II
• ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel Cyclone 10 GX
•  ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel Cyclone 10 LP
•  ແຜ່ນຂໍ້ມູນອຸປະກອນ Cyclone V
•  ແຜ່ນຂໍ້ມູນອຸປະກອນ Cyclone IV
• ແຜ່ນຂໍ້ມູນອຸປະກອນ Cyclone III
• ແຜ່ນຂໍ້ມູນອຸປະກອນ Intel MAX 10

ການບໍລິໂພກພະລັງງານ BLVDS

• ກ່ອນທີ່ຈະປະຕິບັດການອອກແບບຂອງທ່ານເຂົ້າໃນອຸປະກອນ, ໃຫ້ໃຊ້ EPE ທີ່ໃຊ້ Excel ສໍາລັບອຸປະກອນທີ່ສະຫນັບສະຫນູນທີ່ທ່ານໃຊ້ເພື່ອໃຫ້ໄດ້ປະລິມານການບໍລິໂພກພະລັງງານໂດຍປະມານຂອງ BLVDS I/O.
•  ສໍາລັບ pin input ແລະ bidirectional pins, buffer input BLVDS ໄດ້ຖືກເປີດໃຊ້ຕະຫຼອດເວລາ. ບັຟເຟີການປ້ອນຂໍ້ມູນ BLVDS ໃຊ້ພະລັງງານຖ້າມີການເຄື່ອນໄຫວສະຫຼັບຢູ່ໃນລົດເມ (ຕົວຢ່າງເຊັ່ນample, ເຄື່ອງຮັບສັນຍານອື່ນໆກໍາລັງສົ່ງແລະຮັບຂໍ້ມູນ, ແຕ່ອຸປະກອນ Cyclone III ບໍ່ແມ່ນຜູ້ຮັບທີ່ມີຈຸດປະສົງ).
•  ຖ້າທ່ານໃຊ້ BLVDS ເປັນ input buffer ໃນ multidrop ຫຼືເປັນ buffer bidirectional ໃນ multipoint applications, Intel ແນະນໍາໃຫ້ໃສ່ອັດຕາສະຫຼັບທີ່ປະກອບມີກິດຈະກໍາທັງຫມົດໃນລົດເມ, ບໍ່ພຽງແຕ່ກິດຈະກໍາທີ່ມີຈຸດປະສົງສໍາລັບ Intel ອຸປະກອນ BLVDS input buffer.

Exampການປ້ອນຂໍ້ມູນ BLVDS I/O ໃນ EPE
ຕົວເລກນີ້ສະແດງໃຫ້ເຫັນການເຂົ້າ BLVDS I/O ໃນ Cyclone III EPE. ສໍາລັບມາດຕະຖານ I/O ເພື່ອເລືອກໃນ EPE ຂອງອຸປະກອນ Intel ອື່ນທີ່ຮອງຮັບ, ໃຫ້ເບິ່ງຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ.Intel ແນະນໍາໃຫ້ທ່ານໃຊ້ Intel Quartus Prime Power Analyzer Tool ເພື່ອປະຕິບັດການວິເຄາະພະລັງງານ BLVDS I/O ທີ່ຖືກຕ້ອງຫຼັງຈາກທີ່ທ່ານເຮັດສໍາເລັດການອອກແບບຂອງທ່ານ. ເຄື່ອງມືວິເຄາະພະລັງງານຄາດຄະເນພະລັງງານໂດຍອີງໃສ່ສະເພາະຂອງການອອກແບບຫຼັງຈາກສະຖານທີ່ແລະເສັ້ນທາງສໍາເລັດ. ເຄື່ອງມືວິເຄາະພະລັງງານໃຊ້ການປະສົມປະສານຂອງກິດຈະກໍາສັນຍານທີ່ເຂົ້າມາໂດຍຜູ້ໃຊ້, ການຈໍາລອງທີ່ມາຈາກ, ແລະຄາດຄະເນ, ເຊິ່ງ, ສົມທົບກັບຮູບແບບວົງຈອນລາຍລະອຽດ, ໃຫ້ຜົນຜະລິດການຄາດຄະເນພະລັງງານທີ່ຖືກຕ້ອງຫຼາຍ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ບົດວິເຄາະພະລັງງານ, ປື້ມຄູ່ມື Intel Quartus Prime Pro Edition
  ສະໜອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບເຄື່ອງມືວິເຄາະພະລັງງານ Intel Quartus Prime Pro Edition ສໍາລັບຄອບຄົວອຸປະກອນ Intel Stratix 10, Intel Arria 10, ແລະ Intel Cyclone 10 GX.
• ບົດວິເຄາະພະລັງງານ, ຄູ່ມືສະບັບມາດຕະຖານ Intel Quartus Prime
  ສະໜອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບເຄື່ອງມືວິເຄາະພະລັງງານ Intel Quartus Prime Standard Edition ສໍາລັບ Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, ແລະ Intel MAX 10 ຄອບຄົວອຸປະກອນ.
• ການຄາດຄະເນພະລັງງານເບື້ອງຕົ້ນ (EPE) ແລະຫນ້າການວິເຄາະພະລັງງານ
  ໃຫ້ຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ EPE ແລະເຄື່ອງມືວິເຄາະພະລັງງານ Intel Quartus Prime.
• ການຈັດຕັ້ງປະຕິບັດ Bus LVDS Interface ໃນ Intel FPGA Device Families ທີ່ຮອງຮັບໃນໜ້າທີ 3
  ລາຍຊື່ມາດຕະຖານ I/O ທີ່ຈະເລືອກເອົາໃນ EPE ເພື່ອຄາດຄະເນການໃຊ້ພະລັງງານ BLVDS.

BLVDS Design Example
ການອອກແບບ example ສະ​ແດງ​ໃຫ້​ທ່ານ​ເຫັນ​ວິ​ທີ​ການ​ທັນ​ທີ​ທັນ​ໃດ BLVDS I/O buffer ໃນ​ອຸ​ປະ​ກອນ​ສະ​ຫນັບ​ສະ​ຫນູນ​ທີ່​ມີ​ຈຸດ​ປະ​ສົງ​ທົ່ວ​ໄປ​ທີ່​ກ່ຽວ​ຂ້ອງ​ກັບ I/O (GPIO​) cores IP ໃນ​ຊອບ​ແວ Intel Quartus Prime​.

•  ອຸປະກອນ Intel Stratix 10, Intel Arria 10, ແລະ Intel Cyclone 10 GX—ໃຊ້ຫຼັກ GPIO Intel FPGA IP.
•  ອຸປະກອນ Intel MAX 10—ໃຊ້ຫຼັກ GPIO Lite Intel FPGA IP.
•  ອຸປະກອນທີ່ຮອງຮັບອື່ນໆທັງໝົດ—ໃຊ້ຫຼັກ ALTIBUF IP.

ທ່ານສາມາດດາວໂຫລດການອອກແບບ example ຈາກການເຊື່ອມຕໍ່ໃນຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ. ສໍາລັບຕົວຢ່າງ BLVDS I/O buffer, Intel ແນະນໍາລາຍການຕໍ່ໄປນີ້:

•  ປະຕິບັດຫຼັກ GPIO IP ໃນໂຫມດສອງທິດທາງໂດຍເປີດໂຫມດຄວາມແຕກຕ່າງ.
•  ກຳນົດມາດຕະຖານ I/O ໃຫ້ກັບ pins bidirectional:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ແລະ Intel MAX 10 ອຸປະກອນ.
•  ອຸປະກອນທີ່ແຕກຕ່າງກັນ SSTL-2 Class I ຫຼື Class II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II, ແລະ Cyclone V.
• Differential SSTL-18 Class I ຫຼື Class II—ອຸປະກອນ Intel Stratix 10, Intel Arria 10, ແລະ Intel Cyclone 10 GX.

Input ຫຼື Output Buffers ການດໍາເນີນງານໃນລະຫວ່າງການຂຽນແລະອ່ານ

• ພອດ oe ຮັບສັນຍານ oe ຈາກຫຼັກອຸປະກອນເພື່ອເປີດ ຫຼືປິດການໃຊ້ງານ buffers ຂາອອກດຽວ.
•  ຮັກສາສັນຍານ oe ຕ່ໍາເພື່ອ tri-state buffers ຜົນຜະລິດໃນລະຫວ່າງການດໍາເນີນການອ່ານ.
•  ຫນ້າທີ່ຂອງ AND gate ແມ່ນເພື່ອຢຸດການສົ່ງສັນຍານຈາກການກັບຄືນໄປບ່ອນເຂົ້າໄປໃນຫຼັກອຸປະກອນ. ບັຟເຟີການປ້ອນຂໍ້ມູນແບບແຕກຕ່າງຖືກເປີດໃຊ້ສະເໝີ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

•  I/O Buffer (ALTIOBUF) ຄູ່ມືຜູ້ໃຊ້ຫຼັກ IP
•  ຄູ່ມືຜູ້ໃຊ້ຫຼັກ GPIO IP
•  ຄູ່ມືການຈັດຕັ້ງປະຕິບັດ Intel MAX 10 I/O
• ການແນະນໍາ Intel FPGA IP Cores
• ການອອກແບບ Examples ສໍາລັບ AN 522

ສະຫນອງການອອກແບບ Intel Quartus Prime examples ໃຊ້ໃນບັນທຶກຄໍາຮ້ອງສະຫມັກນີ້.
ການອອກແບບ Example ຄໍາແນະນໍາສໍາລັບອຸປະກອນ Intel Stratix 10
ຂັ້ນຕອນເຫຼົ່ານີ້ແມ່ນໃຊ້ໄດ້ກັບອຸປະກອນ Intel Stratix 10 ເທົ່ານັ້ນ. ໃຫ້ແນ່ໃຈວ່າທ່ານໃຊ້ຫຼັກ GPIO Intel FPGA IP.

1. ສ້າງ GPIO Intel FPGA IP core ທີ່ສາມາດຮອງຮັບການປ້ອນຂໍ້ມູນແບບ bidirectional ແລະ output buffer:
   • ກ. Instantiate the GPIO Intel FPGA IP core.
   • ຂ. ໃນທິດທາງຂໍ້ມູນ, ເລືອກ Bidir.
   • ຄ. ໃນຄວາມກວ້າງຂອງຂໍ້ມູນ, ໃສ່ 1.
   • ງ. ເປີດ ໃຊ້ ບັຟເຟີຄວາມແຕກຕ່າງ.
   • e. ໃນໂຫມດລົງທະບຽນ, ເລືອກ none.
2. ເຊື່ອມຕໍ່ໂມດູນແລະພອດຂາເຂົ້າແລະຂາອອກຕາມທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້:
   Input ແລະ Output Ports ການເຊື່ອມຕໍ່ Example ສໍາລັບອຸປະກອນ Intel Stratix 10
3. ໃນ Assignment Editor, ກຳນົດມາດຕະຖານ I/O ທີ່ກ່ຽວຂ້ອງ ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ນອກນັ້ນທ່ານຍັງສາມາດກໍານົດຄວາມເຂັ້ມແຂງໃນປະຈຸບັນແລະທາງເລືອກອັດຕາ slew. ຖ້າບໍ່ດັ່ງນັ້ນ, ຊອບແວ Intel Quartus Prime ຖືວ່າການຕັ້ງຄ່າເລີ່ມຕົ້ນ.
   ການມອບໝາຍ BLVDS I/O ໃນ Intel Quartus Prime Assignment Editor ສໍາລັບອຸປະກອນ Intel Stratix 10
4. ລວບລວມແລະປະຕິບັດການຈໍາລອງທີ່ເປັນປະໂຫຍດກັບ ModelSim* – ຊອບແວ Intel FPGA Edition.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ModelSim – ສະຫນັບສະຫນູນຊອບແວ Intel FPGA Edition
  ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຊອບແວ ModelSim – Intel FPGA Edition ແລະປະກອບດ້ວຍການເຊື່ອມຕໍ່ຕ່າງໆກັບຫົວຂໍ້ເຊັ່ນ: ການຕິດຕັ້ງ, ການນໍາໃຊ້, ແລະການແກ້ໄຂບັນຫາ.
• ມາດຕະຖານ I/O ສໍາລັບການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel FPGA ໃນໜ້າ 7
  ລາຍຊື່ pins ແລະມາດຕະຖານ I/O ທີ່ທ່ານສາມາດມອບຫມາຍດ້ວຍຕົນເອງໃນອຸປະກອນ Intel FPGA ທີ່ສະຫນັບສະຫນູນສໍາລັບຄໍາຮ້ອງສະຫມັກ BLVDS.
• ການອອກແບບ Examples ສໍາລັບ AN 522
  ສະຫນອງການອອກແບບ Intel Quartus Prime examples ໃຊ້ໃນບັນທຶກຄໍາຮ້ອງສະຫມັກນີ້.

ການອອກແບບ Example ຂໍ້ແນະນຳສຳລັບອຸປະກອນ Intel Arria 10
ຂັ້ນຕອນເຫຼົ່ານີ້ແມ່ນໃຊ້ໄດ້ກັບອຸປະກອນ Intel Arria 10 ໂດຍໃຊ້ Intel Quartus Prime Standard Edition ເທົ່ານັ້ນ. ໃຫ້ແນ່ໃຈວ່າທ່ານໃຊ້ຫຼັກ GPIO Intel FPGA IP.

1. ເປີດ StratixV_blvds.qar file ເພື່ອນໍາເຂົ້າ Stratix V design exampເຂົ້າໄປໃນຊອບແວ Intel Quartus Prime Standard Edition.
2. ຍ້າຍ​ອອກ​ແບບ exampນໍາໃຊ້ຫຼັກ GPIO Intel FPGA IP:
   • ກ. ໃນເມນູ, ເລືອກໂຄງການ ➤ ຍົກລະດັບອົງປະກອບ IP.
   • ຂ. ຄລິກສອງເທື່ອໃສ່ຫົວຫນ່ວຍ “ALIOBUF”.
     ປ່ອງຢ້ຽມ MegaWizard Plug-In Manager ສໍາລັບ ALTIOBUF IP core ຈະປາກົດຂຶ້ນ.
   • ຄ. ປິດໂຄງການຈັບຄູ່/ຄ່າເລີ່ມຕົ້ນ.
   • ງ. ໃນຄອບຄົວອຸປະກອນທີ່ເລືອກໃນປັດຈຸບັນ, ເລືອກ Arria 10.
   • e. ກົດ Finish ແລະຫຼັງຈາກນັ້ນໃຫ້ຄລິກໃສ່ Finish ອີກເທື່ອຫນຶ່ງ.
   • f. ໃນກ່ອງໂຕ້ຕອບທີ່ປາກົດ, ໃຫ້ຄລິກໃສ່ OK.
     ຊອບແວ Intel Quartus Prime Pro Edition ປະຕິບັດຂະບວນການການເຄື່ອນຍ້າຍແລະຫຼັງຈາກນັ້ນສະແດງຕົວແກ້ໄຂພາລາມິເຕີ GPIO IP.
3. ຕັ້ງຄ່າຫຼັກ IP GPIO Intel FPGA ເພື່ອຮອງຮັບການປ້ອນຂໍ້ມູນແບບສອງທິດທາງ ແລະ ບັຟເຟີຜົນຜະລິດ:
   • ກ. ໃນທິດທາງຂໍ້ມູນ, ເລືອກ Bidir.
   • ຂ. ໃນຄວາມກວ້າງຂອງຂໍ້ມູນ, ໃສ່ 1.
   • ຄ. ເປີດ ໃຊ້ ບັຟເຟີຄວາມແຕກຕ່າງ.
   • ງ. ກົດ Finish ແລະສ້າງຫຼັກ IP.
4. ເຊື່ອມຕໍ່ໂມດູນແລະພອດຂາເຂົ້າແລະຂາອອກຕາມທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້:
   Input ແລະ Output Ports ການເຊື່ອມຕໍ່ Example ສໍາລັບອຸປະກອນ Intel Arria 10
5. ໃນ Assignment Editor, ກຳນົດມາດຕະຖານ I/O ທີ່ກ່ຽວຂ້ອງ ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ນອກນັ້ນທ່ານຍັງສາມາດກໍານົດຄວາມເຂັ້ມແຂງໃນປະຈຸບັນແລະທາງເລືອກອັດຕາ slew. ຖ້າບໍ່ດັ່ງນັ້ນ, ຊອບແວ Intel Quartus Prime Standard Edition ຖືວ່າການຕັ້ງຄ່າເລີ່ມຕົ້ນສໍາລັບອຸປະກອນ Intel Arria 10—ມາດຕະຖານຄວາມແຕກຕ່າງ SSTL-18 Class I ຫຼື Class II I/O standard.
   ການມອບໝາຍ BLVDS I/O ໃນ Intel Quartus Prime Assignment Editor ສໍາລັບອຸປະກອນ Intel Arria 10ໝາຍເຫດ:
   ສໍາລັບອຸປະກອນ Intel Arria 10, ທ່ານສາມາດກໍານົດທັງສອງ p ແລະ n pin ສະຖານທີ່ດ້ວຍຕົນເອງສໍາລັບ pins LVDS ດ້ວຍ Assignment Editor.
6. ລວບລວມແລະປະຕິບັດການຈໍາລອງທີ່ເປັນປະໂຫຍດກັບຊອບແວ ModelSim – Intel FPGA Edition.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ModelSim – ສະຫນັບສະຫນູນຊອບແວ Intel FPGA Edition
  ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຊອບແວ ModelSim – Intel FPGA Edition ແລະປະກອບດ້ວຍການເຊື່ອມຕໍ່ຕ່າງໆກັບຫົວຂໍ້ເຊັ່ນ: ການຕິດຕັ້ງ, ການນໍາໃຊ້, ແລະການແກ້ໄຂບັນຫາ.
• ມາດຕະຖານ I/O ສໍາລັບການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel FPGA ໃນໜ້າ 7
  ລາຍຊື່ pins ແລະມາດຕະຖານ I/O ທີ່ທ່ານສາມາດມອບຫມາຍດ້ວຍຕົນເອງໃນອຸປະກອນ Intel FPGA ທີ່ສະຫນັບສະຫນູນສໍາລັບຄໍາຮ້ອງສະຫມັກ BLVDS.
• ການອອກແບບ Examples ສໍາລັບ AN 522
  ສະຫນອງການອອກແບບ Intel Quartus Prime examples ໃຊ້ໃນບັນທຶກຄໍາຮ້ອງສະຫມັກນີ້.

ການອອກແບບ Example ຂໍ້ແນະນຳສຳລັບອຸປະກອນ Intel MAX 10
ຂັ້ນຕອນເຫຼົ່ານີ້ແມ່ນໃຊ້ໄດ້ກັບອຸປະກອນ Intel MAX 10 ເທົ່ານັ້ນ. ໃຫ້ແນ່ໃຈວ່າທ່ານໃຊ້ GPIO Lite Intel FPGA IP core.

1. ສ້າງ GPIO Lite Intel FPGA IP core ທີ່ສາມາດຮອງຮັບການປ້ອນຂໍ້ມູນແບບ bidirectional ແລະ output buffer:
   • ກ. Instantiate the GPIO Lite Intel FPGA IP core.
   • ຂ. ໃນທິດທາງຂໍ້ມູນ, ເລືອກ Bidir.
   • ຄ. ໃນຄວາມກວ້າງຂອງຂໍ້ມູນ, ໃສ່ 1.
   • ງ. ເປີດ ໃຊ້ pseudo differential buffer.
   • e. ໃນໂຫມດລົງທະບຽນ, ເລືອກ Bypass.
2. ເຊື່ອມຕໍ່ໂມດູນແລະພອດຂາເຂົ້າແລະຂາອອກຕາມທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້:
    Input ແລະ Output Ports ການເຊື່ອມຕໍ່ Example ສໍາລັບອຸປະກອນ Intel MAX 10
3. ໃນ Assignment Editor, ກຳນົດມາດຕະຖານ I/O ທີ່ກ່ຽວຂ້ອງ ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້. ນອກນັ້ນທ່ານຍັງສາມາດກໍານົດຄວາມເຂັ້ມແຂງໃນປະຈຸບັນແລະທາງເລືອກອັດຕາ slew. ຖ້າບໍ່ດັ່ງນັ້ນ, ຊອບແວ Intel Quartus Prime ຖືວ່າການຕັ້ງຄ່າເລີ່ມຕົ້ນ.
   ການມອບໝາຍ BLVDS I/O ໃນ Intel Quartus Prime Assignment Editor ສໍາລັບອຸປະກອນ Intel MAX 10
4. ລວບລວມແລະປະຕິບັດການຈໍາລອງທີ່ເປັນປະໂຫຍດກັບຊອບແວ ModelSim – Intel FPGA Edition.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ModelSim – ສະຫນັບສະຫນູນຊອບແວ Intel FPGA Edition
  ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຊອບແວ ModelSim – Intel FPGA Edition ແລະປະກອບດ້ວຍການເຊື່ອມຕໍ່ຕ່າງໆກັບຫົວຂໍ້ເຊັ່ນ: ການຕິດຕັ້ງ, ການນໍາໃຊ້, ແລະການແກ້ໄຂບັນຫາ.
• ມາດຕະຖານ I/O ສໍາລັບການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel FPGA ໃນໜ້າ 7
  ລາຍຊື່ pins ແລະມາດຕະຖານ I/O ທີ່ທ່ານສາມາດມອບຫມາຍດ້ວຍຕົນເອງໃນອຸປະກອນ Intel FPGA ທີ່ສະຫນັບສະຫນູນສໍາລັບຄໍາຮ້ອງສະຫມັກ BLVDS.
• ການອອກແບບ Examples ສໍາລັບ AN 522
  ສະຫນອງການອອກແບບ Intel Quartus Prime examples ໃຊ້ໃນບັນທຶກຄໍາຮ້ອງສະຫມັກນີ້.

ການອອກແບບ Example ຂໍ້ແນະນຳສຳລັບອຸປະກອນທີ່ຮອງຮັບທັງໝົດ ຍົກເວັ້ນ Intel Arria 10, Intel Cyclone 10 GX, ແລະ Intel MAX 10

ຂັ້ນຕອນເຫຼົ່ານີ້ແມ່ນໃຊ້ໄດ້ກັບທຸກອຸປະກອນທີ່ຮອງຮັບ ຍົກເວັ້ນ Intel Arria 10, Intel Cyclone 10 GX, ແລະ Intel MAX 10. ໃຫ້ແນ່ໃຈວ່າທ່ານໃຊ້ ALTIOBUF IP core.

1.  ສ້າງຫຼັກ IP ALTIOBUF ທີ່ສາມາດຮອງຮັບການປ້ອນຂໍ້ມູນແບບສອງທິດທາງ ແລະ ບັຟເຟີຜົນຜະລິດ:
   • ກ. Instantiate the ALTIOBUF IP core.
   • ຂ. ຕັ້ງຄ່າໂມດູນເປັນ buffer bidirectional.
   • ຄ. ໃນຈໍານວນ buffers ທີ່ຈະ instantiated ແມ່ນຫຍັງ, ໃສ່ 1.
   • ງ. ເປີດໃຊ້ໂໝດຄວາມແຕກຕ່າງ.
2. ເຊື່ອມຕໍ່ໂມດູນແລະພອດຂາເຂົ້າແລະຂາອອກຕາມທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້:
    Input ແລະ Output Ports ການເຊື່ອມຕໍ່ Example ສໍາລັບອຸປະກອນທີ່ຮອງຮັບທັງໝົດ ຍົກເວັ້ນອຸປະກອນ Intel Arria 10, Intel Cyclone 10 GX, ແລະ Intel MAX 10 ອຸປະກອນ
3. ໃນ Assignment Editor, ກຳນົດມາດຕະຖານ I/O ທີ່ກ່ຽວຂ້ອງ ດັ່ງທີ່ສະແດງຢູ່ໃນຮູບຕໍ່ໄປນີ້ອີງຕາມອຸປະກອນຂອງທ່ານ. ນອກນັ້ນທ່ານຍັງສາມາດກໍານົດຄວາມເຂັ້ມແຂງໃນປະຈຸບັນແລະທາງເລືອກອັດຕາ slew. ຖ້າບໍ່ດັ່ງນັ້ນ, ຊອບແວ Intel Quartus Prime ຖືວ່າການຕັ້ງຄ່າເລີ່ມຕົ້ນ.
   • ອຸປະກອນ Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ແລະ Cyclone III LS—ມາດຕະຖານ BLVDS I/O ກັບ pins bidirectional p ແລະ n ດັ່ງທີ່ສະແດງໃນຮູບຕໍ່ໄປນີ້.
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II, ແລະ Cyclone V ອຸປະກອນ—ມາດຕະຖານຄວາມແຕກຕ່າງ SSTL-2 Class I ຫຼື Class II I/O standard.
     BLVDS I/O Assignment ໃນ Intel Quartus Prime Assignment Editorໝາຍເຫດ: ທ່ານສາມາດມອບໝາຍສະຖານທີ່ທັງ p ແລະ n pin ສໍາລັບແຕ່ລະອຸປະກອນທີ່ຮອງຮັບດ້ວຍຕົວແກ້ໄຂການມອບໝາຍ. ສຳລັບອຸປະກອນທີ່ຮອງຮັບ ແລະເຂັມປັກໝຸດທີ່ເຈົ້າສາມາດກຳນົດເອງໄດ້, ໃຫ້ອ້າງອີງໃສ່ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ.
4. ລວບລວມແລະປະຕິບັດການຈໍາລອງທີ່ເປັນປະໂຫຍດກັບຊອບແວ ModelSim – Intel FPGA Edition.

Example ຂອງຜົນການຈໍາລອງການທໍາງານ
ເມື່ອສັນຍານ oe ຖືກຢືນຢັນ, BLVDS ແມ່ນຢູ່ໃນຮູບແບບການດໍາເນີນການຂຽນ. ເມື່ອສັນຍານ oe ຖືກຍົກເລີກ, BLVDS ຢູ່ໃນໂໝດການອ່ານ.ໝາຍເຫດ:
ສໍາລັບການຈໍາລອງການນໍາໃຊ້ Verilog HDL, ທ່ານສາມາດນໍາໃຊ້ blvds_tb.v testbench, ເຊິ່ງລວມຢູ່ໃນການອອກແບບທີ່ກ່ຽວຂ້ອງ.ampເລ.
ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ModelSim – ສະຫນັບສະຫນູນຊອບແວ Intel FPGA Edition
  ສະຫນອງຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຊອບແວ ModelSim – Intel FPGA Edition ແລະປະກອບດ້ວຍການເຊື່ອມຕໍ່ຕ່າງໆກັບຫົວຂໍ້ເຊັ່ນ: ການຕິດຕັ້ງ, ການນໍາໃຊ້, ແລະການແກ້ໄຂບັນຫາ.
• ມາດຕະຖານ I/O ສໍາລັບການໂຕ້ຕອບ BLVDS ໃນອຸປະກອນ Intel FPGA ໃນໜ້າ 7
  ລາຍຊື່ pins ແລະມາດຕະຖານ I/O ທີ່ທ່ານສາມາດມອບຫມາຍດ້ວຍຕົນເອງໃນອຸປະກອນ Intel FPGA ທີ່ສະຫນັບສະຫນູນສໍາລັບຄໍາຮ້ອງສະຫມັກ BLVDS.
• ການອອກແບບ Examples ສໍາລັບ AN 522
  ສະຫນອງການອອກແບບ Intel Quartus Prime examples ໃຊ້ໃນບັນທຶກຄໍາຮ້ອງສະຫມັກນີ້.

ການວິເຄາະປະສິດທິພາບ

ການວິເຄາະການປະຕິບັດ multipoint BLVDS ສະແດງໃຫ້ເຫັນເຖິງຜົນກະທົບຂອງການຢຸດລົດເມ, ການໂຫຼດ, ຄຸນລັກສະນະຂອງໄດເວີແລະເຄື່ອງຮັບ, ແລະສະຖານທີ່ຂອງເຄື່ອງຮັບຈາກຄົນຂັບໃນລະບົບ. ທ່ານສາມາດນໍາໃຊ້ BLVDS ການອອກແບບ examples ເພື່ອວິເຄາະປະສິດທິພາບຂອງຄໍາຮ້ອງສະຫມັກ multipoint:

•  ການອອກແບບ Cyclone III BLVDS example — ການ ອອກ ແບບ ນີ້ example ແມ່ນໃຊ້ໄດ້ກັບຊຸດອຸປະກອນ Stratix, Arria, ແລະ Cyclone ທີ່ຮອງຮັບທັງໝົດ. ສໍາລັບ Intel Arria 10 ຫຼື Intel Cyclone 10 GX ຄອບຄົວອຸປະກອນ, ທ່ານຈໍາເປັນຕ້ອງໄດ້ຍ້າຍອອກການອອກແບບ exampໄປຫາຄອບຄົວອຸປະກອນທີ່ກ່ຽວຂ້ອງກ່ອນກ່ອນທີ່ທ່ານຈະສາມາດໃຊ້ມັນໄດ້.
• ການອອກແບບ Intel MAX 10 BLVDS example — ການ ອອກ ແບບ ນີ້ example ແມ່ນໃຊ້ໄດ້ກັບຄອບຄົວອຸປະກອນ Intel MAX 10.
• ການອອກແບບ Intel Stratix 10 BLVDS example — ການ ອອກ ແບບ ນີ້ example ແມ່ນໃຊ້ໄດ້ກັບຄອບຄົວອຸປະກອນ Intel Stratix 10.

ໝາຍເຫດ:
ການວິເຄາະປະສິດທິພາບຂອງ multipoint BLVDS ໃນພາກນີ້ແມ່ນອີງໃສ່ Cyclone III BLVDS input/output information buffer specification specification (IBIS) model in HyperLynx*.
Intel ແນະນໍາໃຫ້ທ່ານໃຊ້ຕົວແບບ Intel IBIS ເຫຼົ່ານີ້ສໍາລັບການຈໍາລອງ:

• ອຸປະກອນ Stratix III, Stratix IV, ແລະ Stratix V—ອຸປະກອນສະເພາະຕົວແບບ Differential SSTL-2 IBIS
• ອຸປະກອນ Intel Stratix 10, Intel Arria 10(2) ແລະ Intel Cyclone 10 GX:
  •  Output buffer—ຕົວແບບ SSTL-18 IBIS ທີ່ແຕກຕ່າງ
  • Input buffer—LVDS IBIS model

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຫນ້າ Intel FPGA IBIS Model
  ສະຫນອງການດາວໂຫຼດຂອງ Intel FPGA ແບບອຸປະກອນ.
•  ການອອກແບບ Examples ສໍາລັບ AN 522
  ສະຫນອງການອອກແບບ Intel Quartus Prime examples ໃຊ້ໃນບັນທຶກຄໍາຮ້ອງສະຫມັກນີ້.

ການຕິດຕັ້ງລະບົບ

 Multipoint BLVDS ກັບ Cyclone III BLVDS Transceivers
ຕົວ​ເລກ​ນີ້​ສະ​ແດງ​ໃຫ້​ເຫັນ schematic ຂອງ topology multipoint ກັບສິບ Cyclone III BLVDS transceivers (ຊື່ U1 ກັບ U10).ສາຍສົ່ງລົດເມແມ່ນສົມມຸດວ່າມີລັກສະນະດັ່ງຕໍ່ໄປນີ້:

•  ເສັ້ນດ່າງ
•  ລັກສະນະ impedance 50 Ω
• ລັກສະນະຄວາມອາດສາມາດຂອງ 3.6 pF ຕໍ່ນິ້ວ
•  ຄວາມຍາວ 10 ນິ້ວ
• ຮຸ່ນ Intel Arria 10 IBIS ແມ່ນເບື້ອງຕົ້ນ ແລະບໍ່ມີຢູ່ໃນຕົວແບບ Intel IBIS web ຫນ້າ. ຖ້າທ່ານຕ້ອງການຕົວແບບ Intel Arria 10 IBIS ເບື້ອງຕົ້ນເຫຼົ່ານີ້, ໃຫ້ຕິດຕໍ່ Intel.
• ຄວາມແຕກຕ່າງກັນຂອງລົດເມ impedance ປະມານ 100 Ω
•  ໄລຍະຫ່າງລະຫວ່າງຕົວຮັບສັນຍານແຕ່ລະອັນ 1 ນິ້ວ
• ລົດເມຢຸດຢູ່ທັງສອງສົ້ນດ້ວຍຕົວຕ້ານທານການສິ້ນສຸດ RT

• ຄວາມແຮງຂັບເລີ່ມຕົ້ນຂອງ 12 mA
• ການຕັ້ງຄ່າອັດຕາການລ້າຊ້າເປັນຄ່າເລີ່ມຕົ້ນ
• Pin capacitance ຂອງແຕ່ລະ transceiver ຂອງ 6 pF
•  Stub ໃນແຕ່ລະ BLVDS transceiver ເປັນ microstrip 1 ນິ້ວຂອງ impedance ລັກສະນະຂອງ 50 Ωແລະ capacitance ລັກສະນະຂອງ 3 pF ຕໍ່ນິ້ວ.
•  ຄວາມອາດສາມາດຂອງການເຊື່ອມຕໍ່ (ຕົວເຊື່ອມຕໍ່, ແຜ່ນ, ແລະຜ່ານໃນ PCB) ຂອງແຕ່ລະ transceiver ກັບລົດເມແມ່ນສົມມຸດວ່າເປັນ 2 pF.
• capacitance ທັງຫມົດຂອງແຕ່ລະໂຫຼດແມ່ນປະມານ 11 pF

ສໍາລັບໄລຍະຫ່າງການໂຫຼດ 1 ນິ້ວ, ຄວາມຈຸທີ່ແຈກຢາຍແມ່ນເທົ່າກັບ 11 pF ຕໍ່ນິ້ວ. ເພື່ອຫຼຸດຜ່ອນການສະທ້ອນທີ່ເກີດຈາກ stubs, ແລະຍັງຫຼຸດຜ່ອນສັນຍານທີ່ອອກມາ
ໄດເວີ, impedance ກົງກັບ 50 Ω resistor RS ແມ່ນຖືກຈັດໃສ່ຢູ່ທີ່ຜົນຜະລິດຂອງແຕ່ລະ transceiver.

ການຢຸດລົດເມ
impedance ປະສິດທິພາບຂອງລົດເມທີ່ໂຫຼດໄດ້ຢ່າງເຕັມສ່ວນແມ່ນ 52 Ωຖ້າຫາກວ່າທ່ານທົດແທນ capacitance ລັກສະນະລົດເມແລະ capacitance ກະຈາຍຕໍ່ຄວາມຍາວຂອງການຕິດຕັ້ງເຂົ້າໄປໃນສົມຜົນ impedance ຄວາມແຕກຕ່າງປະສິດທິພາບ. ສໍາລັບຄວາມສົມບູນຂອງສັນຍານທີ່ດີທີ່ສຸດ, ທ່ານຕ້ອງຈັບຄູ່ RT ກັບ 52 Ω. ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນຜົນກະທົບຂອງການຈັບຄູ່-, ຕໍ່າກວ່າ-, ແລະເກີນການສິ້ນສຸດຢູ່ໃນຮູບແບບຂອງຄື້ນຄວາມແຕກຕ່າງ (VID) ຢູ່ pins ການປ້ອນຂໍ້ມູນຮັບ. ອັດຕາຂໍ້ມູນແມ່ນ 100 Mbps. ໃນຕົວເລກເຫຼົ່ານີ້, ພາຍໃຕ້ການຢຸດເຊົາ (RT = 25 Ω) ເຮັດໃຫ້ມີການສະທ້ອນແລະການຫຼຸດລົງຢ່າງຫຼວງຫຼາຍຂອງຂອບສຽງ. ໃນບາງກໍລະນີ, ພາຍໃຕ້ການຢຸດເຊົາເຖິງແມ່ນວ່າລະເມີດຂອບເຂດການຮັບ (VTH = ± 100 mV). ເມື່ອ RT ຖືກປ່ຽນເປັນ 50 Ω, ມີຂອບເຂດສຽງລົບກວນຢ່າງຫຼວງຫຼາຍກ່ຽວກັບ VTH ແລະການສະທ້ອນແມ່ນຫນ້ອຍ.

ຜົນກະທົບຂອງການຢຸດລົດເມ (ຄົນຂັບໃນ U1, ຜູ້ຮັບໃນ U2)
ໃນຕົວເລກນີ້, U1 ເຮັດຫນ້າທີ່ເປັນຕົວສົ່ງແລະ U2 ຫາ U10 ແມ່ນຜູ້ຮັບ.

ຜົນກະທົບຂອງການຢຸດລົດເມ (ຄົນຂັບໃນ U1, ຜູ້ຮັບໃນ U10)
ໃນຕົວເລກນີ້, U1 ເຮັດຫນ້າທີ່ເປັນຕົວສົ່ງແລະ U2 ຫາ U10 ແມ່ນຜູ້ຮັບ.

ຜົນກະທົບຂອງການຢຸດລົດເມ (ຄົນຂັບໃນ U5, ຜູ້ຮັບໃນ U6)
ໃນຕົວເລກນີ້, U5 ແມ່ນຕົວສົ່ງແລະສ່ວນທີ່ເຫຼືອແມ່ນຜູ້ຮັບ.

ຜົນກະທົບຂອງການຢຸດລົດເມ (ຄົນຂັບໃນ U5, ຜູ້ຮັບໃນ U10)
ໃນຕົວເລກນີ້, U5 ແມ່ນຕົວສົ່ງແລະສ່ວນທີ່ເຫຼືອແມ່ນຜູ້ຮັບ.ຕໍາແຫນ່ງພີ່ນ້ອງຂອງຜູ້ຂັບຂີ່ແລະເຄື່ອງຮັບໃນລົດເມຍັງມີຜົນກະທົບຕໍ່ຄຸນນະພາບສັນຍານທີ່ໄດ້ຮັບ. ຜູ້ຮັບທີ່ໃກ້ທີ່ສຸດກັບຄົນຂັບປະສົບຜົນກະທົບຂອງສາຍສົ່ງທີ່ຮ້າຍແຮງທີ່ສຸດເພາະວ່າຢູ່ບ່ອນນີ້, ອັດຕາຂອບແມ່ນໄວທີ່ສຸດ. ນີ້ເຮັດໃຫ້ຮ້າຍແຮງກວ່າເກົ່າໃນເວລາທີ່ຄົນຂັບແມ່ນຕັ້ງຢູ່ກາງຂອງລົດເມ.
ຕົວຢ່າງample, ປຽບທຽບຮູບ 16 ໃນຫນ້າ 20 ແລະຮູບ 18 ໃນຫນ້າ 21. VID ຢູ່ທີ່ຕົວຮັບ U6 (ຄົນຂັບຢູ່ U5) ສະແດງສຽງດັງທີ່ໃຫຍ່ກວ່າທີ່ຕົວຮັບ U2 (ຄົນຂັບຢູ່ U1). ໃນທາງກົງກັນຂ້າມ, ອັດຕາແຂບແມ່ນຊ້າລົງເມື່ອຕົວຮັບຢູ່ໄກຈາກຄົນຂັບ. ເວລາເພີ່ມຂຶ້ນທີ່ໃຫຍ່ທີ່ສຸດທີ່ບັນທຶກໄວ້ແມ່ນ 1.14 ns ກັບຜູ້ຂັບຂີ່ທີ່ຕັ້ງຢູ່ປາຍຫນຶ່ງຂອງລົດເມ (U1) ແລະເຄື່ອງຮັບຢູ່ປາຍອື່ນ (U10).

ຄວາມຍາວຂອງລໍາຕົ້ນ
ຄວາມຍາວຂອງ stub ທີ່ຍາວກວ່າບໍ່ພຽງແຕ່ເພີ່ມເວລາບິນຈາກຜູ້ຂັບຂີ່ໄປຫາຜູ້ຮັບ, ແຕ່ຍັງສົ່ງຜົນໃຫ້ມີຄວາມສາມາດໃນການໂຫຼດທີ່ໃຫຍ່ກວ່າ, ເຊິ່ງເຮັດໃຫ້ເກີດການສະທ້ອນຂະຫນາດໃຫຍ່.

ຜົນກະທົບຂອງການເພີ່ມຄວາມຍາວ Stub (Driver in U1, Receiver in U10)
ຕົວເລກນີ້ປຽບທຽບ VID ຢູ່ U10 ເມື່ອຄວາມຍາວຂອງ stub ເພີ່ມຂຶ້ນຈາກຫນຶ່ງນິ້ວຫາສອງນິ້ວແລະຄົນຂັບຢູ່ທີ່ U1.

ການຢຸດເຊົາ stub
ທ່ານຕ້ອງຈັບຄູ່ impedance ໄດເວີກັບ impedance ລັກສະນະ stub. ການວາງຕົວຕ້ານທານການສິ້ນສຸດຊຸດ RS ຢູ່ທີ່ຜົນຜະລິດຂອງໄດເວີຫຼຸດລົງຢ່າງຫຼວງຫຼາຍຜົນກະທົບຂອງສາຍສົ່ງທາງລົບທີ່ເກີດຈາກລໍາຕົ້ນຍາວແລະອັດຕາຂອບໄວ. ນອກຈາກນັ້ນ, RS ສາມາດປ່ຽນແປງໄດ້ເພື່ອຫຼຸດຜ່ອນ VID ເພື່ອຕອບສະຫນອງສະເພາະຂອງເຄື່ອງຮັບ.

ຜົນກະທົບຂອງການຢຸດເຊົາ Stub (ໄດເວີໃນ U1, ຜູ້ຮັບໃນ U2 ແລະ U10)
ຕົວເລກນີ້ປຽບທຽບ VID ຢູ່ U2 ແລະ U10 ເມື່ອ U1 ກໍາລັງສົ່ງ.

ອັດ​ຕາ​ຄົນ​ຂັບ Slew​
ອັດຕາການລ້າໄວຈະຊ່ວຍປັບປຸງເວລາເພີ່ມຂຶ້ນ, ໂດຍສະເພາະຢູ່ໃນຕົວຮັບທີ່ໄກທີ່ສຸດຈາກຜູ້ຂັບຂີ່. ຢ່າງໃດກໍຕາມ, ອັດຕາທີ່ໄວຂຶ້ນຍັງຂະຫຍາຍສຽງດັງເນື່ອງຈາກການສະທ້ອນ.

ຜົນກະທົບຂອງອັດຕາ Driver Edge (Driver in U1, Receiver in U2 ແລະ U10)
ຕົວ​ເລກ​ນີ້​ສະ​ແດງ​ໃຫ້​ເຫັນ​ຜົນ​ກະ​ທົບ​ອັດ​ຕາ​ການ​ຂັບ​ລົດ slew​. ການປຽບທຽບແມ່ນເຮັດລະຫວ່າງອັດຕາການຊ້າແລະໄວທີ່ມີຄວາມແຮງຂັບ 12 mA. ໄດເວີຢູ່ທີ່ U1 ແລະຮູບແບບຄື້ນຄວາມແຕກຕ່າງຢູ່ທີ່ U2 ແລະ U10 ໄດ້ຖືກກວດສອບ.

ການປະຕິບັດລະບົບໂດຍລວມ

ອັດຕາຂໍ້ມູນສູງສຸດທີ່ສະຫນັບສະຫນູນໂດຍ multipoint BLVDS ແມ່ນຖືກກໍານົດໂດຍການເບິ່ງແຜນຜັງຕາຂອງຜູ້ຮັບທີ່ໄກທີ່ສຸດຈາກຄົນຂັບ. ຢູ່ໃນສະຖານທີ່ນີ້, ສັນຍານທີ່ສົ່ງຜ່ານມີອັດຕາແຂບຊ້າທີ່ສຸດແລະຜົນກະທົບຕໍ່ການເປີດຕາ. ເຖິງແມ່ນວ່າຄຸນນະພາບຂອງສັນຍານທີ່ໄດ້ຮັບແລະເປົ້າຫມາຍຂອງຂອບຂອງສິ່ງລົບກວນແມ່ນຂຶ້ນກັບຄໍາຮ້ອງສະຫມັກ, ການເປີດຕາກວ້າງ, ດີກວ່າ. ຢ່າງໃດກໍ່ຕາມ, ທ່ານຍັງຕ້ອງກວດເບິ່ງເຄື່ອງຮັບທີ່ໃກ້ທີ່ສຸດກັບຄົນຂັບລົດ, ເພາະວ່າຜົນກະທົບຂອງສາຍສົ່ງມີແນວໂນ້ມທີ່ຈະຮ້າຍແຮງກວ່າເກົ່າຖ້າເຄື່ອງຮັບຕັ້ງຢູ່ໃກ້ກັບຄົນຂັບ.
ຮູບທີ 23. ແຜນວາດຕາຢູ່ທີ່ 400 Mbps (Driver in U1, Receiver in U2 and U10)
ຕົວເລກນີ້ສະແດງໃຫ້ເຫັນແຜນວາດຕາຢູ່ U2 (ເສັ້ນໂຄ້ງສີແດງ) ແລະ U10 (ເສັ້ນໂຄ້ງສີຟ້າ) ສໍາລັບອັດຕາຂໍ້ມູນຢູ່ທີ່ 400 Mbps. ການສັ່ນສະເທືອນແບບສຸ່ມຂອງໄລຍະຫ່າງຂອງຫນ່ວຍງານ 1% ແມ່ນສົມມຸດໃນການຈໍາລອງ. ໄດເວີຢູ່ທີ່ U1 ທີ່ມີຄວາມເຂັ້ມແຂງໃນປະຈຸບັນແລະການຕັ້ງຄ່າອັດຕາການລ້າ. ລົດເມຖືກໂຫຼດເຕັມດ້ວຍ RT ທີ່ດີທີ່ສຸດ = 50 Ω. ການເປີດຕານ້ອຍທີ່ສຸດແມ່ນຢູ່ທີ່ U10, ເຊິ່ງຢູ່ໄກທີ່ສຸດຈາກ U1. ຄວາມສູງຂອງຕາ sampນໍາພາໃນໄລຍະ 0.5 ຫນ່ວຍແມ່ນ 692 mV ແລະ 543 mV ສໍາລັບ U2 ແລະ U10, ຕາມລໍາດັບ. ມີຂອບເຂດສຽງລົບກວນຢ່າງຫຼວງຫຼາຍກ່ຽວກັບ VTH = ± 100 mV ສໍາລັບທັງສອງກໍລະນີ.

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ AN 522: ການປະຕິບັດການໂຕ້ຕອບ Bus LVDS ໃນຄອບຄົວອຸປະກອນ Intel FPGA ທີ່ຮອງຮັບ

ເອກະສານ / ຊັບພະຍາກອນ

intel AN 522 ການປະຕິບັດການໂຕ້ຕອບ Bus LVDS ໃນຄອບຄົວອຸປະກອນ FPGA ທີ່ຮອງຮັບ [pdf] ຄູ່ມືຜູ້ໃຊ້ AN 522 ການຈັດຕັ້ງປະຕິບັດການໂຕ້ຕອບ Bus LVDS ໃນຄອບຄົວອຸປະກອນ FPGA ທີ່ຮອງຮັບ, AN 522, ການປະຕິບັດການໂຕ້ຕອບ Bus LVDS ໃນຄອບຄົວອຸປະກອນ FPGA ທີ່ຮອງຮັບ, ການໂຕ້ຕອບໃນຄອບຄົວອຸປະກອນ FPGA ທີ່ຮອງຮັບ, ຄອບຄົວອຸປະກອນ FPGA

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້