intel AN 522 Реалізація шинного інтерфейсу LVDS у підтримуваних сімействах пристроїв FPGA

Шина LVDS (BLVDS) розширює можливості зв’язку LVDS точка-точка до багатоточкової конфігурації. Multipoint BLVDS пропонує ефективне рішення для додатків багатоточкової об’єднавчої плати.

Підтримка реалізації BLVDS у пристроях Intel FPGA

Ви можете реалізувати інтерфейси BLVDS у цих пристроях Intel за допомогою перелічених стандартів введення-виведення.

Примітка:
Функції програмованої сили приводу та швидкості наростання в цих пристроях дозволяють налаштувати вашу багатоточкову систему для досягнення максимальної продуктивності. Щоб визначити максимальну підтримувану швидкість передачі даних, виконайте моделювання або вимірювання на основі ваших конкретних налаштувань системи та програми.
BLVDS Overview на сторінці 4
Технологія BLVDS у пристроях Intel на сторінці 6
Енергоспоживання BLVDS на сторінці 9
BLVDS Design Example на сторінці 10
Аналіз ефективності на сторінці 17
Історія версій документа для AN 522: Реалізація інтерфейсу шини LVDS у підтримуваних сімействах пристроїв Intel FPGA на сторінці 25
Пов'язана інформація
Стандарти введення/виведення для інтерфейсу BLVDS у пристроях Intel FPGA на сторінці 7

BLVDS Overview

Типова багатоточкова система BLVDS складається з кількох пар передавача та приймача (приймачів), які підключені до шини.
Багатоточкові BLVDSКонфігурація на попередньому малюнку забезпечує двонаправлений напівдуплексний зв’язок, мінімізуючи щільність з’єднань. Будь-який трансивер може взяти на себе роль передавача, а інші трансивери діють як приймачі (одночасно може бути активним лише один передавач). Контроль трафіку шини за допомогою протоколу або апаратного рішення зазвичай потрібен, щоб уникнути конфлікту водіїв на шині. На продуктивність багатоточкового BLVDS сильно впливає ємнісне навантаження та термінація на шині.
Проектні міркування
Хороша багатоточкова конструкція повинна враховувати ємнісне навантаження та термінацію на шині, щоб отримати кращу цілісність сигналу. Ви можете звести до мінімуму ємність навантаження, вибравши трансивер із низькою ємністю контактів, роз’єм із низькою ємністю та невелику довжину штифта. Одним із аспектів проектування багатоточкового BLVDS є ефективний диференціальний опір повністю завантаженої шини, який називається ефективним імпедансом, і затримка поширення через шину. Інші особливості проектування багатоточкового BLVDS включають безвідмовне зміщення, тип роз’єму та розводку, компонування траси шини друкованої плати та специфікації швидкості фронту драйвера.
Ефективний імпеданс
Ефективний опір залежить від повного опору Zo траси шини та ємнісного навантаження на шину. Роз’єми, заглушка на платі, упаковка та вхідна ємність приймача сприяють ємнісному навантаженню, що зменшує ефективний опір шини.
Рівняння 1. Рівняння ефективного диференціального імпедансу
Використовуйте це рівняння для наближення ефективного диференціального опору навантаженої шини (Zeff).Де:

• Zdiff (Ω) ≈ 2 × Zo = диференціальний характеристичний опір шини
•  Co (пФ/дюйм) = характерна ємність на одиницю довжини шини
• CL (пФ) = ємність кожного навантаження
•  N = кількість вантажів на автобусі
•  H (дюйм) = d × N = загальна довжина автобуса
•  d (дюйм) = відстань між кожною плагінною картою
•  Cd (пФ/дюйм) = CL/d = розподілена ємність на одиницю довжини шини

Збільшення ємності навантаження або менший відстань між платами, що підключаються, зменшує ефективний опір. Щоб оптимізувати продуктивність системи, важливо вибрати трансивер і роз’єм з низькою ємністю. Тримайте довжину кожного штифта приймача між роз’ємом і контактом вводу/виводу трансивера якомога коротшим.
Нормований ефективний імпеданс проти Cd/Co
На цьому малюнку показано вплив розподіленої ємності на нормований ефективний опір.Термінація потрібна на кожному кінці шини, тоді як дані передаються в обох напрямках. Щоб зменшити відображення та дзвони на шині, ви повинні підібрати кінцевий резистор до ефективного імпедансу. Для системи з Cd/Co = 3 ефективний імпеданс становить 0.5 раза Zdiff. З подвійними закінченнями на шині водій бачить еквівалентне навантаження в 0.25 рази Zdiff; і таким чином зменшує коливання сигналів і запас диференціального шуму на входах приймача (якщо використовується стандартний драйвер LVDS). Драйвер BLVDS вирішує цю проблему, збільшуючи струм приводу, щоб досягти подібного об’ємуtage коливаються на входах приймача.
Затримка поширення
Затримка поширення (tPD = Zo × Co) — це час затримки через лінію передачі на одиницю довжини. Це залежить від характеристичного опору і характеристики
ємність шини.
Ефективна затримка поширення
Для завантаженої шини ви можете розрахувати ефективну затримку розповсюдження за допомогою цього рівняння. Ви можете розрахувати час поширення сигналу від драйвера A до приймача B як tPDEFF × довжина лінії між драйвером A та приймачем B.

Технологія BLVDS у пристроях Intel

У підтримуваних пристроях Intel інтерфейс BLVDS підтримується в будь-якому рядку чи стовпці I/banks, які живляться від VCCIO 1.8 В (пристрої Intel Arria 10 і Intel Cyclone 10 GX) або 2.5 В (інші підтримувані пристрої). У цих банках вводу-виводу інтерфейс підтримується на контактах диференціального вводу-виводу, але не на виділених контактах входу або виходу синхронізації. Однак у пристроях Intel Arria 10 і Intel Cyclone 10 GX інтерфейс BLVDS підтримується на виділених контактах годинника, які використовуються як загальні введення-виведення.

•  Передавач BLVDS використовує два односторонніх вихідних буфера з другим вихідним буфером, запрограмованим як інвертований.
•  Приймач BLVDS використовує спеціальний вхідний буфер LVDS.

Буфери введення/виведення BLVDS у підтримуваних пристрояхВикористовуйте різні вхідні та вихідні буфери залежно від типу програми:

• Багатоточкова програма — використовуйте вхідний або вихідний буфер залежно від того, чи призначений пристрій для роботи драйвера чи приймача.
• Багатоточкове застосування — вихідний буфер і вхідний буфер мають однакові контакти введення/виведення. Вам потрібен вихідний сигнал увімкнення (oe) для трьох станів вихідного буфера LVDS, коли він не надсилає сигнали.
•  Не вмикайте завершення серії на кристалі (RS OCT) для вихідного буфера.
• Використовуйте зовнішні резистори на вихідних буферах, щоб забезпечити узгодження імпедансу з шлейфом на плагіні.
• Не вмикайте диференціальну кінцеву насадку на кристалі (RD OCT) для диференціального вхідного буфера, оскільки кінцева насадка шини зазвичай реалізується за допомогою зовнішніх кінцевих резисторів на обох кінцях шини.

Стандарти введення/виведення для інтерфейсу BLVDS у пристроях Intel FPGA
Ви можете реалізувати інтерфейс BLVDS, використовуючи відповідні стандарти вводу-виводу та поточні вимоги до потужності для підтримуваних пристроїв Intel.
Підтримка стандарту введення/виведення та функцій для інтерфейсу BLVDS у підтримуваних пристроях Intel

1.  Вивід DIFFIO_TX не підтримує справжні диференціальні приймачі LVDS.

Для отримання додаткової інформації зверніться до відповідної документації пристрою, як зазначено у відповідному розділі інформації:

• Інформацію про призначення контактів див. у розводці пристрою files.
• Щоб дізнатися про функції стандартів вводу-виводу, зверніться до розділу введення-виведення посібника з пристрою.
•  Для отримання електричних характеристик зверніться до опису пристрою або документа про характеристики постійного струму та перемикання.

Пов'язана інформація

•  Intel Stratix 10 Pin-Out Files
•  Розбірка Stratix V Files
• Розбірка Stratix IV Files
•  Розпіновка пристрою Stratix III Files
•  Розбірка пристрою Intel Arria 10 Files
•  Розбірка пристрою Arria V Files
•  Розпіновка пристрою Arria II GX Files
• Розбірка пристрою Intel Cyclone 10 GX Files
• Pin-Out пристрою Intel Cyclone 10 LP Files
• Визначення пристрою Cyclone V Files
•  Розмітка пристрою Cyclone IV Files
• Розмітка пристрою Cyclone III Files
• Розбірка пристрою Intel MAX 10 Files
• Intel Stratix 10 Посібник користувача вводу-виводу загального призначення
•  Функції введення/виведення в пристроях Stratix V
•  Функції введення/виведення в пристрої Stratix IV
•  Функції введення-виведення пристрою Stratix III
• Функції введення/виведення в пристроях Stratix V
•  Функції введення/виведення в пристрої Stratix IV
•  Функції введення-виведення пристрою Stratix III
•  Введення/виведення та високошвидкісне введення/виведення в пристроях Intel Arria 10
•  Функції введення/виведення в пристроях Arria V
• Функції введення/виведення в пристроях Arria II
•  Введення/виведення та високошвидкісне введення/виведення в пристроях Intel Cyclone 10 GX
•  Введення/виведення та високошвидкісне введення/виведення в пристроях Intel Cyclone 10 LP
• Функції введення/виведення в пристроях Cyclone V
• Функції введення/виведення в пристроях Cyclone IV
•  Функції введення/виведення в сімействі пристроїв Cyclone III
• Посібник користувача для вводу-виводу загального призначення Intel MAX 10
•  Технічний опис пристрою Intel Stratix 10
• Технічний опис пристрою Stratix V
•  Характеристики постійного струму та комутації для пристроїв Stratix IV
•  Технічний опис пристрою Stratix III: характеристики постійного струму та комутації
•  Технічний опис пристрою Intel Arria 10
•  Технічний опис пристрою Arria V
• Технічні дані пристрою для пристроїв Arria II
• Технічний опис пристрою Intel Cyclone 10 GX
•  Технічний опис пристрою Intel Cyclone 10 LP
•  Технічний опис пристрою Cyclone V
•  Технічний опис пристрою Cyclone IV
• Технічний опис пристрою Cyclone III
• Технічний опис пристрою Intel MAX 10

Енергоспоживання BLVDS

• Перш ніж реалізувати свій проект у пристрої, скористайтеся EPE на основі Excel для підтримуваного пристрою, який ви використовуєте, щоб отримати приблизну величину споживання енергії вводу-виводу BLVDS.
•  Для вхідних і двонаправлених контактів вхідний буфер BLVDS завжди ввімкнено. Вхідний буфер BLVDS споживає енергію, якщо на шині відбувається комутація (наприклад,ampінші трансивери надсилають і отримують дані, але пристрій Cyclone III не є призначеним одержувачем).
•  Якщо ви використовуєте BLVDS як вхідний буфер у багатоточкових програмах або як двонаправлений буфер у багатоточкових програмах, Intel рекомендує ввести швидкість перемикання, яка включає всі дії на шині, а не лише дії, призначені для вхідного буфера пристрою Intel BLVDS.

Exampфайл BLVDS I/O Data Entry в EPE
На цьому малюнку показано запис BLVDS I/O у Cyclone III EPE. Щоб вибрати стандарти вводу/виводу в EPE інших підтримуваних пристроїв Intel, зверніться до відповідної інформації.Intel рекомендує вам використовувати Intel Quartus Prime Power Analyzer Tool для точного аналізу потужності вводу/виводу BLVDS після завершення розробки. Інструмент Power Analyzer оцінює потужність на основі особливостей конструкції після завершення визначення місця та маршруту. Інструмент Power Analyzer Tool застосовує комбінацію введених користувачем, отриманих моделюванням і оцінених сигналів, які в поєднанні з детальними моделями схем дають дуже точні оцінки потужності.
Пов'язана інформація

• Розділ про аналіз потужності, Intel Quartus Prime Pro Edition Handbook
  Надає додаткові відомості про інструмент Intel Quartus Prime Pro Edition Power Analyzer для сімейств пристроїв Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX.
• Розділ «Аналіз потужності», Intel Quartus Prime Standard Edition Handbook
  Надає більше інформації про інструмент Intel Quartus Prime Standard Edition Power Analyzer для Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III та Intel МАКСИМУМ 10 сімейств пристроїв.
• Ранні оцінювачі потужності (EPE) і сторінка аналізатора потужності
  Надає більше інформації про EPE та інструмент Intel Quartus Prime Power Analyzer.
• Впровадження інтерфейсу шини LVDS у підтримуваних сімействах пристроїв Intel FPGA на сторінці 3
  Перелічує стандарти вводу/виводу, які слід вибрати в EPE для оцінки споживання електроенергії BLVDS.

BLVDS Design Example
Дизайн прampLe показує вам, як створити екземпляр буфера вводу-виводу BLVDS у підтримуваних пристроях з відповідними IP-ядрами вводу-виводу загального призначення (GPIO) у програмному забезпеченні Intel Quartus Prime.

•  Пристрої Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX — використовуйте IP-ядро GPIO Intel FPGA.
•  Пристрої Intel MAX 10 — використовуйте IP-ядро GPIO Lite Intel FPGA.
•  Усі інші підтримувані пристрої — використовуйте IP-ядро ALTIOBUF.

Ви можете завантажити дизайн example за посиланням у відповідній інформації. Для екземпляра буфера введення-виведення BLVDS Intel рекомендує такі елементи:

•  Реалізуйте ядро ​​GPIO IP у двонаправленому режимі з увімкненим диференціальним режимом.
•  Призначте стандарт вводу/виводу для двонаправлених контактів:
•  BLVDS — пристрої Intel Cyclone 10 LP, Cyclone IV, Cyclone III і Intel MAX 10.
•  Диференціальний SSTL-2 класу I або класу II — пристрої Stratix V, Stratix IV, Stratix III, Arria V, Arria II та Cyclone V.
• Диференціальний SSTL-18 класу I або класу II — пристрої Intel Stratix 10, Intel Arria 10 і Intel Cyclone 10 GX.

Робота буферів введення або виведення під час операцій запису та читання

• Порт oe отримує сигнал oe від ядра пристрою, щоб увімкнути або вимкнути односторонні вихідні буфери.
•  Підтримуйте низький рівень сигналу oe для трьох станів вихідних буферів під час операції читання.
•  Функція вентиля І полягає в тому, щоб зупинити повернення переданого сигналу в ядро ​​пристрою. Диференціальний вхідний буфер завжди ввімкнено.

Пов'язана інформація

•  I/O Buffer (ALTIOBUF) Посібник користувача IP Core
•  Посібник користувача GPIO IP Core
•  Intel MAX 10 I/O Implementation Guides
• Вступ до Intel FPGA IP Cores
• Дизайн Прampдля AN 522

Забезпечує дизайн Intel Quartus Prime exampфайли, що використовуються в цій примітці до програми.
Дизайн Прample Інструкції для пристроїв Intel Stratix 10
Ці дії застосовуються лише до пристроїв Intel Stratix 10. Переконайтеся, що ви використовуєте IP-ядро GPIO Intel FPGA.

1. Створіть IP-ядро GPIO Intel FPGA, яке може підтримувати двонаправлений буфер введення та виведення:
   • a. Створення екземпляра IP-ядра GPIO Intel FPGA.
   • b. У Data Direction виберіть Bidir.
   • в. У полі «Ширина даних» введіть 1.
   • d. Увімкніть Використовувати диференціальний буфер.
   • д. У режимі реєстрації не виберіть жодного.
2. Підключіть модулі та вхідні та вихідні порти, як показано на малюнку нижче:
   Підключення вхідних і вихідних портів напрampфайл для пристроїв Intel Stratix 10
3. У редакторі призначення призначте відповідний стандарт вводу-виводу, як показано на малюнку нижче. Ви також можете встановити параметри сили струму та швидкості наростання. В іншому випадку програмне забезпечення Intel Quartus Prime приймає налаштування за замовчуванням.
   Призначення вводу-виводу BLVDS у редакторі призначення Intel Quartus Prime для пристроїв Intel Stratix 10
4. Скомпілюйте та виконайте функціональне моделювання за допомогою програмного забезпечення ModelSim* – Intel FPGA Edition.

Пов'язана інформація

• ModelSim – підтримка програмного забезпечення Intel FPGA Edition
  Надає більше інформації про програмне забезпечення ModelSim – Intel FPGA Edition і містить різні посилання на такі теми, як встановлення, використання та усунення несправностей.
• Стандарти введення/виведення для інтерфейсу BLVDS у пристроях Intel FPGA на сторінці 7
  Перелічує контакти та стандарти введення/виведення, які можна призначити вручну в підтримуваних пристроях Intel FPGA для додатків BLVDS.
• Дизайн Прampдля AN 522
  Забезпечує дизайн Intel Quartus Prime exampфайли, що використовуються в цій примітці до програми.

Дизайн Прample Інструкції для пристроїв Intel Arria 10
Ці дії застосовуються лише до пристроїв Intel Arria 10, які використовують стандартну версію Intel Quartus Prime. Переконайтеся, що ви використовуєте IP-ядро GPIO Intel FPGA.

1. Відкрийте StratixV_blvds.qar file для імпорту дизайну Stratix V напрampу програмне забезпечення Intel Quartus Prime Standard Edition.
2. Перенести дизайн напрample для використання IP-ядра GPIO Intel FPGA:
   • a. У меню виберіть «Проект» ➤ «Оновити IP-компоненти».
   • b. Двічі клацніть сутність «ALIOBUF».
     З’явиться вікно MegaWizard Plug-In Manager для IP-ядра ALTIOBUF.
   • в. Вимкніть «Відповідність проекту/за замовчуванням».
   • d. У поточному вибраному сімействі пристроїв виберіть Arria 10.
   • д. Натисніть «Готово», а потім знову «Готово».
   • f. У діалоговому вікні, що з’явиться, натисніть OK.
     Програмне забезпечення Intel Quartus Prime Pro Edition виконує процес міграції, а потім відображає редактор параметрів GPIO IP.
3. Налаштуйте IP-ядро GPIO Intel FPGA для підтримки двонаправленого буфера введення та виведення:
   • a. У Data Direction виберіть Bidir.
   • b. У полі «Ширина даних» введіть 1.
   • в. Увімкніть Використовувати диференціальний буфер.
   • d. Натисніть «Готово» та згенеруйте IP-ядро.
4. Підключіть модулі та вхідні та вихідні порти, як показано на малюнку нижче:
   Підключення вхідних і вихідних портів напрampфайл для пристроїв Intel Arria 10
5. У редакторі призначення призначте відповідний стандарт вводу-виводу, як показано на малюнку нижче. Ви також можете встановити параметри сили струму та швидкості наростання. В іншому випадку програмне забезпечення Intel Quartus Prime Standard Edition приймає параметри за замовчуванням для пристроїв Intel Arria 10 — диференціальний стандарт введення-виведення SSTL-18 класу I або класу II.
   Призначення вводу-виводу BLVDS у редакторі призначення Intel Quartus Prime для пристроїв Intel Arria 10Примітка:
   Для пристроїв Intel Arria 10 ви можете вручну призначити розташування контактів p і n для контактів LVDS за допомогою редактора призначень.
6. Скомпілюйте та виконайте функціональне моделювання за допомогою програмного забезпечення ModelSim – Intel FPGA Edition.

Пов'язана інформація

• ModelSim – підтримка програмного забезпечення Intel FPGA Edition
  Надає більше інформації про програмне забезпечення ModelSim – Intel FPGA Edition і містить різні посилання на такі теми, як встановлення, використання та усунення несправностей.
• Стандарти введення/виведення для інтерфейсу BLVDS у пристроях Intel FPGA на сторінці 7
  Перелічує контакти та стандарти введення/виведення, які можна призначити вручну в підтримуваних пристроях Intel FPGA для додатків BLVDS.
• Дизайн Прampдля AN 522
  Забезпечує дизайн Intel Quartus Prime exampфайли, що використовуються в цій примітці до програми.

Дизайн Прample Інструкції для пристроїв Intel MAX 10
Ці дії застосовуються лише до пристроїв Intel MAX 10. Переконайтеся, що ви використовуєте IP-ядро GPIO Lite Intel FPGA.

1. Створіть IP-ядро GPIO Lite Intel FPGA, яке підтримує двонаправлений вхідний і вихідний буфер:
   • a. Створіть екземпляр IP-ядра GPIO Lite Intel FPGA.
   • b. У Data Direction виберіть Bidir.
   • в. У полі «Ширина даних» введіть 1.
   • d. Увімкніть Використовувати псевдодиференціальний буфер.
   • д. У режимі реєстрації виберіть Обхід.
2. Підключіть модулі та вхідні та вихідні порти, як показано на малюнку нижче:
    Підключення вхідних і вихідних портів напрampфайл для пристроїв Intel MAX 10
3. У редакторі призначення призначте відповідний стандарт вводу-виводу, як показано на малюнку нижче. Ви також можете встановити параметри сили струму та швидкості наростання. В іншому випадку програмне забезпечення Intel Quartus Prime приймає налаштування за замовчуванням.
   Призначення BLVDS I/O у редакторі призначень Intel Quartus Prime для пристроїв Intel MAX 10
4. Скомпілюйте та виконайте функціональне моделювання за допомогою програмного забезпечення ModelSim – Intel FPGA Edition.

Пов'язана інформація

• ModelSim – підтримка програмного забезпечення Intel FPGA Edition
  Надає більше інформації про програмне забезпечення ModelSim – Intel FPGA Edition і містить різні посилання на такі теми, як встановлення, використання та усунення несправностей.
• Стандарти введення/виведення для інтерфейсу BLVDS у пристроях Intel FPGA на сторінці 7
  Перелічує контакти та стандарти введення/виведення, які можна призначити вручну в підтримуваних пристроях Intel FPGA для додатків BLVDS.
• Дизайн Прampдля AN 522
  Забезпечує дизайн Intel Quartus Prime exampфайли, що використовуються в цій примітці до програми.

Дизайн Прample Рекомендації для всіх підтримуваних пристроїв, крім Intel Arria 10, Intel Cyclone 10 GX і Intel MAX 10

Ці дії застосовуються до всіх підтримуваних пристроїв, крім Intel Arria 10, Intel Cyclone 10 GX і Intel MAX 10. Переконайтеся, що ви використовуєте ядро ​​ALTIOBUF IP.

1.  Створіть IP-ядро ALTIOBUF, яке може підтримувати двонаправлений вхідний і вихідний буфер:
   • a. Створіть екземпляр IP-ядра ALTIOBUF.
   • b. Налаштуйте модуль як двонаправлений буфер.
   • в. У полі Яка кількість буферів для створення екземпляра введіть 1.
   • d. Увімкніть Використовувати диференціальний режим.
2. Підключіть модулі та вхідні та вихідні порти, як показано на малюнку нижче:
    Підключення вхідних і вихідних портів напрampфайл для всіх підтримуваних пристроїв, крім пристроїв Intel Arria 10, Intel Cyclone 10 GX і Intel MAX 10
3. У Редакторі призначення призначте відповідний стандарт вводу/виводу, як показано на малюнку нижче, відповідно до вашого пристрою. Ви також можете встановити параметри сили струму та швидкості наростання. В іншому випадку програмне забезпечення Intel Quartus Prime приймає налаштування за замовчуванням.
   • Пристрої Intel Cyclone 10 LP, Cyclone IV, Cyclone III і Cyclone III LS — стандарт BLVDS I/O для двонаправлених контактів p і n, як показано на малюнку нижче.
   • Пристрої Stratix V, Stratix IV, Stratix III, Arria V, Arria II та Cyclone V — диференціальний стандарт введення-виведення SSTL-2 класу I або класу II.
     BLVDS I/O Assignment у Intel Quartus Prime Assignment EditorПримітка: Ви можете вручну призначити розташування контактів p і n для кожного підтримуваного пристрою за допомогою редактора призначень. Інформацію про підтримувані пристрої та контакти, які можна призначити вручну, див. у відповідній інформації.
4. Скомпілюйте та виконайте функціональне моделювання за допомогою програмного забезпечення ModelSim – Intel FPGA Edition.

Exampфайл результатів функціонального моделювання
Коли подається сигнал oe, BLVDS знаходиться в режимі запису. Коли сигнал oe скасовується, BLVDS перебуває в режимі читання.Примітка:
Для моделювання з використанням Verilog HDL ви можете використовувати тестовий стенд blvds_tb.v, який включено до відповідного дизайну example.
Пов'язана інформація

• ModelSim – підтримка програмного забезпечення Intel FPGA Edition
  Надає більше інформації про програмне забезпечення ModelSim – Intel FPGA Edition і містить різні посилання на такі теми, як встановлення, використання та усунення несправностей.
• Стандарти введення/виведення для інтерфейсу BLVDS у пристроях Intel FPGA на сторінці 7
  Перелічує контакти та стандарти введення/виведення, які можна призначити вручну в підтримуваних пристроях Intel FPGA для додатків BLVDS.
• Дизайн Прampдля AN 522
  Забезпечує дизайн Intel Quartus Prime exampфайли, що використовуються в цій примітці до програми.

Аналіз ефективності

Багатоточковий аналіз продуктивності BLVDS демонструє вплив кінцевої шини, завантаження, характеристики драйвера та приймача, а також розташування приймача від драйвера в системі. Ви можете використовувати дизайн BLVDS, який входить до комплектуampфайли для аналізу продуктивності багатоточкової програми:

•  Cyclone III BLVDS design example—ця конструкція прample застосовується до всіх підтримуваних серій пристроїв Stratix, Arria та Cyclone. Для сімейства пристроїв Intel Arria 10 або Intel Cyclone 10 GX вам потрібно перенести дизайн напр.ampперш ніж використовувати його, передайте відповідній сім’ї пристроїв.
• Дизайн Intel MAX 10 BLVDS example—ця конструкція прample застосовується до сімейства пристроїв Intel MAX 10.
• Дизайн Intel Stratix 10 BLVDS example—ця конструкція прampфайл застосовується до сімейства пристроїв Intel Stratix 10.

Примітка:
Аналіз продуктивності багатоточкового BLVDS у цьому розділі базується на симуляції моделі специфікації інформації про вхідний/вихідний буфер Cyclone III BLVDS (IBIS) у HyperLynx*.
Intel рекомендує використовувати ці моделі Intel IBIS для моделювання:

• Пристрої Stratix III, Stratix IV і Stratix V — модель Differential SSTL-2 IBIS для окремих пристроїв
• Пристрої Intel Stratix 10, Intel Arria 10(2) і Intel Cyclone 10 GX:
  •  Вихідний буфер — Диференціальна модель SSTL-18 IBIS
  • Вхідний буфер — модель LVDS IBIS

Пов'язана інформація

• Сторінка моделі Intel FPGA IBIS
  Забезпечує завантаження моделей пристроїв Intel FPGA.
•  Дизайн Прampдля AN 522
  Забезпечує дизайн Intel Quartus Prime exampфайли, що використовуються в цій примітці до програми.

Налаштування системи

 Багатоточковий BLVDS з трансиверами Cyclone III BLVDS
На цьому малюнку показана схема багатоточкової топології з десятьма трансиверами Cyclone III BLVDS (від U1 до U10).Передбачається, що шинна лінія електропередачі має такі характеристики:

•  Смугова лінія
•  Характеристичний повний опір 50 Ом
• Характеристична ємність 3.6 пФ на дюйм
•  Довжина 10 дюймів
• Моделі Intel Arria 10 IBIS є попередніми і недоступні для моделі Intel IBIS web сторінки. Якщо вам потрібні ці попередні моделі Intel Arria 10 IBIS, зверніться до Intel.
• Опір диференціальної характеристики шини приблизно 100 Ом
•  Відстань між кожним трансивером 1 дюйм
• Шина закінчується на обох кінцях кінцевим резистором RT

• Сила приводу за замовчуванням 12 мА
• Налаштування повільної швидкості за замовчуванням
• Ємність штифта кожного трансивера 6 пФ
•  Заглушка на кожному трансивері BLVDS являє собою 1-дюймову мікросмужку з характеристичним опором 50 Ом і характеристичною ємністю 3 пФ на дюйм
•  Ємність з’єднання (роз’єм, колодка та прохідний отвір на друкованій платі) кожного трансивера до шини приймається рівною 2 пФ
• Загальна ємність кожного навантаження становить приблизно 11 пФ

Для відстані навантаження 1 дюйм розподілена ємність дорівнює 11 пФ на дюйм. Щоб зменшити відбиття, спричинене заглушками, а також послабити вихідні сигнали
драйвера, резистор RS 50 Ом, що відповідає імпедансу, розміщується на виході кожного трансивера.

Автобусна зупинка
Ефективний імпеданс повністю завантаженої шини становить 52 Ом, якщо ви підставите характеристичну ємність шини та розподілену ємність на одиницю довжини установки в рівняння ефективного диференціального опору. Для оптимальної цілісності сигналу необхідно підібрати RT до 52 Ω. На наступних малюнках показано вплив узгодженого, недостатнього та надмірного завершення на диференціальну форму сигналу (VID) на вхідних контактах приймача. Швидкість передачі даних становить 100 Мбіт/с. На цих малюнках недостатнє завершення (RT = 25 Ом) призводить до відбиття та значного зниження запасу шуму. У деяких випадках при завершенні навіть порушується поріг приймача (VTH = ±100 мВ). Коли RT змінюється на 50 Ом, існує значний запас шуму по відношенню до VTH, а відображення є незначним.

Вплив завершення шини (водій в U1, приймач в U2)
На цьому малюнку U1 діє як передавач, а U2-U10 є приймачами.

Вплив завершення шини (водій в U1, приймач в U10)
На цьому малюнку U1 діє як передавач, а U2-U10 є приймачами.

Вплив завершення шини (водій в U5, приймач в U6)
На цьому малюнку U5 — передавач, а решта — приймачі.

Вплив завершення шини (водій в U5, приймач в U10)
На цьому малюнку U5 — передавач, а решта — приймачі.Відносне розташування водія та приймача в автобусі також впливає на якість отриманого сигналу. Найближчий до драйвера приймач відчуває найгірший ефект лінії передачі, оскільки в цьому місці швидкість передачі є найшвидшою. Це погіршується, коли водій знаходиться посередині автобуса.
наприкладample, порівняйте малюнок 16 на сторінці 20 і малюнок 18 на сторінці 21. VID на приймачі U6 (драйвер на U5) показує сильніший дзвінок, ніж на приймачі U2 (драйвер на U1). З іншого боку, швидкість фронту сповільнюється, коли приймач розташований далі від водія. Найбільший зареєстрований час наростання становить 1.14 нс, коли драйвер розташований на одному кінці шини (U1), а приймач — на іншому кінці (U10).

Довжина заглушки
Більша довжина шлейфа не тільки збільшує час польоту від драйвера до приймача, але також призводить до більшої ємності навантаження, що спричиняє більше відображення.

Вплив збільшення довжини заглушки (водій в U1, приймач в U10)
На цьому малюнку порівнюється VID на U10, коли довжина заглушки збільшена з одного дюйма до двох дюймів, а драйвер знаходиться на U1.

Припинення заглушки
Ви повинні узгодити імпеданс драйвера з характеристичним опором заглушки. Розміщення послідовного кінцевого резистора RS на виході драйвера значно зменшує несприятливий ефект лінії передачі, спричинений довгим шлейфом і високими перепадами передачі. Крім того, RS можна змінити, щоб послабити VID відповідно до специфікації приймача.

Вплив заглушки (водій в U1, приймач в U2 і U10)
На цьому малюнку порівнюється VID на U2 і U10, коли U1 передає.

Швидкість повороту драйвера
Швидка швидкість наростання допомагає покращити час наростання, особливо на приймачі, найдальшому від драйвера. Однак більша швидкість наростання також посилює дзвін через відображення.

Вплив частоти переходів водія (водій в U1, приймач в U2 і U10)
На цьому малюнку показано ефект швидкості наростання драйвера. Проведено порівняння між повільною та швидкою швидкістю наростання з силою приводу 12 мА. Драйвер знаходиться на U1, а диференціальні форми сигналів на U2 і U10 досліджуються.

Загальна продуктивність системи

Найвища швидкість передачі даних, підтримувана багатоточковим BLVDS, визначається шляхом огляду діаграми ока найдальшого приймача від драйвера. У цьому місці переданий сигнал має найнижчу швидкість фронту та впливає на відкриття очей. Хоча якість отриманого сигналу та цільовий запас шуму залежать від програм, чим ширший отвір ока, тим краще. Однак ви також повинні перевірити приймач, найближчий до водія, оскільки вплив лінії передачі, як правило, гірше, якщо приймач розташований ближче до водія.
Малюнок 23. Очна діаграма при 400 Мбіт/с (драйвер в U1, приймач в U2 і U10)
Цей малюнок ілюструє діаграми очей на U2 (червона крива) і U10 (синя крива) для швидкості передачі даних 400 Мбіт/с. У моделюванні передбачається випадкове тремтіння з одиничним інтервалом 1%. Драйвер працює на U1 із налаштуваннями сили струму та швидкості наростання за замовчуванням. Шина повністю завантажена з оптимальним RT = 50 Ом. Найменший очний отвір знаходиться на U10, що знаходиться найдальше від U1. Висота очей sampled на інтервалі 0.5 одиниці становить 692 мВ і 543 мВ для U2 і U10 відповідно. Для обох випадків існує значний запас шуму щодо VTH = ±100 мВ.

Історія версій документа для AN 522: Реалізація інтерфейсу шини LVDS у підтримуваних сімействах пристроїв Intel FPGA

Документи / Ресурси

intel AN 522 Реалізація шинного інтерфейсу LVDS у підтримуваних сімействах пристроїв FPGA [pdfПосібник користувача AN 522 Реалізація інтерфейсу шини LVDS у підтримуваних сімействах пристроїв FPGA, AN 522, Реалізація інтерфейсу шини LVDS у підтримуваних сімействах пристроїв FPGA, Інтерфейс у підтримуваних сімействах пристроїв FPGA, Сімейства пристроїв FPGA

Список літератури

• Посібник користувача