intel AN 522 Bus LVDS ինտերֆեյսի ներդրում աջակցվող FPGA սարքերի ընտանիքներում

Ավտոբուս LVDS (BLVDS) ընդլայնում է LVDS կետից կետ հաղորդակցության հնարավորությունը մինչև բազմակետ կոնֆիգուրացիա: Multipoint BLVDS-ն առաջարկում է արդյունավետ լուծում բազմակետի հետնամասային ծրագրերի համար:

BLVDS ներդրման աջակցություն Intel FPGA սարքերում

Դուք կարող եք տեղադրել BLVDS ինտերֆեյսներ այս Intel սարքերում, օգտագործելով թվարկված I/O ստանդարտները:

Նշում.
Այս սարքերի ծրագրավորվող շարժիչ ուժը և արագության արագությունը թույլ են տալիս հարմարեցնել ձեր բազմակետային համակարգը առավելագույն արդյունավետության համար: Աջակցվող տվյալների առավելագույն արագությունը որոշելու համար կատարեք սիմուլյացիա կամ չափում՝ հիմնված ձեր կոնկրետ համակարգի կարգավորումների և հավելվածների վրա:
BLVDS Overview 4-րդ էջում
BLVDS տեխնոլոգիան Intel սարքերում 6-րդ էջում
BLVDS Էլեկտրաէներգիայի սպառումը 9-րդ էջում
BLVDS Design Example էջ 10
Կատարման վերլուծություն 17-րդ էջում
Փաստաթղթերի վերանայման պատմություն AN 522-ի համար. Bus LVDS ինտերֆեյսի ներդրում աջակցվող Intel FPGA սարքերի ընտանիքներում, էջ 25
Առնչվող տեղեկատվություն
I/O ստանդարտներ BLVDS ինտերֆեյսի համար Intel FPGA սարքերում 7-րդ էջում

BLVDS Overview

Տիպիկ բազմակետ BLVDS համակարգը բաղկացած է մի շարք հաղորդիչի և ստացողի զույգերից (հաղորդիչներից), որոնք միացված են ավտոբուսին:
Բազմակետ BLVDSՆախորդ նկարի կոնֆիգուրացիան ապահովում է երկկողմանի կիսադյուպլեքս հաղորդակցություն՝ նվազագույնի հասցնելով փոխկապակցման խտությունը: Ցանկացած հաղորդիչ կարող է ստանձնել հաղորդիչի դերը, իսկ մնացած հաղորդիչները հանդես են գալիս որպես ընդունիչներ (միաժամանակ միայն մեկ հաղորդիչ կարող է ակտիվ լինել): Ավտոբուսի երթևեկության վերահսկումը, կամ արձանագրության կամ ապարատային լուծման միջոցով, սովորաբար պահանջվում է ավտոբուսում վարորդների վեճերից խուսափելու համար: Բազմակետ BLVDS-ի կատարողականի վրա մեծապես ազդում է ավտոբուսի կոնդենսիվ բեռնումը և ավարտը:
Դիզայնի նկատառումներ
Լավ բազմակետ դիզայնը պետք է հաշվի առնի ավտոբուսի կոնդենսիվ բեռը և ավարտը՝ ազդանշանի ավելի լավ ամբողջականություն ստանալու համար: Դուք կարող եք նվազագույնի հասցնել ծանրաբեռնվածության հզորությունը՝ ընտրելով ցածր կապի հզորությամբ հաղորդիչ, ցածր հզորությամբ միակցիչ և կարճ պահելով կոճղի երկարությունը: Բազմակետ BLVDS-ի նախագծային նկատառումներից մեկը լիովին բեռնված ավտոբուսի արդյունավետ դիֆերենցիալ դիմադրությունն է, որը կոչվում է արդյունավետ դիմադրություն և ավտոբուսի միջոցով տարածման հետաձգումը: Բազմակետ BLVDS-ի նախագծման այլ նկատառումներ ներառում են ձախողման համար անվտանգ կողմնակալություն, միակցիչի տեսակը և փորագրումը, PCB ավտոբուսի հետքի դասավորությունը և վարորդի եզրային արագության բնութագրերը:
Արդյունավետ դիմադրություն
Արդյունավետ դիմադրությունը կախված է ավտոբուսի հետքի բնութագրական դիմադրության Zo-ից և ավտոբուսի վրա կոնդենսիվ բեռնվածությունից: Միակցիչները, միացնող քարտի կոճղը, փաթեթավորումը և ընդունիչի մուտքային հզորությունը նպաստում են կոնդենսիվ բեռնմանը, ինչը նվազեցնում է ավտոբուսի արդյունավետ դիմադրությունը:
Հավասարում 1. Արդյունավետ դիֆերենցիալ դիմադրության հավասարում
Օգտագործեք այս հավասարումը բեռնված ավտոբուսի արդյունավետ դիֆերենցիալ դիմադրությունը մոտավորելու համար (Zeff):Որտեղ:

• Zdiff (Ω) ≈ 2 × Zo = ավտոբուսի դիֆերենցիալ բնութագրական դիմադրություն
•  Co (pF/դյույմ) = ավտոբուսի մեկ միավորի երկարության բնորոշ հզորություն
• CL (pF) = յուրաքանչյուր բեռի հզորություն
•  N = ավտոբուսի բեռների քանակը
•  H (դյույմ) = d × N = ավտոբուսի ընդհանուր երկարությունը
•  d (դյույմ) = յուրաքանչյուր միացման քարտի միջև տարածություն
•  Cd (pF/դյույմ) = CL/d = բաշխված հզորություն մեկ միավորի երկարության վրա ավտոբուսի վրա

Բեռի հզորության ավելացումը կամ միացնող քարտերի միջև ավելի մոտ տարածությունը նվազեցնում է արդյունավետ դիմադրությունը: Համակարգի աշխատանքը օպտիմալացնելու համար կարևոր է ընտրել ցածր հզորությամբ հաղորդիչ և միակցիչ: Միակցիչի և հաղորդիչի մուտքի/ելքի կապի յուրաքանչյուր ստացողի երկարությունը հնարավորինս կարճ պահեք:
Նորմալացված արդյունավետ դիմադրություն ընդդեմ Cd/Co
Այս նկարը ցույց է տալիս բաշխված հզորության ազդեցությունը նորմալացված արդյունավետ դիմադրության վրա:Ավարտումը պահանջվում է ավտոբուսի յուրաքանչյուր ծայրում, մինչդեռ տվյալները հոսում են երկու ուղղություններով: Ավտոբուսում արտացոլումը և զանգը նվազեցնելու համար դուք պետք է համապատասխանեցնեք ավարտական ​​դիմադրության արդյունավետ դիմադրությանը: Cd/Co = 3 համակարգի համար արդյունավետ դիմադրությունը Zdiff-ի 0.5 անգամ է: Ավտոբուսում կրկնակի դադարեցումներով վարորդը տեսնում է Zdiff-ի 0.25 անգամ համարժեք բեռ; և այդպիսով նվազեցնում է ազդանշանների տատանումները և դիֆերենցիալ աղմուկի սահմանը ստացողի մուտքերում (եթե օգտագործվում է ստանդարտ LVDS դրայվեր): BLVDS-ի դրայվերը լուծում է այս խնդիրը՝ ավելացնելով շարժիչի հոսանքը՝ հասնելու նմանատիպ ծավալիtagճոճվել ընդունիչի մուտքերում:
Տարածման հետաձգում
Տարածման ուշացումը (tPD = Zo × Co) հաղորդման գծի միջով մեկ միավորի երկարության ժամանակի ուշացումն է: Դա կախված է բնորոշ դիմադրության և բնութագրիչից
ավտոբուսի հզորությունը.
Արդյունավետ տարածման հետաձգում
Բեռնված ավտոբուսի համար այս հավասարմամբ կարող եք հաշվարկել տարածման արդյունավետ ուշացումը: Դուք կարող եք հաշվարկել ազդանշանի տարածման ժամանակը A վարորդից B ընդունիչ՝ որպես tPDEFF × գծի երկարություն A վարորդի և B ստացողի միջև:

BLVDS տեխնոլոգիա Intel սարքերում

Աջակցվող Intel սարքերում BLVDS ինտերֆեյսը աջակցվում է ցանկացած տողում կամ սյունակում I/բանկերում, որոնք սնուցվում են 1.8 Վ VCCIO-ով (Intel Arria 10 և Intel Cyclone 10 GX սարքեր) կամ 2.5 Վ (այլ աջակցվող սարքեր): Այս I/O բանկերում ինտերֆեյսը ապահովված է դիֆերենցիալ մուտքի/ելքի կապումներով, բայց ոչ հատուկ ժամացույցի մուտքի կամ ժամացույցի ելքային կապումներով: Այնուամենայնիվ, Intel Arria 10 և Intel Cyclone 10 GX սարքերում BLVDS ինտերֆեյսը աջակցվում է հատուկ ժամացույցի կապումներով, որոնք օգտագործվում են որպես ընդհանուր I/O:

•  BLVDS հաղորդիչը օգտագործում է երկու միակողմանի ելքային բուֆերներ, որոնց երկրորդ ելքային բուֆերը ծրագրավորված է որպես շրջված:
•  BLVDS ընդունիչն օգտագործում է հատուկ LVDS մուտքային բուֆեր:

BLVDS I/O բուֆերներ աջակցվող սարքերումՕգտագործեք տարբեր մուտքային կամ ելքային բուֆերներ՝ կախված հավելվածի տեսակից.

• Multidrop հավելված – օգտագործեք մուտքային կամ ելքային բուֆեր՝ կախված նրանից, թե արդյոք սարքը նախատեսված է վարորդի կամ ստացողի աշխատանքի համար:
• Բազմակետ կիրառություն. ելքային բուֆերը և մուտքային բուֆերը կիսում են նույն I/O կապերը: Ձեզ անհրաժեշտ է ելքային ակտիվացման (oe) ազդանշան՝ LVDS ելքային բուֆերը եռորոշելու համար, երբ այն ազդանշաններ չի ուղարկում:
•  Մի միացրեք չիպի վրա սերիայի ավարտը (RS OCT) ելքային բուֆերի համար:
• Օգտագործեք արտաքին ռեզիստորներ ելքային բուֆերներում, որպեսզի ապահովեք դիմադրողականության համապատասխանեցում միացնող քարտի կոճղին:
• Մի միացրեք չիպի վրա դիֆերենցիալ դադարումը (RD OCT) դիֆերենցիալ մուտքային բուֆերի համար, քանի որ ավտոբուսի ավարտը սովորաբար իրականացվում է ավտոբուսի երկու ծայրերում գտնվող արտաքին ավարտական ​​ռեզիստորների միջոցով:

I/O ստանդարտներ BLVDS ինտերֆեյսի համար Intel FPGA սարքերում
Դուք կարող եք իրականացնել BLVDS ինտերֆեյս՝ օգտագործելով համապատասխան I/O ստանդարտները և աջակցվող Intel սարքերի ուժի ընթացիկ պահանջները:
I/O ստանդարտ և առանձնահատկություններ Աջակցություն BLVDS ինտերֆեյսի համար աջակցվող Intel սարքերում

1.  DIFFIO_TX փին չի աջակցում իրական LVDS դիֆերենցիալ ընդունիչներ:

Լրացուցիչ տեղեկությունների համար տեսեք համապատասխան սարքի փաստաթղթերը, որոնք նշված են համապատասխան տեղեկատվության բաժնում.

• PIN-ի հանձնարարականների մասին տեղեկությունների համար տեսեք սարքի փին-ելքը files.
• I/O ստանդարտների հատկանիշների համար տե՛ս սարքի ձեռնարկի I/O գլուխը:
•  Էլեկտրական բնութագրերի համար տե՛ս սարքի տվյալների թերթիկը կամ DC-ի և միացման բնութագրերի փաստաթուղթը:

Առնչվող տեղեկատվություն

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Stratix III սարքի փին-ելք Files
•  Intel Arria 10 Սարքի Pin-Out Files
•  Arria V սարքի փին-ելք Files
•  Arria II GX սարքի փին-ելք Files
• Intel Cyclone 10 GX Սարքի Pin-Out Files
• Intel Cyclone 10 LP Սարքի Pin-Out Files
• Ցիկլոն V սարքի փին-ելք Files
•  Ցիկլոն IV սարքի փին-ելք Files
• Ցիկլոն III Սարքի փին-ելք Files
• Intel MAX 10 Սարքի Pin-Out Files
• Intel Stratix 10 Ընդհանուր նշանակության I/O Օգտագործողի ուղեցույց
•  I/O առանձնահատկությունները Stratix V սարքերում
•  I/O առանձնահատկությունները Stratix IV սարքում
•  Stratix III սարքի մուտքի/ելքի առանձնահատկությունները
• I/O առանձնահատկությունները Stratix V սարքերում
•  I/O առանձնահատկությունները Stratix IV սարքում
•  Stratix III սարքի մուտքի/ելքի առանձնահատկությունները
•  I/O և բարձր արագությամբ I/O Intel Arria 10 սարքերում
•  I/O առանձնահատկությունները Arria V սարքերում
• I/O առանձնահատկությունները Arria II սարքերում
•  I/O և բարձր արագությամբ I/O Intel Cyclone 10 GX սարքերում
•  I/O և բարձր արագությամբ I/O Intel Cyclone 10 LP սարքերում
• I/O առանձնահատկությունները Cyclone V սարքերում
• I/O առանձնահատկությունները Cyclone IV սարքերում
•  I/O առանձնահատկությունները Cyclone III սարքերի ընտանիքում
• Intel MAX 10 Ընդհանուր նշանակության I/O Օգտագործողի ուղեցույց
•  Intel Stratix 10 սարքի տվյալների թերթիկ
• Stratix V սարքի տվյալների թերթիկ
•  DC և անջատման բնութագրերը Stratix IV սարքերի համար
•  Stratix III Սարքի տվյալների թերթիկ. DC և անջատման բնութագրեր
•  Intel Arria 10 սարքի տվյալների թերթիկ
•  Arria V սարքի տվյալների թերթիկ
• Սարքի տվյալների թերթիկ Arria II սարքերի համար
• Intel Cyclone 10 GX սարքի տվյալների թերթիկ
•  Intel Cyclone 10 LP սարքի տվյալների թերթիկ
•  Ցիկլոն V սարքի տվյալների թերթիկ
•  Ցիկլոն IV սարքի տվյալների թերթիկ
• Ցիկլոն III սարքի տվյալների թերթիկ
• Intel MAX 10 Սարքի տվյալների թերթիկ

BLVDS էլեկտրաէներգիայի սպառում

• Նախքան սարքում ձեր դիզայնը ներդնելը, օգտագործեք Excel-ի վրա հիմնված EPE այն աջակցվող սարքի համար, որն օգտագործում եք՝ BLVDS I/O էներգիայի սպառման գնահատված մեծությունը ստանալու համար:
•  Մուտքային և երկկողմանի կապում BLVDS մուտքագրման բուֆերը միշտ միացված է: BLVDS մուտքագրման բուֆերը սպառում է էներգիա, եթե ավտոբուսում առկա է անջատման ակտիվություն (օրինակampայլ հաղորդիչներ ուղարկում և ստանում են տվյալներ, սակայն Cyclone III սարքը նախատեսված ստացողը չէ):
•  Եթե ​​դուք օգտագործում եք BLVDS-ը որպես ներածման բուֆեր բազմակի կաթիլներում կամ որպես երկկողմանի բուֆեր բազմակետ հավելվածներում, Intel-ը խորհուրդ է տալիս մուտքագրել փոխարկման արագություն, որը ներառում է ավտոբուսի բոլոր գործողությունները, ոչ միայն Intel սարքի BLVDS մուտքագրման բուֆերի համար նախատեսված գործողությունները:

ExampBLVDS I/O տվյալների մուտքագրում EPE-ում
Այս նկարը ցույց է տալիս BLVDS I/O մուտքը ցիկլոն III EPE-ում: Այլ աջակցվող Intel սարքերի EPE-ում I/O ստանդարտների ընտրության համար տես համապատասխան տեղեկատվությունը:Intel-ը խորհուրդ է տալիս օգտագործել Intel Quartus Prime Power Analyzer Tool-ը՝ դիզայնն ավարտելուց հետո ճշգրիտ BLVDS I/O էներգիայի վերլուծություն կատարելու համար: Power Analyzer Tool-ը գնահատում է հզորությունը՝ հիմնվելով նախագծման առանձնահատկությունների վրա՝ տեղորոշման և երթուղու ավարտից հետո: Էլեկտրաէներգիայի անալիզատոր գործիքը կիրառում է օգտագործողի կողմից մուտքագրված, սիմուլյացիայից ստացված և գնահատված ազդանշանային գործողությունների համադրություն, որը, զուգակցված սխեմաների մանրամասն մոդելների հետ, տալիս է էներգիայի շատ ճշգրիտ գնահատումներ:
Առնչվող տեղեկատվություն

• Power Analysis գլուխ, Intel Quartus Prime Pro Edition ձեռնարկ
  Լրացուցիչ տեղեկություններ է տրամադրում Intel Quartus Prime Pro Edition Power Analyzer գործիքի մասին Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքերի ընտանիքների համար:
• Power Analysis գլուխ, Intel Quartus Prime Standard Edition ձեռնարկ
  Լրացուցիչ տեղեկություններ է տրամադրում Intel Quartus Prime Standard Edition Power Analyzer գործիքի մասին Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III և Intel-ի համար: MAX 10 սարքերի ընտանիքներ:
• Early Power Estimators (EPE) և Power Analyzer էջ
  Տրամադրում է լրացուցիչ տեղեկություններ EPE-ի և Intel Quartus Prime Power Analyzer գործիքի մասին:
• Ավտոբուսի LVDS ինտերֆեյսի ներդրում աջակցվող Intel FPGA սարքերի ընտանիքներում 3-րդ էջում
  Ցուցակում է I/O ստանդարտները, որոնք պետք է ընտրվեն EPE-ում՝ BLVDS էներգիայի սպառումը գնահատելու համար:

BLVDS Design Example
Դիզայնը նախկինample-ը ցույց է տալիս, թե ինչպես կարելի է ակնարկել BLVDS I/O բուֆերը աջակցվող սարքերում՝ համապատասխան ընդհանուր նշանակության I/O (GPIO) IP միջուկներով Intel Quartus Prime ծրագրաշարում:

•  Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքեր՝ օգտագործում են GPIO Intel FPGA IP միջուկը:
•  Intel MAX 10 սարքեր — օգտագործեք GPIO Lite Intel FPGA IP միջուկը:
•  Բոլոր մյուս աջակցվող սարքերը՝ օգտագործեք ALTIOBUF IP միջուկը:

Դուք կարող եք ներբեռնել դիզայնը նախկինample հարակից տեղեկատվության հղումից: BLVDS I/O բուֆերային օրինակի համար Intel-ը խորհուրդ է տալիս հետևյալ կետերը.

•  Իրականացրեք GPIO IP միջուկը երկկողմանի ռեժիմում՝ միացված դիֆերենցիալ ռեժիմով:
•  Նշանակեք I/O ստանդարտը երկկողմանի կապին.
•  BLVDS - Intel Cyclone 10 LP, Cyclone IV, Cyclone III և Intel MAX 10 սարքեր:
•  Դիֆերենցիալ SSTL-2 դասի I կամ II-Stratix V, Stratix IV, Stratix III, Arria V, Arria II և Cyclone V սարքեր:
• Դիֆերենցիալ SSTL-18 Class I կամ Class II-Intel Stratix 10, Intel Arria 10 և Intel Cyclone 10 GX սարքեր:

Մուտքային կամ ելքային բուֆերների աշխատանքը Գրելու և կարդալու գործողությունների ժամանակ

• Oe պորտը ստանում է oe ազդանշան սարքի միջուկից՝ միակողմանի ելքային բուֆերները միացնելու կամ անջատելու համար:
•  Պահպանեք oe ազդանշանը ցածր՝ կարդալու գործողության ընթացքում ելքային բուֆերները եռորոշելու համար:
•  AND դարպասի գործառույթն է դադարեցնել փոխանցվող ազդանշանի վերադարձը սարքի միջուկ: Դիֆերենցիալ մուտքային բուֆերը միշտ միացված է:

Առնչվող տեղեկատվություն

•  I/O Buffer (ALTIOBUF) IP Core Օգտագործողի ուղեցույց
•  GPIO IP Core Օգտագործողի ուղեցույց
•  Intel MAX 10 I/O ներդրման ուղեցույցներ
• Ներածություն Intel FPGA IP միջուկներին
• Դիզայն Examples AN 522-ի համար

Ապահովում է Intel Quartus Prime դիզայն նախկինamples օգտագործված այս դիմումի նշում.
Դիզայն ExampՈւղեցույցներ Intel Stratix 10 սարքերի համար
Այս քայլերը կիրառելի են միայն Intel Stratix 10 սարքերի համար: Համոզվեք, որ օգտագործում եք GPIO Intel FPGA IP միջուկը:

1. Ստեղծեք GPIO Intel FPGA IP միջուկ, որը կարող է աջակցել երկկողմանի մուտքային և ելքային բուֆեր.
   • ա. Ստեղծեք GPIO Intel FPGA IP միջուկը:
   • բ. Data Direction-ում ընտրեք Bidir:
   • գ. Տվյալների լայնության մեջ մուտքագրեք 1:
   • դ. Միացնել Օգտագործել դիֆերենցիալ բուֆերը:
   • ե. Գրանցման ռեժիմում ընտրեք ոչ մեկը:
2. Միացրեք մոդուլները և մուտքային և ելքային պորտերը, ինչպես ցույց է տրված հետևյալ նկարում.
   Մուտքային և ելքային նավահանգիստների միացում Example Intel Stratix 10 սարքերի համար
3. Assignment Editor-ում նշանակեք համապատասխան I/O ստանդարտը, ինչպես ցույց է տրված հետևյալ նկարում: Դուք կարող եք նաև սահմանել ընթացիկ ուժի և արագության ընտրանքները: Հակառակ դեպքում, Intel Quartus Prime ծրագրակազմը ստանձնում է լռելյայն կարգավորումները:
   BLVDS I/O հանձնարարություն Intel Quartus Prime Assignment Editor-ում Intel Stratix 10 սարքերի համար
4. Կազմեք և կատարեք ֆունկցիոնալ սիմուլյացիա ModelSim* – Intel FPGA Edition ծրագրաշարով:

Առնչվող տեղեկատվություն

• ModelSim – Intel FPGA Edition ծրագրային ապահովման աջակցություն
  Տրամադրում է ավելի շատ տեղեկատվություն ModelSim – Intel FPGA Edition ծրագրաշարի մասին և պարունակում է տարբեր հղումներ թեմաների, ինչպիսիք են տեղադրումը, օգտագործումը և անսարքությունների վերացումը:
• I/O ստանդարտներ BLVDS ինտերֆեյսի համար Intel FPGA սարքերում 7-րդ էջում
  Ցուցակում է կապումներն ու I/O ստանդարտները, որոնք կարող եք ձեռքով նշանակել BLVDS հավելվածների համար աջակցվող Intel FPGA սարքերում:
• Դիզայն Examples AN 522-ի համար
  Ապահովում է Intel Quartus Prime դիզայն նախկինamples օգտագործված այս դիմումի նշում.

Դիզայն ExampՈւղեցույցներ Intel Arria 10 սարքերի համար
Այս քայլերը կիրառելի են Intel Arria 10 սարքերի համար, որոնք օգտագործում են միայն Intel Quartus Prime Standard Edition-ը: Համոզվեք, որ օգտագործում եք GPIO Intel FPGA IP միջուկը:

1. Բացեք StratixV_blvds.qar file ներմուծել Stratix V դիզայնը նախկինampմտեք Intel Quartus Prime Standard Edition ծրագրաշարի մեջ:
2. Տեղափոխել դիզայնը նախկինampօգտագործել GPIO Intel FPGA IP միջուկը.
   • ա. Մենյուում ընտրեք Նախագիծ ➤ Թարմացնել IP բաղադրիչները:
   • բ. Կրկնակի սեղմեք «ALIOBUF» օբյեկտի վրա:
     Հայտնվում է MegaWizard Plug-In Manager պատուհանը ALTIOBUF IP միջուկի համար:
   • գ. Անջատեք Match project/default-ը:
   • դ. Ընթացիկ ընտրված սարքերի ընտանիքում ընտրեք Arria 10:
   • ե. Սեղմեք Finish և կրկին սեղմեք Finish:
   • զ. Երկխոսության վանդակում, որը երևում է, սեղմեք OK:
     Intel Quartus Prime Pro Edition ծրագրաշարն իրականացնում է միգրացիայի գործընթացը, այնուհետև ցուցադրում է GPIO IP պարամետրի խմբագրիչը:
3. Կարգավորեք GPIO Intel FPGA IP միջուկը՝ երկկողմանի մուտքային և ելքային բուֆերին աջակցելու համար.
   • ա. Data Direction-ում ընտրեք Bidir:
   • բ. Տվյալների լայնության մեջ մուտքագրեք 1:
   • գ. Միացնել Օգտագործել դիֆերենցիալ բուֆերը:
   • դ. Սեղմեք Finish և ստեղծեք IP միջուկը:
4. Միացրեք մոդուլները և մուտքային և ելքային պորտերը, ինչպես ցույց է տրված հետևյալ նկարում.
   Մուտքային և ելքային նավահանգիստների միացում Example Intel Arria 10 սարքերի համար
5. Assignment Editor-ում նշանակեք համապատասխան I/O ստանդարտը, ինչպես ցույց է տրված հետևյալ նկարում: Կարող եք նաև սահմանել ընթացիկ ուժի և արագության ընտրանքները: Հակառակ դեպքում, Intel Quartus Prime Standard Edition ծրագրաշարը ենթադրում է Intel Arria 10 սարքերի լռելյայն կարգավորումները՝ Differential SSTL-18 Class I կամ Class II I/O ստանդարտ:
   BLVDS I/O հանձնարարություն Intel Quartus Prime Assignment Editor-ում Intel Arria 10 սարքերի համարՆշում.
   Intel Arria 10 սարքերի համար, Assignment Editor-ի միջոցով կարող եք ձեռքով նշանակել ինչպես p, այնպես էլ n փին տեղադրություններ LVDS կապիչների համար:
6. Կազմեք և կատարեք ֆունկցիոնալ սիմուլյացիա ModelSim – Intel FPGA Edition ծրագրաշարով:

Առնչվող տեղեկատվություն

• ModelSim – Intel FPGA Edition ծրագրային ապահովման աջակցություն
  Տրամադրում է ավելի շատ տեղեկատվություն ModelSim – Intel FPGA Edition ծրագրաշարի մասին և պարունակում է տարբեր հղումներ թեմաների, ինչպիսիք են տեղադրումը, օգտագործումը և անսարքությունների վերացումը:
• I/O ստանդարտներ BLVDS ինտերֆեյսի համար Intel FPGA սարքերում 7-րդ էջում
  Ցուցակում է կապումներն ու I/O ստանդարտները, որոնք կարող եք ձեռքով նշանակել BLVDS հավելվածների համար աջակցվող Intel FPGA սարքերում:
• Դիզայն Examples AN 522-ի համար
  Ապահովում է Intel Quartus Prime դիզայն նախկինamples օգտագործված այս դիմումի նշում.

Դիզայն ExampՈւղեցույցներ Intel MAX 10 սարքերի համար
Այս քայլերը կիրառելի են միայն Intel MAX 10 սարքերի համար: Համոզվեք, որ օգտագործում եք GPIO Lite Intel FPGA IP միջուկը:

1. Ստեղծեք GPIO Lite Intel FPGA IP միջուկ, որը կարող է աջակցել երկկողմանի մուտքային և ելքային բուֆեր.
   • ա. Ստեղծեք GPIO Lite Intel FPGA IP միջուկը:
   • բ. Data Direction-ում ընտրեք Bidir:
   • գ. Տվյալների լայնության մեջ մուտքագրեք 1:
   • դ. Միացնել Օգտագործել կեղծ դիֆերենցիալ բուֆեր:
   • ե. Գրանցման ռեժիմում ընտրեք Շրջանցում:
2. Միացրեք մոդուլները և մուտքային և ելքային պորտերը, ինչպես ցույց է տրված հետևյալ նկարում.
    Մուտքային և ելքային նավահանգիստների միացում Example Intel MAX 10 սարքերի համար
3. Assignment Editor-ում նշանակեք համապատասխան I/O ստանդարտը, ինչպես ցույց է տրված հետևյալ նկարում: Դուք կարող եք նաև սահմանել ընթացիկ ուժի և արագության ընտրանքները: Հակառակ դեպքում, Intel Quartus Prime ծրագրակազմը ստանձնում է լռելյայն կարգավորումները:
   BLVDS I/O հանձնարարություն Intel Quartus Prime Assignment Editor-ում Intel MAX 10 սարքերի համար
4. Կազմեք և կատարեք ֆունկցիոնալ սիմուլյացիա ModelSim – Intel FPGA Edition ծրագրաշարով:

Առնչվող տեղեկատվություն

• ModelSim – Intel FPGA Edition ծրագրային ապահովման աջակցություն
  Տրամադրում է ավելի շատ տեղեկատվություն ModelSim – Intel FPGA Edition ծրագրաշարի մասին և պարունակում է տարբեր հղումներ թեմաների, ինչպիսիք են տեղադրումը, օգտագործումը և անսարքությունների վերացումը:
• I/O ստանդարտներ BLVDS ինտերֆեյսի համար Intel FPGA սարքերում 7-րդ էջում
  Ցուցակում է կապումներն ու I/O ստանդարտները, որոնք կարող եք ձեռքով նշանակել BLVDS հավելվածների համար աջակցվող Intel FPGA սարքերում:
• Դիզայն Examples AN 522-ի համար
  Ապահովում է Intel Quartus Prime դիզայն նախկինamples օգտագործված այս դիմումի նշում.

Դիզայն ExampՈւղեցույցներ բոլոր աջակցվող սարքերի համար, բացառությամբ Intel Arria 10-ի, Intel Cyclone 10 GX-ի և Intel MAX 10-ի

Այս քայլերը կիրառելի են բոլոր աջակցվող սարքերի համար, բացառությամբ Intel Arria 10-ի, Intel Cyclone 10 GX-ի և Intel MAX 10-ի: Համոզվեք, որ օգտագործում եք ALTIOBUF IP միջուկը:

1.  Ստեղծեք ALTIOBUF IP միջուկ, որը կարող է աջակցել երկկողմանի մուտքային և ելքային բուֆեր.
   • ա. Ստեղծեք ALTIOBUF IP միջուկը:
   • բ. Կազմաձևեք մոդուլը որպես երկկողմանի բուֆեր:
   • գ. Ինչքա՞ն է բուֆերների թիվը, որոնք պետք է ցուցադրվեն, մուտքագրեք 1:
   • դ. Միացրեք Օգտագործեք դիֆերենցիալ ռեժիմը:
2. Միացրեք մոդուլները և մուտքային և ելքային պորտերը, ինչպես ցույց է տրված հետևյալ նկարում.
    Մուտքային և ելքային նավահանգիստների միացում Example Բոլոր աջակցվող սարքերի համար, բացառությամբ Intel Arria 10, Intel Cyclone 10 GX և Intel MAX 10 սարքերի
3. Assignment Editor-ում նշանակեք համապատասխան I/O ստանդարտը, ինչպես ցույց է տրված ստորև բերված նկարում՝ ըստ ձեր սարքի: Դուք կարող եք նաև սահմանել ընթացիկ ուժի և արագության ընտրանքները: Հակառակ դեպքում, Intel Quartus Prime ծրագրակազմը ստանձնում է լռելյայն կարգավորումները:
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III և Cyclone III LS սարքեր — BLVDS I/O ստանդարտ երկկողմանի p և n կապում, ինչպես ցույց է տրված հետևյալ նկարում:
   • Stratix V, Stratix IV, Stratix III, Arria V, Arria II և Cyclone V սարքեր — Differential SSTL-2 Class I կամ Class II I/O ստանդարտ:
     BLVDS I/O հանձնարարություն Intel Quartus Prime Assignment Editor-ումՆշում. Յուրաքանչյուր աջակցվող սարքի համար կարող եք ձեռքով նշանակել ինչպես p, այնպես էլ n փին տեղադրությունները Assignment Editor-ի միջոցով: Աջակցվող սարքերի և կապի համար, որոնք կարող եք ձեռքով նշանակել, տեսեք համապատասխան տեղեկատվությունը:
4. Կազմեք և կատարեք ֆունկցիոնալ սիմուլյացիա ModelSim – Intel FPGA Edition ծրագրաշարով:

ExampՖունկցիոնալ մոդելավորման արդյունքների մասին
Երբ հաստատվում է oe ազդանշանը, BLVDS-ը գտնվում է գրելու շահագործման ռեժիմում: Երբ oe ազդանշանը անջատված է, BLVDS-ը գտնվում է ընթերցման ռեժիմում:Նշում.
Verilog HDL-ի միջոցով սիմուլյացիայի համար կարող եք օգտագործել blvds_tb.v թեստային նստարանը, որը ներառված է համապատասխան դիզայնի նախկինում:ampլե.
Առնչվող տեղեկատվություն

• ModelSim – Intel FPGA Edition ծրագրային ապահովման աջակցություն
  Տրամադրում է ավելի շատ տեղեկատվություն ModelSim – Intel FPGA Edition ծրագրաշարի մասին և պարունակում է տարբեր հղումներ թեմաների, ինչպիսիք են տեղադրումը, օգտագործումը և անսարքությունների վերացումը:
• I/O ստանդարտներ BLVDS ինտերֆեյսի համար Intel FPGA սարքերում 7-րդ էջում
  Ցուցակում է կապումներն ու I/O ստանդարտները, որոնք կարող եք ձեռքով նշանակել BLVDS հավելվածների համար աջակցվող Intel FPGA սարքերում:
• Դիզայն Examples AN 522-ի համար
  Ապահովում է Intel Quartus Prime դիզայն նախկինamples օգտագործված այս դիմումի նշում.

Կատարման վերլուծություն

Բազմակետ BLVDS-ի կատարողականի վերլուծությունը ցույց է տալիս ավտոբուսի ավարտի, բեռնման, վարորդի և ընդունիչի բնութագրերի ազդեցությունը և վարորդից ստացողի գտնվելու վայրը համակարգի վրա: Դուք կարող եք օգտագործել ներառված BLVDS դիզայնը նախկինումampԲազմակետ կիրառման կատարումը վերլուծելու համար.

•  Ցիկլոն III BLVDS դիզայն նախկինample — այս դիզայնը նախկինample-ն կիրառելի է բոլոր աջակցվող Stratix, Arria և Cyclone սարքերի համար: Intel Arria 10 կամ Intel Cyclone 10 GX սարքերի ընտանիքի համար դուք պետք է տեղափոխեք դիզայնը նախկինումampՆախքան այն օգտագործելը, անցեք համապատասխան սարքերի ընտանիքին:
• Intel MAX 10 BLVDS դիզայն նախկինample — այս դիզայնը նախկինample-ը կիրառելի է Intel MAX 10 սարքերի ընտանիքի համար:
• Intel Stratix 10 BLVDS դիզայն նախկինample — այս դիզայնը նախկինampԱյն կիրառելի է Intel Stratix 10 սարքերի ընտանիքում:

Նշում.
Բազմակետ BLVDS-ի կատարողականի վերլուծությունը այս բաժնում հիմնված է Cyclone III BLVDS մուտքային/ելքային բուֆերային տեղեկատվության ճշգրտման (IBIS) մոդելի մոդելավորման վրա HyperLynx*-ում:
Intel-ը խորհուրդ է տալիս օգտագործել այս Intel IBIS մոդելները մոդելավորման համար.

• Stratix III, Stratix IV և Stratix V սարքեր՝ հատուկ սարքի դիֆերենցիալ SSTL-2 IBIS մոդել
• Intel Stratix 10, Intel Arria 10(2) և Intel Cyclone 10 GX սարքեր.
  •  Ելքային բուֆեր — դիֆերենցիալ SSTL-18 IBIS մոդել
  • Մուտքային բուֆեր - LVDS IBIS մոդել

Առնչվող տեղեկատվություն

• Intel FPGA IBIS մոդելի էջ
  Ապահովում է Intel FPGA սարքերի մոդելների ներբեռնումներ:
•  Դիզայն Examples AN 522-ի համար
  Ապահովում է Intel Quartus Prime դիզայն նախկինamples օգտագործված այս դիմումի նշում.

Համակարգի կարգավորում

 Բազմակետ BLVDS ցիկլոն III BLVDS հաղորդիչով
Այս նկարը ցույց է տալիս բազմակետ տոպոլոգիայի սխեման՝ տասը Cyclone III BLVDS հաղորդիչով (անունները՝ U1-ից մինչև U10):Ենթադրվում է, որ ավտոբուսի հաղորդման գիծն ունի հետևյալ բնութագրերը.

•  Մի շերտագիծ
•  Բնութագրական դիմադրություն 50 Ω
• Բնութագրական հզորությունը 3.6 pF մեկ դյույմ
•  Երկարությունը 10 դյույմ
• Intel Arria 10 IBIS մոդելները նախնական են և հասանելի չեն Intel IBIS մոդելում web էջ. Եթե ​​Ձեզ անհրաժեշտ են այս նախնական Intel Arria 10 IBIS մոդելները, դիմեք Intel-ին:
• Ավտոբուսի դիֆերենցիալ բնութագրական դիմադրություն մոտավորապես 100 Ω
•  Յուրաքանչյուր հաղորդիչի միջև հեռավորությունը 1 դյույմ է
• Ավտոբուսն ավարտվում է երկու ծայրերում՝ RT տերմինալ ռեզիստորով

• Կանխադրված շարժիչ ուժը 12 մԱ է
• Դանդաղ արագության կարգավորումները լռելյայնորեն
• Յուրաքանչյուր հաղորդիչի կապի հզորությունը 6 pF է
•  Յուրաքանչյուր BLVDS հաղորդիչի կոճղը 1 Ω բնորոշ դիմադրության 50 դյույմանոց միկրոշերտ է և 3 pF մեկ դյույմ բնորոշ հզորությամբ:
•  Յուրաքանչյուր հաղորդիչի միացման հզորությունը (միակցիչ, պահոց և PCB-ի միջոցով) ավտոբուսին ենթադրվում է 2 pF:
• Յուրաքանչյուր բեռի ընդհանուր հզորությունը մոտավորապես 11 pF է

1 դյույմ բեռի տարածության համար բաշխված հզորությունը հավասար է 11 pF մեկ դյույմի: Կրճատել կոճղերի կողմից առաջացած արտացոլումը, ինչպես նաև թուլացնել ազդանշանները, որոնք դուրս են գալիս
վարորդը, յուրաքանչյուր հաղորդիչի ելքի վրա տեղադրվում է 50 Ω RS ռեզիստորի համապատասխան դիմադրություն:

Ավտոբուսի դադարեցում
Լիովին բեռնված ավտոբուսի արդյունավետ դիմադրությունը 52 Օմ է, եթե դուք փոխարինում եք ավտոբուսի բնութագրական հզորությունը և բաշխված հզորությունը սարքավորման միավորի երկարության վրա արդյունավետ դիֆերենցիալ դիմադրության հավասարման մեջ: Ազդանշանի օպտիմալ ամբողջականության համար դուք պետք է համապատասխանեցնեք RT 52 Ω-ին: Հետևյալ նկարները ցույց են տալիս համընկնող, թեր- և գերվերջացման ազդեցությունը դիֆերենցիալ ալիքի ձևի (VID) վրա ստացողի մուտքային կապումներում: Տվյալների արագությունը 100 Մբիթ/վրկ է: Այս թվերում թերվերջացումը (RT = 25 Ω) հանգեցնում է արտացոլումների և աղմուկի սահմանի զգալի կրճատմանը: Որոշ դեպքերում, ընդհատման դեպքում նույնիսկ խախտում է ստացողի շեմը (VTH = ± 100 mV): Երբ RT-ն փոխվում է 50 Ω-ի, VTH-ի նկատմամբ աղմուկի զգալի սահման կա, և արտացոլումը աննշան է:

Ավտոբուսի դադարեցման ազդեցությունը (վարորդը U1-ում, ստացողը U2-ում)
Այս նկարում U1-ը հանդես է գալիս որպես հաղորդիչ, իսկ U2-ից մինչև U10՝ ստացող:

Ավտոբուսի դադարեցման ազդեցությունը (վարորդը U1-ում, ստացողը U10-ում)
Այս նկարում U1-ը հանդես է գալիս որպես հաղորդիչ, իսկ U2-ից մինչև U10՝ ստացող:

Ավտոբուսի դադարեցման ազդեցությունը (վարորդը U5-ում, ստացողը U6-ում)
Այս նկարում U5-ը հաղորդիչն է, իսկ մնացածը ստացողներ են:

Ավտոբուսի դադարեցման ազդեցությունը (վարորդը U5-ում, ստացողը U10-ում)
Այս նկարում U5-ը հաղորդիչն է, իսկ մնացածը ստացողներ են:Ավտոբուսում վարորդի և ստացողի հարաբերական դիրքը նույնպես ազդում է ստացված ազդանշանի որակի վրա: Վարորդին ամենամոտ ընդունիչը զգում է փոխանցման գծի ամենավատ ազդեցությունը, քանի որ այս վայրում ծայրամասային արագությունն ամենաարագն է: Սա ավելի է վատանում, երբ վարորդը գտնվում է ավտոբուսի մեջտեղում:
ՆախampՀամեմատեք Նկար 16-ը 20-րդ էջի և Նկար 18-ը 21-րդ էջի վրա: VID-ը U6 ընդունիչում (վարորդը U5-ում) ցույց է տալիս ավելի մեծ զանգ, քան U2 ընդունիչում (վարորդը U1-ում): Մյուս կողմից, եզրային արագությունը դանդաղում է, երբ ընդունիչը գտնվում է վարորդից ավելի հեռու: Արձանագրված բարձրացման ամենամեծ ժամանակը 1.14 վս է, երբ վարորդը գտնվում է ավտոբուսի մի ծայրում (U1), իսկ ընդունիչը՝ մյուս ծայրում (U10):

Հանգույցի երկարությունը
Ավելի երկար կոճղային երկարությունը ոչ միայն մեծացնում է թռիչքի ժամանակը վարորդից մինչև ընդունիչ, այլև հանգեցնում է ավելի մեծ բեռնվածքի հզորության, որն առաջացնում է ավելի մեծ արտացոլում:

Ելակի երկարության ավելացման էֆեկտը (վարորդ U1-ում, ստացողը U10-ում)
Այս ցուցանիշը համեմատում է VID-ը U10-ում, երբ կոճղի երկարությունը մեկ դյույմից ավելացվում է երկու դյույմ, իսկ վարորդը գտնվում է U1-ում:

Հանգույցի դադարեցում
Դուք պետք է համապատասխանեցնեք վարորդի դիմադրությունը կոճղի բնորոշ դիմադրությանը: Վարորդի ելքի վրա RS շարքի ավարտական ​​ռեզիստորի տեղադրումը մեծապես նվազեցնում է հաղորդման գծի բացասական ազդեցությունը, որն առաջանում է երկար կոճղերի և ծայրերի արագ տեմպերի պատճառով: Բացի այդ, RS-ը կարող է փոխվել՝ VID-ը թուլացնելու համար, որպեսզի համապատասխանի ստացողի բնութագրերին:

Հանգույցի դադարեցման ազդեցությունը (վարորդը U1-ում, ստացողը U2-ում և U10-ում)
Այս ցուցանիշը համեմատում է VID-ը U2-ում և U10-ում, երբ U1-ը փոխանցում է:

Վարորդի սպանության մակարդակը
Արագ շարժման արագությունը օգնում է բարելավել բարձրացման ժամանակը, հատկապես վարորդից ամենահեռու ստացողի մոտ: Այնուամենայնիվ, ավելի արագ հարվածի արագությունը նույնպես մեծացնում է զանգը արտացոլման պատճառով:

Driver Edge Rate-ի ազդեցությունը (Driver U1-ում, Receiver-ը U2-ում և U10-ում)
Այս նկարը ցույց է տալիս վարորդի նվազման արագության էֆեկտը: Համեմատություն է արվում դանդաղ և արագ շարժման արագության միջև՝ 12 մԱ շարժիչ ուժով: Վարորդը գտնվում է U1-ում, իսկ դիֆերենցիալ ալիքների ձևերը U2-ում և U10-ում հետազոտվում են:

Համակարգի ընդհանուր կատարումը

Բազմակետ BLVDS-ի կողմից աջակցվող տվյալների ամենաբարձր արագությունը որոշվում է դիտելով վարորդից ամենահեռու ստացողի աչքի դիագրամը: Այս վայրում փոխանցվող ազդանշանն ունի ամենադանդաղ եզրային արագությունը և ազդում է աչքի բացման վրա: Թեև ստացված ազդանշանի որակը և աղմուկի սահմանային նպատակը կախված են հավելվածներից, որքան լայն է աչքի բացումը, այնքան լավ: Այնուամենայնիվ, դուք պետք է նաև ստուգեք վարորդին ամենամոտ գտնվող ընդունիչը, քանի որ փոխանցման գծի ազդեցությունը ավելի վատ է, եթե ընդունիչը գտնվում է վարորդին ավելի մոտ:
Նկար 23. Աչքի դիագրամ 400 Մբիթ/վրկ արագությամբ (վարորդ U1-ում, ընդունիչ՝ U2 և U10)
Այս նկարը ցույց է տալիս աչքի դիագրամները U2 (կարմիր կոր) և U10 (կապույտ կոր) 400 Մբիթ/վրկ տվյալների արագության համար: Մոդելավորման մեջ ենթադրվում է 1% միավորի միջակայքի պատահական ցնցում: Վարորդը գտնվում է U1-ում՝ լռելյայն ընթացիկ ուժի և արագության կարգավորումներով: Ավտոբուսը լիովին բեռնված է օպտիմալ RT = 50 Ω: Աչքի ամենափոքր բացվածքը գտնվում է U10-ում, որն ամենահեռու է U1-ից: Աչքի բարձրությունը սamp0.5 միավորի ինտերվալում հանգեցված է 692 մՎ և 543 մՎ համապատասխանաբար U2 և U10-ի համար: Երկու դեպքում էլ VTH = ± 100 mV-ի նկատմամբ աղմուկի զգալի սահման կա:

Փաստաթղթերի վերանայման պատմություն AN 522-ի համար. Bus LVDS ինտերֆեյսի ներդրում աջակցվող Intel FPGA սարքերի ընտանիքներում

Փաստաթղթեր / ռեսուրսներ

intel AN 522 Bus LVDS ինտերֆեյսի ներդրում աջակցվող FPGA սարքերի ընտանիքներում [pdf] Օգտագործողի ուղեցույց AN 522 ավտոբուսի LVDS ինտերֆեյսի ներդրում աջակցվող FPGA սարքերի ընտանիքներում, AN 522, ավտոբուսի LVDS ինտերֆեյսի ներդրում աջակցվող FPGA սարքերի ընտանիքներում, ինտերֆեյս աջակցվող FPGA սարքերի ընտանիքներում, FPGA սարքերի ընտանիքներում

Հղումներ

• Օգտագործողի ձեռնարկ