Intel AN 522 การนำอินเทอร์เฟซบัส LVDS ไปใช้งานในตระกูลอุปกรณ์ FPGA ที่รองรับ

Bus LVDS (BLVDS) ขยายขีดความสามารถของการสื่อสารแบบจุดต่อจุดของ LVDS ไปสู่การกำหนดค่าแบบหลายจุด BLVDS แบบหลายจุดนำเสนอโซลูชันที่มีประสิทธิภาพสำหรับแอปพลิเคชันแบ็คเพลนแบบหลายจุด

การสนับสนุนการใช้งาน BLVDS ในอุปกรณ์ Intel FPGA

คุณสามารถใช้งานอินเทอร์เฟซ BLVDS ในอุปกรณ์ Intel เหล่านี้ได้โดยใช้มาตรฐาน I/O ที่ระบุไว้

บันทึก:
คุณสมบัติความแรงของไดรฟ์ที่ตั้งโปรแกรมได้และอัตราการเปลี่ยนแปลงในอุปกรณ์เหล่านี้ช่วยให้คุณปรับแต่งระบบมัลติพอยต์เพื่อประสิทธิภาพสูงสุดได้ หากต้องการกำหนดอัตราข้อมูลสูงสุดที่รองรับ ให้ดำเนินการจำลองหรือวัดตามการตั้งค่าระบบและแอปพลิเคชันเฉพาะของคุณ
BLVDS เหนือview ในหน้า 4
เทคโนโลยี BLVDS ในอุปกรณ์ Intel บนหน้า 6
การใช้พลังงานของ BLVDS บนหน้า 9
BLVDS การออกแบบ Exampในหน้าที่ 10
การวิเคราะห์ประสิทธิภาพการทำงานในหน้า 17
ประวัติการแก้ไขเอกสารสำหรับ AN 522: การนำอินเทอร์เฟซบัส LVDS ไปใช้ในตระกูลอุปกรณ์ Intel FPGA ที่รองรับ บนหน้า 25
ข้อมูลที่เกี่ยวข้อง
มาตรฐาน I/O สำหรับอินเทอร์เฟซ BLVDS ในอุปกรณ์ Intel FPGA บนหน้า 7

BLVDS เหนือview

ระบบ BLVDS หลายจุดทั่วไปประกอบด้วยคู่เครื่องส่งและเครื่องรับ (ทรานซีฟเวอร์) จำนวนหนึ่งที่เชื่อมต่อกับบัส
BLVDS หลายจุดการกำหนดค่าในรูปก่อนหน้าช่วยให้การสื่อสารแบบฮาล์ฟดูเพล็กซ์สองทิศทางพร้อมลดความหนาแน่นของการเชื่อมต่อระหว่างกันให้เหลือน้อยที่สุด ทรานซีฟเวอร์ทุกตัวสามารถทำหน้าที่เป็นเครื่องส่งสัญญาณได้ โดยทรานซีฟเวอร์ที่เหลือจะทำหน้าที่เป็นตัวรับ (สามารถเปิดใช้งานเครื่องส่งสัญญาณได้ครั้งละหนึ่งเครื่องเท่านั้น) โดยทั่วไปแล้ว จำเป็นต้องมีการควบคุมปริมาณข้อมูลบนบัส ไม่ว่าจะผ่านโปรโตคอลหรือโซลูชันฮาร์ดแวร์ เพื่อหลีกเลี่ยงการแข่งขันของไดรเวอร์บนบัส ประสิทธิภาพของ BLVDS แบบหลายจุดได้รับผลกระทบอย่างมากจากการโหลดและการยุติความจุบนบัส
ข้อควรพิจารณาในการออกแบบ
การออกแบบมัลติพอยต์ที่ดีต้องคำนึงถึงโหลดความจุและการยุติบนบัสเพื่อให้ได้ความสมบูรณ์ของสัญญาณที่ดีขึ้น คุณสามารถลดความจุโหลดได้โดยการเลือกทรานซีฟเวอร์ที่มีความจุพินต่ำ ขั้วต่อที่มีความจุต่ำ และรักษาความยาวสตับให้สั้น การพิจารณาการออกแบบ BLVDS มัลติพอยต์ประการหนึ่งคืออิมพีแดนซ์เชิงอนุพันธ์ที่มีประสิทธิภาพของบัสที่มีโหลดเต็ม ซึ่งเรียกว่าอิมพีแดนซ์ที่มีประสิทธิภาพ และความล่าช้าในการแพร่กระจายผ่านบัส การพิจารณาการออกแบบ BLVDS มัลติพอยต์อื่นๆ ได้แก่ การกำหนดไบอัสที่ปลอดภัยจากความล้มเหลว ประเภทขั้วต่อและพินเอาต์ เค้าโครงรอยทางบัส PCB และข้อมูลจำเพาะอัตราขอบของไดรเวอร์
อิมพีแดนซ์ที่มีประสิทธิภาพ
ค่าอิมพีแดนซ์ที่มีประสิทธิภาพขึ้นอยู่กับค่าอิมพีแดนซ์ลักษณะเฉพาะของบัสเทรซ Zo และการโหลดแบบคาปาซิทีฟบนบัส ขั้วต่อ สตับบนการ์ดปลั๊กอิน บรรจุภัณฑ์ และความจุอินพุตของตัวรับ ล้วนมีส่วนในการโหลดแบบคาปาซิทีฟ ซึ่งจะลดค่าอิมพีแดนซ์ที่มีประสิทธิภาพของบัส
สมการ 1. สมการอิมพีแดนซ์เชิงอนุพันธ์ที่มีประสิทธิภาพ
ใช้สมการนี้เพื่อประมาณค่าอิมพีแดนซ์เชิงอนุพันธ์ที่มีประสิทธิภาพของบัสที่โหลด (Zeff)ที่ไหน:

• Zdiff (Ω) ≈ 2 × Zo = อิมพีแดนซ์ลักษณะเชิงอนุพันธ์ของบัส
•  Co (pF/นิ้ว) = ความจุลักษณะเฉพาะต่อหน่วยความยาวของบัส
• CL (pF) = ความจุของแต่ละโหลด
•  N = จำนวนโหลดบนรถบัส
•  H (นิ้ว) = d × N = ความยาวรวมของรถบัส
•  d (นิ้ว) = ระยะห่างระหว่างการ์ดปลั๊กอินแต่ละใบ
•  Cd (pF/นิ้ว) = CL/d = ความจุที่กระจายต่อหน่วยความยาวทั่วทั้งบัส

การเพิ่มความจุโหลดหรือระยะห่างที่ใกล้ชิดระหว่างการ์ดปลั๊กอินจะลดค่าอิมพีแดนซ์ที่มีประสิทธิภาพลง เพื่อเพิ่มประสิทธิภาพการทำงานของระบบ จำเป็นต้องเลือกทรานซีฟเวอร์และขั้วต่อที่มีความจุต่ำ รักษาความยาวสตับของตัวรับแต่ละอันระหว่างขั้วต่อและพิน I/O ของทรานซีฟเวอร์ให้สั้นที่สุด
ค่าอิมพีแดนซ์ที่มีประสิทธิภาพปกติเทียบกับ Cd/Co
รูปนี้แสดงผลของความจุแบบกระจายบนค่าอิมพีแดนซ์ที่มีประสิทธิภาพที่ปรับมาตรฐานแล้วจำเป็นต้องมีการยุติสัญญาณที่ปลายแต่ละด้านของบัสในขณะที่ข้อมูลไหลในทั้งสองทิศทาง เพื่อลดการสะท้อนและการสั่นบนบัส คุณต้องจับคู่ตัวต้านทานการยุติสัญญาณกับค่าอิมพีแดนซ์ที่มีประสิทธิภาพ สำหรับระบบที่มี Cd/Co = 3 ค่าอิมพีแดนซ์ที่มีประสิทธิภาพคือ 0.5 เท่าของ Zdiff ด้วยการยุติสัญญาณสองครั้งบนบัส ไดรเวอร์จะเห็นโหลดที่เทียบเท่า 0.25 เท่าของ Zdiff ดังนั้นจึงลดการสวิงของสัญญาณและขอบเขตสัญญาณรบกวนที่แตกต่างกันระหว่างอินพุตของตัวรับ (หากใช้ไดรเวอร์ LVDS มาตรฐาน) ไดรเวอร์ BLVDS แก้ไขปัญหานี้โดยเพิ่มกระแสไดรฟ์เพื่อให้ได้ปริมาณเสียงที่ใกล้เคียงกันtagอีสวิงที่อินพุตตัวรับ
ความล่าช้าในการแพร่กระจาย
ความล่าช้าในการแพร่กระจาย (tPD = Zo × Co) คือความล่าช้าของเวลาผ่านสายส่งต่อหน่วยความยาว ขึ้นอยู่กับค่าอิมพีแดนซ์ลักษณะเฉพาะและลักษณะเฉพาะ
ความจุของบัส
ความล่าช้าในการแพร่กระจายที่มีประสิทธิภาพ
สำหรับบัสที่มีโหลด คุณสามารถคำนวณค่าหน่วงเวลาการแพร่กระจายที่มีประสิทธิภาพได้ด้วยสมการนี้ คุณสามารถคำนวณเวลาสำหรับการแพร่กระจายสัญญาณจากไดรเวอร์ A ไปยังตัวรับ B ในรูปของ tPDEFF × ความยาวของเส้นระหว่างไดรเวอร์ A และตัวรับ B

เทคโนโลยี BLVDS ในอุปกรณ์ Intel

ในอุปกรณ์ Intel ที่รองรับ อินเทอร์เฟซ BLVDS จะได้รับการรองรับในแบงก์ I/ แถวหรือคอลัมน์ใดๆ ที่ขับเคลื่อนด้วย VCCIO 1.8 V (อุปกรณ์ Intel Arria 10 และ Intel Cyclone 10 GX) หรือ 2.5 V (อุปกรณ์ที่รองรับอื่นๆ) ในแบงก์ I/O เหล่านี้ อินเทอร์เฟซจะได้รับการรองรับบนพิน I/O ที่แตกต่างกันแต่ไม่ใช่บนพินอินพุตนาฬิกาเฉพาะหรือพินเอาท์พุตนาฬิกา อย่างไรก็ตาม ในอุปกรณ์ Intel Arria 10 และ Intel Cyclone 10 GX อินเทอร์เฟซ BLVDS จะได้รับการรองรับบนพินนาฬิกาเฉพาะที่ใช้เป็น I/O ทั่วไป

•  เครื่องส่งสัญญาณ BLVDS ใช้บัฟเฟอร์เอาต์พุตแบบปลายเดียวสองตัว โดยที่บัฟเฟอร์เอาต์พุตตัวที่สองถูกตั้งโปรแกรมให้เป็นแบบอินเวอร์ต
•  ตัวรับ BLVDS ใช้บัฟเฟอร์อินพุต LVDS เฉพาะ

บัฟเฟอร์ BLVDS I/O ในอุปกรณ์ที่รองรับใช้บัฟเฟอร์อินพุตหรือเอาต์พุตที่แตกต่างกันขึ้นอยู่กับประเภทของแอปพลิเคชัน:

• แอปพลิเคชัน Multidrop—ใช้บัฟเฟอร์อินพุตหรือเอาต์พุตขึ้นอยู่กับว่าอุปกรณ์นั้นมีไว้สำหรับการทำงานของไดรเวอร์หรือตัวรับ
• การใช้งานแบบหลายจุด—บัฟเฟอร์เอาต์พุตและบัฟเฟอร์อินพุตใช้พิน I/O ร่วมกัน คุณต้องใช้สัญญาณเปิดใช้งานเอาต์พุต (oe) เพื่อแบ่งสถานะบัฟเฟอร์เอาต์พุต LVDS เป็นสามสถานะเมื่อไม่ได้ส่งสัญญาณ
•  อย่าเปิดใช้งานการยุติซีรีส์บนชิป (RS OCT) สำหรับบัฟเฟอร์เอาต์พุต
• ใช้ตัวต้านทานภายนอกที่บัฟเฟอร์เอาต์พุตเพื่อให้มีการจับคู่ค่าความต้านทานกับสตับบนการ์ดปลั๊กอิน
• ห้ามเปิดใช้งานการยุติแบบดิฟเฟอเรนเชียลบนชิป (RD OCT) สำหรับบัฟเฟอร์อินพุตแบบดิฟเฟอเรนเชียล เนื่องจากการยุติบัสโดยปกติจะดำเนินการโดยใช้ตัวต้านทานการยุติภายนอกที่ปลายทั้งสองด้านของบัส

มาตรฐาน I/O สำหรับอินเทอร์เฟซ BLVDS ในอุปกรณ์ FPGA ของ Intel
คุณสามารถใช้งานอินเทอร์เฟซ BLVDS ได้โดยใช้มาตรฐาน I/O ที่เกี่ยวข้องและข้อกำหนดความแข็งแกร่งในปัจจุบันสำหรับอุปกรณ์ Intel ที่รองรับ
มาตรฐาน I/O และคุณสมบัติที่รองรับอินเทอร์เฟซ BLVDS ในอุปกรณ์ Intel ที่รองรับ

1.  พิน DIFFIO_TX ไม่รองรับตัวรับความแตกต่าง LVDS จริง

สำหรับข้อมูลเพิ่มเติม โปรดดูเอกสารประกอบอุปกรณ์ที่เกี่ยวข้องตามที่ระบุไว้ในส่วนข้อมูลที่เกี่ยวข้อง:

• สำหรับข้อมูลการกำหนดพิน โปรดดูที่พินเอาต์ของอุปกรณ์ files.
• สำหรับคุณลักษณะมาตรฐาน I/O โปรดดูที่บท I/O ในคู่มืออุปกรณ์
•  สำหรับข้อมูลจำเพาะด้านไฟฟ้า โปรดดูแผ่นข้อมูลอุปกรณ์หรือเอกสารคุณลักษณะ DC และการสลับ

ข้อมูลที่เกี่ยวข้อง

•  พินเอาท์ 10 พินของ Intel Stratix Files
•  พินเอาท์ Stratix V Files
• พินเอาต์ Stratix IV Files
•  พินเอาต์อุปกรณ์ Stratix III Files
•  พินเอาต์อุปกรณ์ Intel Arria 10 Files
•  พินเอาต์อุปกรณ์ Arria V Files
•  พินเอาต์อุปกรณ์ Arria II GX Files
• พินเอาต์อุปกรณ์ Intel Cyclone 10 GX Files
• พินเอาต์อุปกรณ์ Intel Cyclone 10 LP Files
• พินเอาต์อุปกรณ์ไซโคลน V Files
•  พินเอาต์อุปกรณ์ไซโคลน IV Files
• พินเอาต์อุปกรณ์ Cyclone III Files
• พินเอาต์อุปกรณ์ Intel MAX 10 Files
• คู่มือผู้ใช้ I/O วัตถุประสงค์ทั่วไป Intel Stratix 10
•  คุณสมบัติ I/O ในอุปกรณ์ Stratix V
•  คุณสมบัติ I/O ในอุปกรณ์ Stratix IV
•  คุณสมบัติ I/O ของอุปกรณ์ Stratix III
• คุณสมบัติ I/O ในอุปกรณ์ Stratix V
•  คุณสมบัติ I/O ในอุปกรณ์ Stratix IV
•  คุณสมบัติ I/O ของอุปกรณ์ Stratix III
•  I/O และ I/O ความเร็วสูงในอุปกรณ์ Intel Arria 10
•  คุณสมบัติ I/O ในอุปกรณ์ Arria V
• คุณสมบัติ I/O ในอุปกรณ์ Arria II
•  I/O และ I/O ความเร็วสูงในอุปกรณ์ Intel Cyclone 10 GX
•  I/O และ I/O ความเร็วสูงในอุปกรณ์ Intel Cyclone 10 LP
• คุณสมบัติ I/O ในอุปกรณ์ Cyclone V
• คุณสมบัติ I/O ในอุปกรณ์ Cyclone IV
•  คุณสมบัติ I/O ในกลุ่มอุปกรณ์ Cyclone III
• คู่มือผู้ใช้ I/O วัตถุประสงค์ทั่วไปของ Intel MAX 10
•  เอกสารข้อมูลอุปกรณ์ Intel Stratix 10
• แผ่นข้อมูลอุปกรณ์ Stratix V
•  ลักษณะเฉพาะของ DC และการสลับสำหรับอุปกรณ์ Stratix IV
•  แผ่นข้อมูลอุปกรณ์ Stratix III: คุณลักษณะของ DC และการสลับ
•  แผ่นข้อมูลอุปกรณ์ Intel Arria 10
•  แผ่นข้อมูลอุปกรณ์ Arria V
• แผ่นข้อมูลอุปกรณ์สำหรับอุปกรณ์ Arria II
• แผ่นข้อมูลอุปกรณ์ Intel Cyclone 10 GX
•  แผ่นข้อมูลอุปกรณ์ Intel Cyclone 10 LP
•  แผ่นข้อมูลอุปกรณ์ Cyclone V
•  แผ่นข้อมูลอุปกรณ์ไซโคลน IV
• แผ่นข้อมูลอุปกรณ์ Cyclone III
• แผ่นข้อมูลอุปกรณ์ Intel MAX 10

การใช้พลังงาน BLVDS

• ก่อนที่จะนำการออกแบบของคุณไปใช้งานในอุปกรณ์ ให้ใช้ EPE ที่ใช้ Excel สำหรับอุปกรณ์ที่รองรับที่คุณใช้เพื่อรับค่าประมาณการใช้พลังงาน BLVDS I/O
•  สำหรับพินอินพุตและพินทิศทางสองทาง บัฟเฟอร์อินพุต BLVDS จะเปิดใช้งานอยู่เสมอ บัฟเฟอร์อินพุต BLVDS จะใช้พลังงานหากมีกิจกรรมการสลับบนบัส (เช่นampเครื่องรับส่งสัญญาณอื่น ๆ กำลังส่งและรับข้อมูล แต่อุปกรณ์ Cyclone III ไม่ใช่ผู้รับที่ตั้งใจไว้
•  หากคุณใช้ BLVDS เป็นบัฟเฟอร์อินพุตในการมัลติดรอปหรือเป็นบัฟเฟอร์ทิศทางสองทางในแอพพลิเคชั่นมัลติพอยต์ Intel ขอแนะนำให้ป้อนอัตราการสลับที่รวมกิจกรรมทั้งหมดบนบัส ไม่ใช่แค่กิจกรรมที่ตั้งใจใช้สำหรับบัฟเฟอร์อินพุต BLVDS ของอุปกรณ์ Intel เท่านั้น

Exampการป้อนข้อมูล BLVDS I/O ใน EPE
รูปนี้แสดงรายการ BLVDS I/O ใน Cyclone III EPE สำหรับมาตรฐาน I/O ที่จะเลือกใน EPE ของอุปกรณ์ Intel ที่รองรับอื่นๆ โปรดดูข้อมูลที่เกี่ยวข้องIntel ขอแนะนำให้คุณใช้เครื่องมือ Intel Quartus Prime Power Analyzer เพื่อดำเนินการวิเคราะห์พลังงาน BLVDS I/O ที่แม่นยำหลังจากที่คุณออกแบบเสร็จสิ้น เครื่องมือ Power Analyzer จะประเมินพลังงานโดยอิงตามข้อมูลจำเพาะของการออกแบบหลังจากวางและกำหนดเส้นทางเสร็จสิ้น เครื่องมือ Power Analyzer จะใช้การผสมผสานระหว่างกิจกรรมสัญญาณที่ผู้ใช้ป้อน ที่ได้จากการจำลอง และการประเมิน ซึ่งเมื่อรวมกับแบบจำลองวงจรโดยละเอียดแล้ว จะทำให้ได้การประมาณพลังงานที่แม่นยำมาก
ข้อมูลที่เกี่ยวข้อง

• บทการวิเคราะห์พลังงาน คู่มือ Intel Quartus Prime Pro Edition
  ให้ข้อมูลเพิ่มเติมเกี่ยวกับเครื่องมือ Intel Quartus Prime Pro Edition Power Analyzer สำหรับอุปกรณ์ตระกูล Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 GX
• บทการวิเคราะห์พลังงาน คู่มือ Intel Quartus Prime Standard Edition
  ให้ข้อมูลเพิ่มเติมเกี่ยวกับเครื่องมือ Intel Quartus Prime Standard Edition Power Analyzer สำหรับอุปกรณ์ตระกูล Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III และ Intel MAX 10
• หน้า Early Power Estimators (EPE) และ Power Analyzer
  ให้ข้อมูลเพิ่มเติมเกี่ยวกับ EPE และเครื่องมือ Intel Quartus Prime Power Analyzer
• การนำอินเทอร์เฟซบัส LVDS ไปใช้งานในตระกูลอุปกรณ์ FPGA ของ Intel ที่รองรับในหน้า 3
  แสดงรายการมาตรฐาน I/O ที่จะเลือกใน EPE เพื่อประมาณการใช้พลังงาน BLVDS

BLVDS การออกแบบ Example
การออกแบบเช่นample แสดงวิธีการสร้างอินสแตนซ์บัฟเฟอร์ BLVDS I/O ในอุปกรณ์ที่รองรับด้วยคอร์ IP I/O วัตถุประสงค์ทั่วไปที่เกี่ยวข้อง (GPIO) ในซอฟต์แวร์ Intel Quartus Prime

•  อุปกรณ์ Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 GX ใช้คอร์ IP ของ Intel FPGA GPIO
•  อุปกรณ์ Intel MAX 10—ใช้แกน IP GPIO Lite Intel FPGA
•  อุปกรณ์อื่นๆ ที่รองรับทั้งหมด—ใช้แกน IP ของ ALTIOBUF

คุณสามารถดาวน์โหลดแบบการออกแบบได้ampจากลิงก์ในข้อมูลที่เกี่ยวข้อง สำหรับอินสแตนซ์บัฟเฟอร์ BLVDS I/O Intel ขอแนะนำรายการต่อไปนี้:

•  นำ GPIO IP core ไปใช้ในโหมดทิศทางสองทางโดยเปิดโหมดส่วนต่างไว้
•  กำหนดมาตรฐาน I/O ให้กับพินทิศทางสองทาง:
•  BLVDS—อุปกรณ์ Intel Cyclone 10 LP, Cyclone IV, Cyclone III และ Intel MAX 10
•  อุปกรณ์ SSTL-2 ที่แตกต่างกัน คลาส I หรือ คลาส II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II และ Cyclone V
• SSTL-18 ที่แตกต่างกัน คลาส I หรือคลาส II—อุปกรณ์ Intel Stratix 10, Intel Arria 10 และ Intel Cyclone 10 GX

การทำงานของบัฟเฟอร์อินพุตหรือเอาต์พุตระหว่างการเขียนและการอ่าน

• พอร์ต OE รับสัญญาณ OE จากแกนอุปกรณ์เพื่อเปิดใช้งานหรือปิดใช้งานบัฟเฟอร์เอาต์พุตแบบปลายเดียว
•  รักษาสัญญาณ OE ไว้ให้อยู่ในระดับต่ำเพื่อแบ่งสถานะสามประการของบัฟเฟอร์เอาต์พุตในระหว่างการดำเนินการอ่าน
•  หน้าที่ของเกต AND คือการหยุดไม่ให้สัญญาณที่ส่งออกกลับเข้าไปในแกนกลางของอุปกรณ์ บัฟเฟอร์อินพุตแบบดิฟเฟอเรนเชียลจะเปิดใช้งานอยู่เสมอ

ข้อมูลที่เกี่ยวข้อง

•  คู่มือผู้ใช้ ALTIOBUF IP Core บัฟเฟอร์ I/O (I/O Buffer)
•  คู่มือผู้ใช้ GPIO IP Core
•  คู่มือการใช้งาน Intel MAX 10 I/O
• ข้อมูลเบื้องต้นเกี่ยวกับ Intel FPGA IP Cores
• การออกแบบอดีตampเลสสำหรับ AN 522

นำเสนอการออกแบบ Intel Quartus Primeampที่ใช้ในบันทึกการใช้งานนี้
การออกแบบอดีตampแนวทางสำหรับอุปกรณ์ Intel Stratix 10
ขั้นตอนเหล่านี้ใช้ได้กับอุปกรณ์ Intel Stratix 10 เท่านั้น ตรวจสอบให้แน่ใจว่าคุณใช้ GPIO Intel FPGA IP core

1. สร้างคอร์ IP ของ Intel FPGA GPIO ที่สามารถรองรับบัฟเฟอร์อินพุตและเอาต์พุตแบบสองทิศทาง:
   • ก. สร้างตัวอย่างแกน IP ของ GPIO Intel FPGA
   • ข. ใน Data Direction ให้เลือก Bidir
   • c. ในความกว้างข้อมูล ให้ป้อน 1.
   • d. เปิดใช้บัฟเฟอร์ที่แตกต่างกัน
   • e. ในโหมดลงทะเบียน ให้เลือกไม่มี
2. เชื่อมต่อโมดูลและพอร์ตอินพุตและเอาต์พุตตามที่แสดงในรูปต่อไปนี้:
   การเชื่อมต่อพอร์ตอินพุตและเอาท์พุตampสำหรับอุปกรณ์ Intel Stratix 10
3. ใน Assignment Editor ให้กำหนดมาตรฐาน I/O ที่เกี่ยวข้องดังที่แสดงในรูปต่อไปนี้ นอกจากนี้ คุณยังสามารถตั้งค่าตัวเลือกความแรงและอัตราการเปลี่ยนแปลงปัจจุบันได้ มิฉะนั้น ซอฟต์แวร์ Intel Quartus Prime จะใช้การตั้งค่าเริ่มต้น
   การกำหนด BLVDS I/O ใน Intel Quartus Prime Assignment Editor สำหรับอุปกรณ์ Intel Stratix 10
4. คอมไพล์และดำเนินการจำลองการทำงานด้วยซอฟต์แวร์ ModelSim* – Intel FPGA Edition

ข้อมูลที่เกี่ยวข้อง

• ModelSim – ซอฟต์แวร์สนับสนุน Intel FPGA Edition
  ให้ข้อมูลเพิ่มเติมเกี่ยวกับซอฟต์แวร์ ModelSim – Intel FPGA Edition และมีลิงก์ต่าง ๆ ไปยังหัวข้อต่าง ๆ เช่น การติดตั้ง การใช้งาน และการแก้ไขปัญหา
• มาตรฐาน I/O สำหรับอินเทอร์เฟซ BLVDS ในอุปกรณ์ Intel FPGA บนหน้า 7
  แสดงรายการพินและมาตรฐาน I/O ที่คุณสามารถกำหนดด้วยตนเองในอุปกรณ์ Intel FPGA ที่รองรับสำหรับแอปพลิเคชัน BLVDS
• การออกแบบอดีตampเลสสำหรับ AN 522
  นำเสนอการออกแบบ Intel Quartus Primeampที่ใช้ในบันทึกการใช้งานนี้

การออกแบบอดีตampแนวทางปฏิบัติสำหรับอุปกรณ์ Intel Arria 10
ขั้นตอนเหล่านี้ใช้ได้กับอุปกรณ์ Intel Arria 10 ที่ใช้ Intel Quartus Prime Standard Edition เท่านั้น ตรวจสอบให้แน่ใจว่าคุณใช้ GPIO Intel FPGA IP core

1. เปิด StratixV_blvds.qar file เพื่อนำเข้าการออกแบบ Stratix V เช่นampเข้าสู่ซอฟต์แวร์ Intel Quartus Prime Standard Edition
2. ย้ายการออกแบบ exampวิธีใช้ GPIO Intel FPGA IP core:
   • ก. บนเมนู ให้เลือก โปรเจ็กต์ ➤ อัปเกรดส่วนประกอบ IP
   • ข. ดับเบิลคลิกที่เอนทิตี้ “ALIOBUF”
     หน้าต่าง MegaWizard Plug-In Manager สำหรับแกน IP ของ ALTIOBUF จะปรากฏขึ้น
   • c. ปิดการใช้งาน Match project/default
   • d. ในกลุ่มอุปกรณ์ที่เลือกในปัจจุบัน ให้เลือก Arria 10
   • ง. คลิก เสร็จสิ้น แล้วคลิก เสร็จสิ้น อีกครั้ง
   • ง. ในกล่องโต้ตอบที่ปรากฏขึ้น ให้คลิก ตกลง
     ซอฟต์แวร์ Intel Quartus Prime Pro Edition ดำเนินกระบวนการไมเกรชันและแสดงตัวแก้ไขพารามิเตอร์ IP ของ GPIO
3. กำหนดค่าแกน IP ของ GPIO Intel FPGA เพื่อรองรับบัฟเฟอร์อินพุตและเอาต์พุตแบบสองทิศทาง:
   • ก. ใน Data Direction ให้เลือก Bidir
   • ข. ในความกว้างข้อมูล ให้ป้อน 1.
   • c. เปิดใช้บัฟเฟอร์ที่แตกต่างกัน
   • d. คลิกเสร็จสิ้นและสร้างแกน IP
4. เชื่อมต่อโมดูลและพอร์ตอินพุตและเอาต์พุตตามที่แสดงในรูปต่อไปนี้:
   การเชื่อมต่อพอร์ตอินพุตและเอาท์พุตampไฟล์สำหรับอุปกรณ์ Intel Arria 10
5. ใน Assignment Editor ให้กำหนดมาตรฐาน I/O ที่เกี่ยวข้องดังที่แสดงในรูปต่อไปนี้ นอกจากนี้ คุณยังสามารถตั้งค่าตัวเลือกความแรงปัจจุบันและอัตราการเปลี่ยนแปลงได้ มิฉะนั้น ซอฟต์แวร์ Intel Quartus Prime Standard Edition จะถือว่าการตั้งค่าเริ่มต้นสำหรับอุปกรณ์ Intel Arria 10 คือมาตรฐาน Differential SSTL-18 Class I หรือ Class II I/O
   การกำหนด BLVDS I/O ใน Intel Quartus Prime Assignment Editor สำหรับอุปกรณ์ Intel Arria 10บันทึก:
   สำหรับอุปกรณ์ Intel Arria 10 คุณสามารถกำหนดตำแหน่งพิน p และ n สำหรับพิน LVDS ได้ด้วยตนเองด้วย Assignment Editor
6. คอมไพล์และดำเนินการจำลองการทำงานด้วยซอฟต์แวร์ ModelSim – Intel FPGA Edition

ข้อมูลที่เกี่ยวข้อง

• ModelSim – ซอฟต์แวร์สนับสนุน Intel FPGA Edition
  ให้ข้อมูลเพิ่มเติมเกี่ยวกับซอฟต์แวร์ ModelSim – Intel FPGA Edition และมีลิงก์ต่าง ๆ ไปยังหัวข้อต่าง ๆ เช่น การติดตั้ง การใช้งาน และการแก้ไขปัญหา
• มาตรฐาน I/O สำหรับอินเทอร์เฟซ BLVDS ในอุปกรณ์ Intel FPGA บนหน้า 7
  แสดงรายการพินและมาตรฐาน I/O ที่คุณสามารถกำหนดด้วยตนเองในอุปกรณ์ Intel FPGA ที่รองรับสำหรับแอปพลิเคชัน BLVDS
• การออกแบบอดีตampเลสสำหรับ AN 522
  นำเสนอการออกแบบ Intel Quartus Primeampที่ใช้ในบันทึกการใช้งานนี้

การออกแบบอดีตampแนวทางปฏิบัติสำหรับอุปกรณ์ Intel MAX 10
ขั้นตอนเหล่านี้ใช้ได้กับอุปกรณ์ Intel MAX 10 เท่านั้น ตรวจสอบให้แน่ใจว่าคุณใช้ GPIO Lite Intel FPGA IP core

1. สร้างคอร์ IP GPIO Lite Intel FPGA ที่สามารถรองรับบัฟเฟอร์อินพุตและเอาต์พุตแบบสองทิศทาง:
   • ก. สร้างตัวอย่างแกน IP ของ GPIO Lite Intel FPGA
   • ข. ใน Data Direction ให้เลือก Bidir
   • c. ในความกว้างข้อมูล ให้ป้อน 1.
   • d. เปิดใช้การใช้บัฟเฟอร์เชิงอนุพันธ์เทียม
   • e. ในโหมดลงทะเบียน ให้เลือก Bypass
2. เชื่อมต่อโมดูลและพอร์ตอินพุตและเอาต์พุตตามที่แสดงในรูปต่อไปนี้:
    การเชื่อมต่อพอร์ตอินพุตและเอาท์พุตampสำหรับอุปกรณ์ Intel MAX 10
3. ใน Assignment Editor ให้กำหนดมาตรฐาน I/O ที่เกี่ยวข้องดังที่แสดงในรูปต่อไปนี้ นอกจากนี้ คุณยังสามารถตั้งค่าตัวเลือกความแรงและอัตราการเปลี่ยนแปลงปัจจุบันได้ มิฉะนั้น ซอฟต์แวร์ Intel Quartus Prime จะใช้การตั้งค่าเริ่มต้น
   การกำหนด BLVDS I/O ใน Intel Quartus Prime Assignment Editor สำหรับอุปกรณ์ Intel MAX 10
4. คอมไพล์และดำเนินการจำลองการทำงานด้วยซอฟต์แวร์ ModelSim – Intel FPGA Edition

ข้อมูลที่เกี่ยวข้อง

• ModelSim – ซอฟต์แวร์สนับสนุน Intel FPGA Edition
  ให้ข้อมูลเพิ่มเติมเกี่ยวกับซอฟต์แวร์ ModelSim – Intel FPGA Edition และมีลิงก์ต่าง ๆ ไปยังหัวข้อต่าง ๆ เช่น การติดตั้ง การใช้งาน และการแก้ไขปัญหา
• มาตรฐาน I/O สำหรับอินเทอร์เฟซ BLVDS ในอุปกรณ์ Intel FPGA บนหน้า 7
  แสดงรายการพินและมาตรฐาน I/O ที่คุณสามารถกำหนดด้วยตนเองในอุปกรณ์ Intel FPGA ที่รองรับสำหรับแอปพลิเคชัน BLVDS
• การออกแบบอดีตampเลสสำหรับ AN 522
  นำเสนอการออกแบบ Intel Quartus Primeampที่ใช้ในบันทึกการใช้งานนี้

การออกแบบอดีตampแนวทางปฏิบัติสำหรับอุปกรณ์ที่รองรับทั้งหมด ยกเว้น Intel Arria 10, Intel Cyclone 10 GX และ Intel MAX 10

ขั้นตอนเหล่านี้ใช้ได้กับอุปกรณ์ที่รองรับทั้งหมด ยกเว้น Intel Arria 10, Intel Cyclone 10 GX และ Intel MAX 10 ตรวจสอบให้แน่ใจว่าคุณใช้แกน IP ของ ALTIOBUF

1.  สร้างแกน IP ของ ALTIOBUF ที่สามารถรองรับบัฟเฟอร์อินพุตและเอาต์พุตแบบสองทิศทาง:
   • ก. สร้างอินสแตนซ์แกน IP ของ ALTIOBUF
   • ข. กำหนดค่าโมดูลให้เป็นบัฟเฟอร์ทิศทางสองทาง
   • c. ใน จำนวนบัฟเฟอร์ที่จะสร้างคือเท่าใด ให้ป้อน 1
   • d. เปิดใช้งานโหมดใช้งานต่างกัน
2. เชื่อมต่อโมดูลและพอร์ตอินพุตและเอาต์พุตตามที่แสดงในรูปต่อไปนี้:
    การเชื่อมต่อพอร์ตอินพุตและเอาท์พุตampสำหรับอุปกรณ์ที่รองรับทั้งหมด ยกเว้น Intel Arria 10, Intel Cyclone 10 GX และอุปกรณ์ Intel MAX 10
3. ใน Assignment Editor ให้กำหนดมาตรฐาน I/O ที่เกี่ยวข้องตามที่แสดงในรูปต่อไปนี้ตามอุปกรณ์ของคุณ คุณยังสามารถตั้งค่าตัวเลือกความแรงปัจจุบันและอัตราการเปลี่ยนแปลงได้ มิฉะนั้น ซอฟต์แวร์ Intel Quartus Prime จะใช้การตั้งค่าเริ่มต้น
   • อุปกรณ์ Intel Cyclone 10 LP, Cyclone IV, Cyclone III และ Cyclone III LS—มาตรฐาน BLVDS I/O เป็นพิน p และ n ทิศทางสองทางดังที่แสดงในรูปต่อไปนี้
   • อุปกรณ์ Stratix V, Stratix IV, Stratix III, Arria V, Arria II และ Cyclone V—มาตรฐาน I/O คลาส I หรือคลาส II แบบ Differential SSTL-2
     การกำหนด BLVDS I/O ในโปรแกรมแก้ไขการกำหนด Intel Quartus Primeบันทึก: คุณสามารถกำหนดตำแหน่งพิน p และ n สำหรับอุปกรณ์ที่รองรับแต่ละเครื่องได้ด้วยตนเองโดยใช้ Assignment Editor สำหรับอุปกรณ์ที่รองรับและพินที่คุณสามารถกำหนดด้วยตนเอง โปรดดูข้อมูลที่เกี่ยวข้อง
4. คอมไพล์และดำเนินการจำลองการทำงานด้วยซอฟต์แวร์ ModelSim – Intel FPGA Edition

Exampผลการจำลองการทำงาน
เมื่อสัญญาณ oe ถูกยืนยัน BLVDS จะอยู่ในโหมดการทำงานเขียน เมื่อสัญญาณ oe ถูกยกเลิกยืนยัน BLVDS จะอยู่ในโหมดการทำงานอ่านบันทึก:
สำหรับการจำลองโดยใช้ Verilog HDL คุณสามารถใช้ blvds_tb.v testbench ซึ่งรวมอยู่ในตัวอย่างการออกแบบที่เกี่ยวข้องampเล.
ข้อมูลที่เกี่ยวข้อง

• ModelSim – ซอฟต์แวร์สนับสนุน Intel FPGA Edition
  ให้ข้อมูลเพิ่มเติมเกี่ยวกับซอฟต์แวร์ ModelSim – Intel FPGA Edition และมีลิงก์ต่าง ๆ ไปยังหัวข้อต่าง ๆ เช่น การติดตั้ง การใช้งาน และการแก้ไขปัญหา
• มาตรฐาน I/O สำหรับอินเทอร์เฟซ BLVDS ในอุปกรณ์ Intel FPGA บนหน้า 7
  แสดงรายการพินและมาตรฐาน I/O ที่คุณสามารถกำหนดด้วยตนเองในอุปกรณ์ Intel FPGA ที่รองรับสำหรับแอปพลิเคชัน BLVDS
• การออกแบบอดีตampเลสสำหรับ AN 522
  นำเสนอการออกแบบ Intel Quartus Primeampที่ใช้ในบันทึกการใช้งานนี้

การวิเคราะห์ประสิทธิภาพการทำงาน

การวิเคราะห์ประสิทธิภาพ BLVDS แบบหลายจุดแสดงให้เห็นถึงผลกระทบของการสิ้นสุดบัส การโหลด ลักษณะของไดรเวอร์และตัวรับ และตำแหน่งของตัวรับจากไดรเวอร์บนระบบ คุณสามารถใช้การออกแบบ BLVDS ที่รวมอยู่ได้ampเพื่อวิเคราะห์ประสิทธิภาพของแอปพลิเคชันแบบหลายจุด:

•  การออกแบบ Cyclone III BLVDS จากample—การออกแบบนี้ample ใช้ได้กับอุปกรณ์ซีรีส์ Stratix, Arria และ Cyclone ที่รองรับทั้งหมด สำหรับอุปกรณ์ตระกูล Intel Arria 10 หรือ Intel Cyclone 10 GX คุณต้องย้ายการออกแบบampโปรดไปที่กลุ่มอุปกรณ์ที่เกี่ยวข้องก่อนจึงจะสามารถใช้งานได้
• การออกแบบ Intel MAX 10 BLVDSample—การออกแบบนี้ample ใช้ได้กับอุปกรณ์ตระกูล Intel MAX 10
• การออกแบบ Intel Stratix 10 BLVDSample—การออกแบบนี้ampใช้ได้กับอุปกรณ์ตระกูล Intel Stratix 10

บันทึก:
การวิเคราะห์ประสิทธิภาพของ BLVDS หลายจุดในส่วนนี้อิงตามการจำลองแบบจำลองข้อมูลจำเพาะบัฟเฟอร์อินพุต/เอาต์พุต (IBIS) ของ Cyclone III BLVDS ใน HyperLynx*
Intel แนะนำให้คุณใช้โมเดล Intel IBIS เหล่านี้สำหรับการจำลอง:

• อุปกรณ์ Stratix III, Stratix IV และ Stratix V—โมเดล IBIS SSTL-2 Differential เฉพาะอุปกรณ์
• อุปกรณ์ Intel Stratix 10, Intel Arria 10(2) และ Intel Cyclone 10 GX:
  •  บัฟเฟอร์เอาท์พุต—โมเดล IBIS SSTL-18 แบบดิฟเฟอเรนเชียล
  • บัฟเฟอร์อินพุต—โมเดล LVDS IBIS

ข้อมูลที่เกี่ยวข้อง

• หน้าโมเดล Intel FPGA IBIS
  ให้บริการดาวน์โหลดโมเดลอุปกรณ์ Intel FPGA
•  การออกแบบอดีตampเลสสำหรับ AN 522
  นำเสนอการออกแบบ Intel Quartus Primeampที่ใช้ในบันทึกการใช้งานนี้

การตั้งค่าระบบ

 BLVDS แบบหลายจุดพร้อมตัวรับส่งสัญญาณ Cyclone III BLVDS
รูปนี้แสดงแผนผังของโครงสร้างแบบหลายจุดที่มีตัวรับส่งสัญญาณ Cyclone III BLVDS จำนวน 1 ตัว (ชื่อ U10 ถึง UXNUMX)ถือว่าสายส่งสัญญาณบัสมีคุณลักษณะดังนี้:

•  เส้นแถบ
•  อิมพีแดนซ์ลักษณะเฉพาะ 50 Ω
• ความจุลักษณะเฉพาะ 3.6 pF ต่อนิ้ว
•  ความยาว 10 นิ้ว
• รุ่น Intel Arria 10 IBIS เป็นเพียงรุ่นเบื้องต้นและไม่มีให้ใช้งานในรุ่น Intel IBIS web หากคุณต้องการรุ่น Intel Arria 10 IBIS เบื้องต้นเหล่านี้ โปรดติดต่อ Intel
• อิมพีแดนซ์ลักษณะความแตกต่างของบัสประมาณ 100 Ω
•  ระยะห่างระหว่างเครื่องรับส่งสัญญาณแต่ละเครื่อง 1 นิ้ว
• บัสสิ้นสุดที่ทั้งสองด้านด้วยตัวต้านทานการสิ้นสุด RT

• ความแรงของไดรฟ์เริ่มต้นที่ 12 mA
• การตั้งค่าอัตราการเปลี่ยนแปลงช้าเป็นค่าเริ่มต้น
• ความจุพินของทรานซีฟเวอร์แต่ละตัวคือ 6 pF
•  สตับของทรานซีฟเวอร์ BLVDS แต่ละตัวเป็นไมโครสตริปขนาด 1 นิ้วที่มีอิมพีแดนซ์ลักษณะเฉพาะ 50 Ω และความจุลักษณะเฉพาะ 3 pF ต่อนิ้ว
•  ความจุของการเชื่อมต่อ (ขั้วต่อ แพด และผ่านใน PCB) ของทรานซีฟเวอร์แต่ละตัวไปยังบัสถือว่าอยู่ที่ 2 pF
• ความจุรวมของแต่ละโหลดอยู่ที่ประมาณ 11 pF

สำหรับระยะห่างโหลด 1 นิ้ว ความจุแบบกระจายจะเท่ากับ 11 pF ต่อนิ้ว เพื่อลดการสะท้อนที่เกิดจากสตับ และเพื่อลดทอนสัญญาณที่ออกมาจาก
ไดรเวอร์จะวางตัวต้านทาน RS 50 Ω ที่ตรงกับค่าอิมพีแดนซ์ไว้ที่เอาต์พุตของเครื่องรับส่งสัญญาณแต่ละตัว

การสิ้นสุดรถโดยสาร
ค่าอิมพีแดนซ์ที่มีประสิทธิภาพของบัสที่โหลดเต็มคือ 52 Ω หากคุณแทนค่าความจุลักษณะเฉพาะของบัสและความจุที่กระจายต่อหน่วยความยาวของการตั้งค่าลงในสมการอิมพีแดนซ์เชิงอนุพันธ์ที่มีประสิทธิภาพ สำหรับความสมบูรณ์ของสัญญาณที่เหมาะสมที่สุด คุณต้องจับคู่ RT ให้เป็น 52 Ω รูปภาพต่อไปนี้แสดงผลกระทบของการจับคู่ การเชื่อมต่อเกิน และการเชื่อมต่อเกินบนรูปคลื่นเชิงอนุพันธ์ (VID) ที่พินอินพุตของตัวรับ อัตราข้อมูลคือ 100 Mbps ในรูปภาพเหล่านี้ การเชื่อมต่อเกิน (RT = 25 Ω) ส่งผลให้เกิดการสะท้อนและลดขอบเขตของสัญญาณรบกวนลงอย่างมาก ในบางกรณี การเชื่อมต่อเกินยังละเมิดเกณฑ์ของตัวรับ (VTH = ±100 mV) เมื่อ RT เปลี่ยนเป็น 50 Ω จะมีขอบเขตของสัญญาณรบกวนที่สำคัญเมื่อเทียบกับ VTH และการสะท้อนก็แทบจะไม่มีนัยสำคัญ

ผลของการปิดการทำงานของบัส (ไดรเวอร์ใน U1, ผู้รับใน U2)
ในรูปนี้ U1 ทำหน้าที่เป็นตัวส่งและ U2 ถึง U10 ทำหน้าที่เป็นตัวรับ

ผลของการปิดการทำงานของบัส (ไดรเวอร์ใน U1, ผู้รับใน U10)
ในรูปนี้ U1 ทำหน้าที่เป็นตัวส่งและ U2 ถึง U10 ทำหน้าที่เป็นตัวรับ

ผลของการปิดการทำงานของบัส (ไดรเวอร์ใน U5, ผู้รับใน U6)
ในรูปนี้ U5 เป็นตัวส่งและส่วนที่เหลือคือตัวรับ

ผลของการปิดการทำงานของบัส (ไดรเวอร์ใน U5, ผู้รับใน U10)
ในรูปนี้ U5 เป็นตัวส่งและส่วนที่เหลือคือตัวรับตำแหน่งสัมพันธ์ระหว่างไดรเวอร์และตัวรับบนบัสยังส่งผลต่อคุณภาพสัญญาณที่รับได้อีกด้วย ตัวรับที่อยู่ใกล้ไดรเวอร์ที่สุดจะได้รับผลกระทบด้านเส้นส่งที่แย่ที่สุด เนื่องจากในตำแหน่งนี้ อัตราขอบจะเร็วที่สุด ซึ่งจะยิ่งแย่ลงเมื่อไดรเวอร์อยู่ตรงกลางบัส
เช่นampเปรียบเทียบรูปที่ 16 บนหน้า 20 และรูปที่ 18 บนหน้า 21 VID ที่ตัวรับ U6 (ไดรเวอร์ที่ U5) แสดงการสั่นที่ใหญ่กว่าที่ตัวรับ U2 (ไดรเวอร์ที่ U1) ในทางกลับกัน อัตราขอบจะช้าลงเมื่อตัวรับอยู่ห่างจากไดรเวอร์มากขึ้น เวลาเพิ่มขึ้นสูงสุดที่บันทึกได้คือ 1.14 นาโนวินาที โดยที่ไดรเวอร์อยู่ที่ปลายด้านหนึ่งของบัส (U1) และตัวรับอยู่ที่ปลายอีกด้านหนึ่ง (U10)

ความยาวของตอ
ความยาวตอที่ยาวขึ้นไม่เพียงแต่เพิ่มเวลาบินจากไดรเวอร์ไปยังตัวรับเท่านั้น แต่ยังส่งผลให้ความจุโหลดเพิ่มขึ้นด้วย ทำให้เกิดการสะท้อนที่มากขึ้น

ผลของการเพิ่มความยาวของไม้กอล์ฟ (ไดรเวอร์ใน U1, ตัวรับใน U10)
รูปนี้เปรียบเทียบ VID ที่ U10 เมื่อความยาวสตับเพิ่มขึ้นจาก 1 นิ้วเป็น XNUMX นิ้ว และไดรเวอร์อยู่ที่ UXNUMX

การยุติการสตั๊บ
คุณต้องจับคู่ค่าอิมพีแดนซ์ของไดรเวอร์ให้ตรงกับค่าอิมพีแดนซ์ลักษณะเฉพาะของสตับ การวางตัวต้านทานการยุติแบบอนุกรม RS ไว้ที่เอาต์พุตของไดรเวอร์จะช่วยลดผลกระทบเชิงลบของเส้นส่งสัญญาณที่เกิดจากสตับยาวและอัตราขอบเร็วได้อย่างมาก นอกจากนี้ ยังสามารถเปลี่ยนแปลง RS เพื่อลดทอน VID เพื่อให้ตรงตามข้อกำหนดของตัวรับได้

ผลของการตัดการตีแบบ Stub (ไดรเวอร์ใน U1, ตัวรับใน U2 และ U10)
รูปนี้เปรียบเทียบ VID ที่ U2 และ U10 เมื่อ U1 กำลังส่งสัญญาณ

อัตราการเคลื่อนที่ของผู้ขับขี่
อัตราการหมุนที่รวดเร็วช่วยปรับปรุงเวลาการขึ้น โดยเฉพาะที่ตัวรับที่อยู่ห่างจากไดรเวอร์มากที่สุด อย่างไรก็ตาม อัตราการหมุนที่เร็วขึ้นยังทำให้เสียงกริ่งดังขึ้นเนื่องจากการสะท้อนด้วย

ผลของอัตราขอบไดรเวอร์ (ไดรเวอร์ใน U1, ตัวรับใน U2 และ U10)
รูปนี้แสดงเอฟเฟกต์ของอัตราการเปลี่ยนแปลงของไดรเวอร์ มีการเปรียบเทียบระหว่างอัตราการเปลี่ยนแปลงแบบช้าและแบบเร็วด้วยกำลังขับ 12 mA ไดรเวอร์อยู่ที่ U1 และมีการตรวจสอบรูปคลื่นที่แตกต่างกันที่ U2 และ U10

ประสิทธิภาพระบบโดยรวม

อัตราข้อมูลสูงสุดที่รองรับโดย BLVDS หลายจุดจะถูกกำหนดโดยการดูแผนภาพตาของตัวรับที่อยู่ไกลที่สุดจากไดรเวอร์ ในตำแหน่งนี้ สัญญาณที่ส่งจะมีอัตราขอบที่ช้าที่สุดและส่งผลต่อการเปิดตา แม้ว่าคุณภาพของสัญญาณที่รับได้และเป้าหมายของขอบสัญญาณรบกวนจะขึ้นอยู่กับการใช้งาน แต่การเปิดตาที่กว้างขึ้นก็จะยิ่งดี อย่างไรก็ตาม คุณต้องตรวจสอบตัวรับที่อยู่ใกล้กับไดรเวอร์ด้วย เนื่องจากผลกระทบของสายส่งมักจะแย่ลงหากตัวรับตั้งอยู่ใกล้กับไดรเวอร์มากขึ้น
รูปที่ 23 แผนภาพตาที่ 400 Mbps (ไดรเวอร์ใน U1, ตัวรับใน U2 และ U10)
รูปนี้แสดงแผนภาพตาที่ U2 (เส้นโค้งสีแดง) และ U10 (เส้นโค้งสีน้ำเงิน) สำหรับอัตราข้อมูล 400 Mbps โดยถือว่าจิตเตอร์แบบสุ่มมีช่วงหน่วย 1% ในการจำลอง ไดรเวอร์อยู่ที่ U1 พร้อมการตั้งค่าความแรงของกระแสไฟและอัตราการเปลี่ยนแปลงเริ่มต้น บัสโหลดเต็มที่ด้วย RT ที่เหมาะสม = 50 Ω การเปิดตาที่เล็กที่สุดคือที่ U10 ซึ่งอยู่ไกลจาก U1 มากที่สุด ความสูงของตาampที่ช่วง 0.5 หน่วยคือ 692 mV และ 543 mV สำหรับ U2 และ U10 ตามลำดับ มีขอบเขตสัญญาณรบกวนที่สำคัญเมื่อเทียบกับ VTH = ±100 mV สำหรับทั้งสองกรณี

ประวัติการแก้ไขเอกสารสำหรับ AN 522: การนำอินเทอร์เฟซบัส LVDS ไปใช้ในตระกูลอุปกรณ์ FPGA ของ Intel ที่รองรับ

เอกสาร / แหล่งข้อมูล

Intel AN 522 การนำอินเทอร์เฟซบัส LVDS ไปใช้งานในตระกูลอุปกรณ์ FPGA ที่รองรับ [พีดีเอฟ] คู่มือการใช้งาน AN 522 การนำอินเทอร์เฟซบัส LVDS ไปใช้งานในตระกูลอุปกรณ์ FPGA ที่รองรับ, AN 522, การนำอินเทอร์เฟซบัส LVDS ไปใช้งานในตระกูลอุปกรณ์ FPGA ที่รองรับ, อินเทอร์เฟซในตระกูลอุปกรณ์ FPGA ที่รองรับ, ตระกูลอุปกรณ์ FPGA

อ้างอิง

• คู่มือการใช้งาน