Intel AN 522 ਸਮਰਥਿਤ FPGA ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਵਿੱਚ ਬੱਸ LVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰਨਾ

ਬੱਸ LVDS (BLVDS) LVDS ਪੁਆਇੰਟ-ਟੂ-ਪੁਆਇੰਟ ਸੰਚਾਰ ਦੀ ਸਮਰੱਥਾ ਨੂੰ ਮਲਟੀਪੁਆਇੰਟ ਕੌਂਫਿਗਰੇਸ਼ਨ ਤੱਕ ਵਧਾਉਂਦੀ ਹੈ। ਮਲਟੀਪੁਆਇੰਟ ਬੀਐਲਵੀਡੀਐਸ ਮਲਟੀਪੁਆਇੰਟ ਬੈਕਪਲੇਨ ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਇੱਕ ਕੁਸ਼ਲ ਹੱਲ ਪੇਸ਼ ਕਰਦਾ ਹੈ।

Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਲਾਗੂਕਰਨ ਸਹਾਇਤਾ

ਤੁਸੀਂ ਸੂਚੀਬੱਧ I/O ਮਿਆਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਇਹਨਾਂ Intel ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਾਗੂ ਕਰ ਸਕਦੇ ਹੋ।

ਨੋਟ:
ਇਹਨਾਂ ਡਿਵਾਈਸਾਂ ਵਿੱਚ ਪ੍ਰੋਗਰਾਮੇਬਲ ਡਰਾਈਵ ਦੀ ਤਾਕਤ ਅਤੇ ਕਈ ਦਰ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਤੁਹਾਨੂੰ ਵੱਧ ਤੋਂ ਵੱਧ ਪ੍ਰਦਰਸ਼ਨ ਲਈ ਆਪਣੇ ਮਲਟੀਪੁਆਇੰਟ ਸਿਸਟਮ ਨੂੰ ਅਨੁਕੂਲਿਤ ਕਰਨ ਦੀ ਆਗਿਆ ਦਿੰਦੀਆਂ ਹਨ। ਸਮਰਥਿਤ ਅਧਿਕਤਮ ਡਾਟਾ ਦਰ ਨੂੰ ਨਿਰਧਾਰਤ ਕਰਨ ਲਈ, ਆਪਣੇ ਖਾਸ ਸਿਸਟਮ ਸੈੱਟਅੱਪ ਅਤੇ ਐਪਲੀਕੇਸ਼ਨ ਦੇ ਆਧਾਰ 'ਤੇ ਸਿਮੂਲੇਸ਼ਨ ਜਾਂ ਮਾਪ ਕਰੋ।
BLVDS ਓਵਰview ਪੰਨਾ 4 'ਤੇ
ਪੰਨਾ 6 'ਤੇ Intel ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਤਕਨਾਲੋਜੀ
ਪੰਨਾ 9 'ਤੇ BLVDS ਪਾਵਰ ਖਪਤ
BLVDS ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampਪੰਨਾ 10 ਤੇ
ਪੰਨਾ 17 'ਤੇ ਪ੍ਰਦਰਸ਼ਨ ਵਿਸ਼ਲੇਸ਼ਣ
AN 522 ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ: ਸਫ਼ਾ 25 'ਤੇ ਸਮਰਥਿਤ Intel FPGA ਡਿਵਾਈਸ ਫੈਮਿਲੀਜ਼ ਵਿੱਚ ਬੱਸ LVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰਨਾ
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ
ਪੰਨਾ 7 'ਤੇ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਈ I/O ਸਟੈਂਡਰਡਸ

BLVDS ਓਵਰview

ਆਮ ਮਲਟੀਪੁਆਇੰਟ BLVDS ਸਿਸਟਮ ਵਿੱਚ ਬਹੁਤ ਸਾਰੇ ਟ੍ਰਾਂਸਮੀਟਰ ਅਤੇ ਰਿਸੀਵਰ ਜੋੜੇ (ਟਰਾਂਸੀਵਰ) ਹੁੰਦੇ ਹਨ ਜੋ ਬੱਸ ਨਾਲ ਜੁੜੇ ਹੁੰਦੇ ਹਨ।
ਮਲਟੀਪੁਆਇੰਟ BLVDSਪਿਛਲੇ ਚਿੱਤਰ ਵਿੱਚ ਸੰਰਚਨਾ ਅੰਤਰ-ਸੰਬੰਧ ਘਣਤਾ ਨੂੰ ਘੱਟ ਕਰਦੇ ਹੋਏ ਦੋ-ਦਿਸ਼ਾਵੀ ਅਰਧ-ਡੁਪਲੈਕਸ ਸੰਚਾਰ ਪ੍ਰਦਾਨ ਕਰਦੀ ਹੈ। ਕੋਈ ਵੀ ਟ੍ਰਾਂਸਮੀਟਰ ਇੱਕ ਟ੍ਰਾਂਸਮੀਟਰ ਦੀ ਭੂਮਿਕਾ ਨੂੰ ਮੰਨ ਸਕਦਾ ਹੈ, ਬਾਕੀ ਬਚੇ ਟ੍ਰਾਂਸਮੀਵਰ ਰਿਸੀਵਰ ਵਜੋਂ ਕੰਮ ਕਰਦੇ ਹਨ (ਇੱਕ ਸਮੇਂ ਵਿੱਚ ਸਿਰਫ਼ ਇੱਕ ਟ੍ਰਾਂਸਮੀਟਰ ਕਿਰਿਆਸ਼ੀਲ ਹੋ ਸਕਦਾ ਹੈ)। ਬੱਸ ਟ੍ਰੈਫਿਕ ਨਿਯੰਤਰਣ, ਜਾਂ ਤਾਂ ਪ੍ਰੋਟੋਕੋਲ ਜਾਂ ਹਾਰਡਵੇਅਰ ਹੱਲ ਦੁਆਰਾ ਬੱਸ 'ਤੇ ਡਰਾਈਵਰ ਦੇ ਵਿਵਾਦ ਤੋਂ ਬਚਣ ਲਈ ਆਮ ਤੌਰ 'ਤੇ ਲੋੜੀਂਦਾ ਹੈ। ਮਲਟੀਪੁਆਇੰਟ BLVDS ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ ਬੱਸ 'ਤੇ ਕੈਪੇਸਿਟਿਵ ਲੋਡਿੰਗ ਅਤੇ ਸਮਾਪਤੀ ਦੁਆਰਾ ਬਹੁਤ ਪ੍ਰਭਾਵਿਤ ਹੁੰਦੀ ਹੈ।
ਡਿਜ਼ਾਈਨ ਵਿਚਾਰ
ਇੱਕ ਵਧੀਆ ਮਲਟੀਪੁਆਇੰਟ ਡਿਜ਼ਾਈਨ ਨੂੰ ਬਿਹਤਰ ਸਿਗਨਲ ਇਕਸਾਰਤਾ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਬੱਸ 'ਤੇ ਕੈਪੇਸਿਟਿਵ ਲੋਡ ਅਤੇ ਸਮਾਪਤੀ 'ਤੇ ਵਿਚਾਰ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਤੁਸੀਂ ਘੱਟ ਪਿੰਨ ਕੈਪੈਸੀਟੈਂਸ ਵਾਲੇ ਟ੍ਰਾਂਸਸੀਵਰ, ਘੱਟ ਸਮਰੱਥਾ ਵਾਲੇ ਕਨੈਕਟਰ, ਅਤੇ ਸਟੱਬ ਦੀ ਲੰਬਾਈ ਨੂੰ ਛੋਟਾ ਰੱਖ ਕੇ ਲੋਡ ਸਮਰੱਥਾ ਨੂੰ ਘੱਟ ਕਰ ਸਕਦੇ ਹੋ। ਮਲਟੀਪੁਆਇੰਟ ਬੀਐਲਵੀਡੀਐਸ ਡਿਜ਼ਾਈਨ ਵਿਚਾਰਾਂ ਵਿੱਚੋਂ ਇੱਕ ਪੂਰੀ ਤਰ੍ਹਾਂ ਨਾਲ ਲੋਡ ਕੀਤੀ ਬੱਸ ਦਾ ਪ੍ਰਭਾਵੀ ਵਿਭਿੰਨ ਰੁਕਾਵਟ ਹੈ, ਜਿਸਨੂੰ ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ ਕਿਹਾ ਜਾਂਦਾ ਹੈ, ਅਤੇ ਬੱਸ ਦੁਆਰਾ ਪ੍ਰਸਾਰ ਵਿੱਚ ਦੇਰੀ ਹੁੰਦੀ ਹੈ। ਹੋਰ ਮਲਟੀਪੁਆਇੰਟ BLVDS ਡਿਜ਼ਾਈਨ ਵਿਚਾਰਾਂ ਵਿੱਚ ਫੇਲ-ਸੁਰੱਖਿਅਤ ਪੱਖਪਾਤ, ਕਨੈਕਟਰ ਕਿਸਮ ਅਤੇ ਪਿਨ-ਆਊਟ, PCB ਬੱਸ ਟਰੇਸ ਲੇਆਉਟ, ਅਤੇ ਡਰਾਈਵਰ ਕਿਨਾਰੇ ਦਰ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਸ਼ਾਮਲ ਹਨ।
ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ
ਪ੍ਰਭਾਵੀ ਅੜਿੱਕਾ ਬੱਸ ਦੀ ਵਿਸ਼ੇਸ਼ਤਾ ਵਾਲੇ ਅੜਿੱਕਾ Zo ਅਤੇ ਬੱਸ 'ਤੇ ਕੈਪੇਸਿਟਿਵ ਲੋਡਿੰਗ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ। ਕਨੈਕਟਰ, ਪਲੱਗ-ਇਨ ਕਾਰਡ 'ਤੇ ਸਟੱਬ, ਪੈਕੇਜਿੰਗ, ਅਤੇ ਰਿਸੀਵਰ ਇਨਪੁਟ ਸਮਰੱਥਾ ਸਾਰੇ ਕੈਪੇਸਿਟਿਵ ਲੋਡਿੰਗ ਵਿੱਚ ਯੋਗਦਾਨ ਪਾਉਂਦੇ ਹਨ, ਜੋ ਬੱਸ ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ ਨੂੰ ਘਟਾਉਂਦਾ ਹੈ।
ਸਮੀਕਰਨ 1. ਪ੍ਰਭਾਵੀ ਵਿਭਿੰਨ ਰੁਕਾਵਟ ਸਮੀਕਰਨ
ਇਸ ਸਮੀਕਰਨ ਦੀ ਵਰਤੋਂ ਲੋਡ ਕੀਤੀ ਬੱਸ (ਜ਼ੇਫ) ਦੇ ਪ੍ਰਭਾਵੀ ਵਿਭਿੰਨ ਰੁਕਾਵਟ ਦਾ ਅਨੁਮਾਨ ਲਗਾਉਣ ਲਈ ਕਰੋ।ਕਿੱਥੇ:

• Zdiff (Ω) ≈ 2 × Zo = ਬੱਸ ਦੀ ਵਿਭਿੰਨਤਾ ਵਿਸ਼ੇਸ਼ਤਾ ਰੁਕਾਵਟ
•  Co (pF/inch) = ਬੱਸ ਦੀ ਪ੍ਰਤੀ ਯੂਨਿਟ ਲੰਬਾਈ ਦੀ ਵਿਸ਼ੇਸ਼ਤਾ ਸਮਰੱਥਾ
• CL (pF) = ਹਰੇਕ ਲੋਡ ਦੀ ਸਮਰੱਥਾ
•  N = ਬੱਸ 'ਤੇ ਲੋਡ ਦੀ ਗਿਣਤੀ
•  H (ਇੰਚ) = d × N = ਬੱਸ ਦੀ ਕੁੱਲ ਲੰਬਾਈ
•  d (ਇੰਚ) = ਹਰੇਕ ਪਲੱਗ-ਇਨ ਕਾਰਡ ਵਿਚਕਾਰ ਵਿੱਥ
•  Cd (pF/inch) = CL/d = ਸਾਰੀ ਬੱਸ ਵਿੱਚ ਪ੍ਰਤੀ ਯੂਨਿਟ ਲੰਬਾਈ ਵੰਡੀ ਸਮਰੱਥਾ

ਲੋਡ ਸਮਰੱਥਾ ਵਿੱਚ ਵਾਧਾ ਜਾਂ ਪਲੱਗ-ਇਨ ਕਾਰਡਾਂ ਵਿਚਕਾਰ ਨਜ਼ਦੀਕੀ ਦੂਰੀ ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ ਨੂੰ ਘਟਾਉਂਦੀ ਹੈ। ਸਿਸਟਮ ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ ਨੂੰ ਅਨੁਕੂਲ ਬਣਾਉਣ ਲਈ, ਘੱਟ ਸਮਰੱਥਾ ਵਾਲੇ ਟ੍ਰਾਂਸਸੀਵਰ ਅਤੇ ਕਨੈਕਟਰ ਦੀ ਚੋਣ ਕਰਨਾ ਮਹੱਤਵਪੂਰਨ ਹੈ। ਕਨੈਕਟਰ ਅਤੇ ਟ੍ਰਾਂਸਸੀਵਰ I/O ਪਿੰਨ ਦੇ ਵਿਚਕਾਰ ਹਰੇਕ ਰਿਸੀਵਰ ਸਟੱਬ ਦੀ ਲੰਬਾਈ ਨੂੰ ਜਿੰਨਾ ਸੰਭਵ ਹੋ ਸਕੇ ਛੋਟਾ ਰੱਖੋ।
ਸਧਾਰਣ ਪ੍ਰਭਾਵੀ ਅੜਿੱਕਾ ਬਨਾਮ Cd/Co
ਇਹ ਅੰਕੜਾ ਸਧਾਰਣ ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ 'ਤੇ ਵਿਤਰਿਤ ਸਮਰੱਥਾ ਦੇ ਪ੍ਰਭਾਵਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।ਬੱਸ ਦੇ ਹਰੇਕ ਸਿਰੇ 'ਤੇ ਸਮਾਪਤੀ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ, ਜਦੋਂ ਕਿ ਡੇਟਾ ਦੋਵਾਂ ਦਿਸ਼ਾਵਾਂ ਵਿੱਚ ਵਹਿੰਦਾ ਹੈ। ਬੱਸ 'ਤੇ ਰਿਫਲਿਕਸ਼ਨ ਅਤੇ ਰਿੰਗਿੰਗ ਨੂੰ ਘੱਟ ਕਰਨ ਲਈ, ਤੁਹਾਨੂੰ ਟਰਮੀਨੇਸ਼ਨ ਰੇਜ਼ਿਸਟਰ ਨੂੰ ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ ਨਾਲ ਮੇਲਣਾ ਚਾਹੀਦਾ ਹੈ। Cd/Co = 3 ਵਾਲੇ ਸਿਸਟਮ ਲਈ, ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ Zdiff ਦਾ 0.5 ਗੁਣਾ ਹੈ। ਬੱਸ 'ਤੇ ਡਬਲ ਸਮਾਪਤੀ ਦੇ ਨਾਲ, ਡਰਾਈਵਰ ਜ਼ੈਡਿਫ ਦੇ 0.25 ਗੁਣਾ ਦੇ ਬਰਾਬਰ ਲੋਡ ਦੇਖਦਾ ਹੈ; ਅਤੇ ਇਸ ਤਰ੍ਹਾਂ ਰਿਸੀਵਰ ਇਨਪੁਟਸ (ਜੇ ਸਟੈਂਡਰਡ LVDS ਡਰਾਈਵਰ ਵਰਤਿਆ ਜਾਂਦਾ ਹੈ) ਵਿੱਚ ਸਿਗਨਲ ਸਵਿੰਗ ਅਤੇ ਡਿਫਰੈਂਸ਼ੀਅਲ ਸ਼ੋਰ ਮਾਰਜਿਨ ਨੂੰ ਘਟਾਉਂਦਾ ਹੈ। BLVDS ਡਰਾਈਵਰ ਸਮਾਨ ਵੋਲਯੂਮ ਨੂੰ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਡਰਾਈਵ ਕਰੰਟ ਨੂੰ ਵਧਾ ਕੇ ਇਸ ਮੁੱਦੇ ਨੂੰ ਹੱਲ ਕਰਦਾ ਹੈtage ਰਿਸੀਵਰ ਇਨਪੁਟਸ 'ਤੇ ਸਵਿੰਗ ਕਰੋ।
ਪ੍ਰਸਾਰ ਦੇਰੀ
ਪ੍ਰਸਾਰ ਦੇਰੀ (tPD = Zo × Co) ਪ੍ਰਤੀ ਯੂਨਿਟ ਲੰਬਾਈ ਦੇ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਲਾਈਨ ਦੁਆਰਾ ਸਮਾਂ ਦੇਰੀ ਹੈ। ਇਹ ਵਿਸ਼ੇਸ਼ਤਾ ਅਤੇ ਵਿਸ਼ੇਸ਼ਤਾ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ
ਬੱਸ ਦੀ ਸਮਰੱਥਾ
ਪ੍ਰਭਾਵੀ ਪ੍ਰਸਾਰ ਦੇਰੀ
ਇੱਕ ਲੋਡ ਬੱਸ ਲਈ, ਤੁਸੀਂ ਇਸ ਸਮੀਕਰਨ ਨਾਲ ਪ੍ਰਭਾਵੀ ਪ੍ਰਸਾਰ ਦੇਰੀ ਦੀ ਗਣਨਾ ਕਰ ਸਕਦੇ ਹੋ। ਤੁਸੀਂ ਡਰਾਈਵਰ A ਤੋਂ ਰਿਸੀਵਰ B ਤੱਕ ਸਿਗਨਲ ਦੇ ਪ੍ਰਸਾਰਣ ਲਈ ਸਮੇਂ ਦੀ ਗਣਨਾ ਕਰ ਸਕਦੇ ਹੋ ਕਿਉਂਕਿ ਡਰਾਈਵਰ A ਅਤੇ ਰਿਸੀਵਰ B ਵਿਚਕਾਰ ਲਾਈਨ ਦੀ tPDEFF × ਲੰਬਾਈ ਹੈ।

Intel ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਤਕਨਾਲੋਜੀ

ਸਮਰਥਿਤ Intel ਡਿਵਾਈਸਾਂ ਵਿੱਚ, BLVDS ਇੰਟਰਫੇਸ ਕਿਸੇ ਵੀ ਕਤਾਰ ਜਾਂ ਕਾਲਮ I/ ਬੈਂਕਾਂ ਵਿੱਚ ਸਮਰਥਿਤ ਹੈ ਜੋ 1.8 V (Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ) ਜਾਂ 2.5 V (ਹੋਰ ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ) ਦੇ VCCIO ਦੁਆਰਾ ਸੰਚਾਲਿਤ ਹਨ। ਇਹਨਾਂ I/O ਬੈਂਕਾਂ ਵਿੱਚ, ਇੰਟਰਫੇਸ ਡਿਫਰੈਂਸ਼ੀਅਲ I/O ਪਿੰਨਾਂ 'ਤੇ ਸਮਰਥਿਤ ਹੈ ਪਰ ਸਮਰਪਿਤ ਕਲਾਕ ਇਨਪੁਟ ਜਾਂ ਕਲਾਕ ਆਉਟਪੁੱਟ ਪਿੰਨਾਂ 'ਤੇ ਨਹੀਂ। ਹਾਲਾਂਕਿ, Intel Arria 10 ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ ਵਿੱਚ, BLVDS ਇੰਟਰਫੇਸ ਸਮਰਪਿਤ ਘੜੀ ਪਿੰਨਾਂ 'ਤੇ ਸਮਰਥਿਤ ਹੈ ਜੋ ਆਮ I/Os ਵਜੋਂ ਵਰਤੇ ਜਾਂਦੇ ਹਨ।

•  BLVDS ਟ੍ਰਾਂਸਮੀਟਰ ਦੂਜੇ ਆਉਟਪੁੱਟ ਬਫਰ ਦੇ ਨਾਲ ਦੋ ਸਿੰਗਲ-ਐਂਡ ਆਉਟਪੁੱਟ ਬਫਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ ਜੋ ਉਲਟੇ ਦੇ ਰੂਪ ਵਿੱਚ ਪ੍ਰੋਗਰਾਮ ਕੀਤਾ ਜਾਂਦਾ ਹੈ।
•  BLVDS ਰਿਸੀਵਰ ਇੱਕ ਸਮਰਪਿਤ LVDS ਇੰਪੁੱਟ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰਦਾ ਹੈ।

ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS I/O ਬਫਰਐਪਲੀਕੇਸ਼ਨ ਕਿਸਮ ਦੇ ਆਧਾਰ 'ਤੇ ਵੱਖ-ਵੱਖ ਇਨਪੁਟ ਜਾਂ ਆਉਟਪੁੱਟ ਬਫਰਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ:

• ਮਲਟੀਡ੍ਰੌਪ ਐਪਲੀਕੇਸ਼ਨ—ਇੰਪੁੱਟ ਜਾਂ ਆਉਟਪੁੱਟ ਬਫਰ ਦੀ ਵਰਤੋਂ ਇਸ ਗੱਲ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ ਕਿ ਕੀ ਡਿਵਾਈਸ ਡਰਾਈਵਰ ਜਾਂ ਰਿਸੀਵਰ ਓਪਰੇਸ਼ਨ ਲਈ ਹੈ।
• ਮਲਟੀਪੁਆਇੰਟ ਐਪਲੀਕੇਸ਼ਨ—ਆਉਟਪੁੱਟ ਬਫਰ ਅਤੇ ਇਨਪੁਟ ਬਫਰ ਇੱਕੋ I/O ਪਿੰਨ ਨੂੰ ਸਾਂਝਾ ਕਰਦੇ ਹਨ। ਤੁਹਾਨੂੰ LVDS ਆਉਟਪੁੱਟ ਬਫਰ ਨੂੰ ਟ੍ਰਾਈ-ਸਟੇਟ ਕਰਨ ਲਈ ਇੱਕ ਆਉਟਪੁੱਟ ਸਮਰੱਥ (oe) ਸਿਗਨਲ ਦੀ ਲੋੜ ਹੁੰਦੀ ਹੈ ਜਦੋਂ ਇਹ ਸਿਗਨਲ ਨਹੀਂ ਭੇਜ ਰਿਹਾ ਹੁੰਦਾ।
•  ਆਉਟਪੁੱਟ ਬਫਰ ਲਈ ਆਨ-ਚਿੱਪ ਸੀਰੀਜ਼ ਸਮਾਪਤੀ (RS OCT) ਨੂੰ ਸਮਰੱਥ ਨਾ ਕਰੋ।
• ਪਲੱਗ-ਇਨ ਕਾਰਡ 'ਤੇ ਸਟੱਬ ਨੂੰ ਇਮਪੀਡੈਂਸ ਮੈਚਿੰਗ ਪ੍ਰਦਾਨ ਕਰਨ ਲਈ ਆਉਟਪੁੱਟ ਬਫਰਾਂ 'ਤੇ ਬਾਹਰੀ ਰੋਧਕਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ।
• ਡਿਫਰੈਂਸ਼ੀਅਲ ਇਨਪੁਟ ਬਫਰ ਲਈ ਆਨ-ਚਿੱਪ ਡਿਫਰੈਂਸ਼ੀਅਲ ਟਰਮੀਨੇਸ਼ਨ (RD OCT) ਨੂੰ ਸਮਰੱਥ ਨਾ ਕਰੋ ਕਿਉਂਕਿ ਬੱਸ ਸਮਾਪਤੀ ਆਮ ਤੌਰ 'ਤੇ ਬੱਸ ਦੇ ਦੋਵਾਂ ਸਿਰਿਆਂ 'ਤੇ ਬਾਹਰੀ ਸਮਾਪਤੀ ਪ੍ਰਤੀਰੋਧਕਾਂ ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਲਾਗੂ ਕੀਤੀ ਜਾਂਦੀ ਹੈ।

Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਈ I/O ਮਿਆਰ
ਤੁਸੀਂ ਸਮਰਥਿਤ Intel ਡਿਵਾਈਸਾਂ ਲਈ ਸੰਬੰਧਿਤ I/O ਮਿਆਰਾਂ ਅਤੇ ਮੌਜੂਦਾ ਤਾਕਤ ਦੀਆਂ ਲੋੜਾਂ ਦੀ ਵਰਤੋਂ ਕਰਕੇ BLVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰ ਸਕਦੇ ਹੋ।
ਸਮਰਥਿਤ ਇੰਟੈੱਲ ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਈ I/O ਸਟੈਂਡਰਡ ਅਤੇ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਾ ਸਮਰਥਨ

1.  DIFFIO_TX ਪਿੰਨ ਸੱਚੇ LVDS ਡਿਫਰੈਂਸ਼ੀਅਲ ਰਿਸੀਵਰਾਂ ਦਾ ਸਮਰਥਨ ਨਹੀਂ ਕਰਦਾ ਹੈ।

ਵਧੇਰੇ ਜਾਣਕਾਰੀ ਲਈ, ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਭਾਗ ਵਿੱਚ ਸੂਚੀਬੱਧ ਅਨੁਸਾਰ ਸੰਬੰਧਿਤ ਡਿਵਾਈਸ ਦਸਤਾਵੇਜ਼ ਵੇਖੋ:

• ਪਿੰਨ ਅਸਾਈਨਮੈਂਟ ਜਾਣਕਾਰੀ ਲਈ, ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ ਵੇਖੋ files.
• I/O ਸਟੈਂਡਰਡ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਲਈ, ਡਿਵਾਈਸ ਹੈਂਡਬੁੱਕ I/O ਚੈਪਟਰ ਵੇਖੋ।
•  ਇਲੈਕਟ੍ਰੀਕਲ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਲਈ, ਡਿਵਾਈਸ ਡੇਟਾਸ਼ੀਟ ਜਾਂ DC ਅਤੇ ਸਵਿਚਿੰਗ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦਸਤਾਵੇਜ਼ ਵੇਖੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

•  Intel Stratix 10 ਪਿੰਨ-ਆਊਟ Files
•  Stratix V ਪਿੰਨ-ਆਊਟ Files
• ਸਟ੍ਰੈਟਿਕਸ IV ਪਿੰਨ-ਆਊਟ Files
•  ਸਟ੍ਰੈਟਿਕਸ III ਡਿਵਾਈਸ ਪਿੰਨ-ਆਊਟ Files
•  Intel Arria 10 ਡਿਵਾਈਸ ਪਿੰਨ-ਆਊਟ Files
•  Arria V ਡਿਵਾਈਸ ਪਿੰਨ-ਆਊਟ Files
•  ਅਰਰੀਆ II GX ਡਿਵਾਈਸ ਪਿੰਨ-ਆਊਟ Files
• Intel Cyclone 10 GX ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ Files
• Intel ਚੱਕਰਵਾਤ 10 LP ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ Files
• ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ Files
•  ਚੱਕਰਵਾਤ IV ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ Files
• ਚੱਕਰਵਾਤ III ਡਿਵਾਈਸ ਪਿਨ-ਆਊਟ Files
• Intel MAX 10 ਡਿਵਾਈਸ ਪਿੰਨ-ਆਊਟ Files
• Intel Stratix 10 ਜਨਰਲ ਪਰਪਜ਼ I/O ਯੂਜ਼ਰ ਗਾਈਡ
•  ਸਟ੍ਰੈਟਿਕਸ V ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  ਸਟ੍ਰੈਟਿਕਸ IV ਡਿਵਾਈਸ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  ਸਟ੍ਰੈਟਿਕਸ III ਡਿਵਾਈਸ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
• ਸਟ੍ਰੈਟਿਕਸ V ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  ਸਟ੍ਰੈਟਿਕਸ IV ਡਿਵਾਈਸ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  ਸਟ੍ਰੈਟਿਕਸ III ਡਿਵਾਈਸ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  Intel Arria 10 ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਅਤੇ ਹਾਈ ਸਪੀਡ I/O
•  Arria V ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
• Arria II ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਅਤੇ ਹਾਈ ਸਪੀਡ I/O
•  Intel Cyclone 10 LP ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਅਤੇ ਹਾਈ ਸਪੀਡ I/O
• ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
• ਚੱਕਰਵਾਤ IV ਡਿਵਾਈਸਾਂ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  ਚੱਕਰਵਾਤ III ਡਿਵਾਈਸ ਫੈਮਿਲੀ ਵਿੱਚ I/O ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
• Intel MAX 10 ਆਮ ਉਦੇਸ਼ I/O ਉਪਭੋਗਤਾ ਗਾਈਡ
•  Intel Stratix 10 ਡਿਵਾਈਸ ਡਾਟਾਸ਼ੀਟ
• ਸਟ੍ਰੈਟਿਕਸ V ਡਿਵਾਈਸ ਡੇਟਾਸ਼ੀਟ
•  ਸਟ੍ਰੈਟਿਕਸ IV ਡਿਵਾਈਸਾਂ ਲਈ ਡੀਸੀ ਅਤੇ ਸਵਿਚਿੰਗ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  ਸਟ੍ਰੈਟਿਕਸ III ਡਿਵਾਈਸ ਡੇਟਾਸ਼ੀਟ: ਡੀਸੀ ਅਤੇ ਸਵਿਚਿੰਗ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ
•  Intel Arria 10 ਡਿਵਾਈਸ ਡਾਟਾਸ਼ੀਟ
•  Arria V ਡਿਵਾਈਸ ਡਾਟਾਸ਼ੀਟ
• Arria II ਜੰਤਰ ਲਈ ਜੰਤਰ ਡਾਟਾਸ਼ੀਟ
• Intel Cyclone 10 GX ਡਿਵਾਈਸ ਡਾਟਾਸ਼ੀਟ
•  Intel ਚੱਕਰਵਾਤ 10 LP ਡਿਵਾਈਸ ਡਾਟਾਸ਼ੀਟ
•  ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸ ਡੇਟਾਸ਼ੀਟ
•  ਚੱਕਰਵਾਤ IV ਡਿਵਾਈਸ ਡੇਟਾਸ਼ੀਟ
• ਚੱਕਰਵਾਤ III ਡਿਵਾਈਸ ਡੇਟਾਸ਼ੀਟ
• Intel MAX 10 ਡਿਵਾਈਸ ਡਾਟਾਸ਼ੀਟ

BLVDS ਪਾਵਰ ਖਪਤ

• ਡਿਵਾਈਸ ਵਿੱਚ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਲਾਗੂ ਕਰਨ ਤੋਂ ਪਹਿਲਾਂ, BLVDS I/O ਪਾਵਰ ਖਪਤ ਦੀ ਅੰਦਾਜ਼ਨ ਤੀਬਰਤਾ ਪ੍ਰਾਪਤ ਕਰਨ ਲਈ ਤੁਹਾਡੇ ਦੁਆਰਾ ਵਰਤੇ ਗਏ ਸਮਰਥਿਤ ਡਿਵਾਈਸ ਲਈ ਐਕਸਲ-ਅਧਾਰਿਤ EPE ਦੀ ਵਰਤੋਂ ਕਰੋ।
•  ਇਨਪੁਟ ਅਤੇ ਬਾਈਡਾਇਰੈਕਸ਼ਨਲ ਪਿੰਨਾਂ ਲਈ, BLVDS ਇਨਪੁਟ ਬਫਰ ਹਮੇਸ਼ਾ ਸਮਰੱਥ ਹੁੰਦਾ ਹੈ। BLVDS ਇੰਪੁੱਟ ਬਫਰ ਬਿਜਲੀ ਦੀ ਖਪਤ ਕਰਦਾ ਹੈ ਜੇਕਰ ਬੱਸ 'ਤੇ ਸਵਿਚਿੰਗ ਗਤੀਵਿਧੀ ਹੁੰਦੀ ਹੈ (ਸਾਬਕਾ ਲਈample, ਹੋਰ ਟ੍ਰਾਂਸਸੀਵਰ ਡੇਟਾ ਭੇਜ ਰਹੇ ਹਨ ਅਤੇ ਪ੍ਰਾਪਤ ਕਰ ਰਹੇ ਹਨ, ਪਰ ਚੱਕਰਵਾਤ III ਡਿਵਾਈਸ ਇਰਾਦਾ ਪ੍ਰਾਪਤਕਰਤਾ ਨਹੀਂ ਹੈ)।
•  ਜੇਕਰ ਤੁਸੀਂ BLVDS ਨੂੰ ਮਲਟੀਡ੍ਰੌਪ ਵਿੱਚ ਇੱਕ ਇਨਪੁਟ ਬਫਰ ਵਜੋਂ ਜਾਂ ਮਲਟੀਪੁਆਇੰਟ ਐਪਲੀਕੇਸ਼ਨਾਂ ਵਿੱਚ ਇੱਕ ਬਾਈ-ਡਾਇਰੈਕਸ਼ਨਲ ਬਫਰ ਵਜੋਂ ਵਰਤਦੇ ਹੋ, ਤਾਂ Intel ਇੱਕ ਟੌਗਲ ਰੇਟ ਦਰਜ ਕਰਨ ਦੀ ਸਿਫ਼ਾਰਸ਼ ਕਰਦਾ ਹੈ ਜਿਸ ਵਿੱਚ ਬੱਸ ਦੀਆਂ ਸਾਰੀਆਂ ਗਤੀਵਿਧੀਆਂ ਸ਼ਾਮਲ ਹੁੰਦੀਆਂ ਹਨ, ਨਾ ਕਿ ਸਿਰਫ਼ Intel ਡਿਵਾਈਸ BLVDS ਇਨਪੁਟ ਬਫਰ ਲਈ ਬਣਾਈਆਂ ਗਈਆਂ ਗਤੀਵਿਧੀਆਂ।

ExampEPE ਵਿੱਚ BLVDS I/O ਡੇਟਾ ਐਂਟਰੀ ਦਾ le
ਇਹ ਅੰਕੜਾ ਚੱਕਰਵਾਤ III EPE ਵਿੱਚ BLVDS I/O ਐਂਟਰੀ ਦਿਖਾਉਂਦਾ ਹੈ। ਹੋਰ ਸਮਰਥਿਤ Intel ਡਿਵਾਈਸਾਂ ਦੇ EPE ਵਿੱਚ ਚੁਣਨ ਲਈ I/O ਮਿਆਰਾਂ ਲਈ, ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਵੇਖੋ।Intel ਸਿਫਾਰਸ਼ ਕਰਦਾ ਹੈ ਕਿ ਤੁਸੀਂ ਆਪਣੇ ਡਿਜ਼ਾਈਨ ਨੂੰ ਪੂਰਾ ਕਰਨ ਤੋਂ ਬਾਅਦ ਇੱਕ ਸਹੀ BLVDS I/O ਪਾਵਰ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ Intel Quartus Prime Power Analyzer Tool ਦੀ ਵਰਤੋਂ ਕਰੋ। ਪਾਵਰ ਐਨਾਲਾਈਜ਼ਰ ਟੂਲ ਸਥਾਨ-ਅਤੇ-ਰੂਟ ਪੂਰਾ ਹੋਣ ਤੋਂ ਬਾਅਦ ਡਿਜ਼ਾਈਨ ਦੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਦੇ ਅਧਾਰ 'ਤੇ ਸ਼ਕਤੀ ਦਾ ਅਨੁਮਾਨ ਲਗਾਉਂਦਾ ਹੈ। ਪਾਵਰ ਐਨਾਲਾਈਜ਼ਰ ਟੂਲ ਉਪਭੋਗਤਾ ਦੁਆਰਾ ਦਾਖਲ, ਸਿਮੂਲੇਸ਼ਨ-ਉਤਪੰਨ, ਅਤੇ ਅਨੁਮਾਨਿਤ ਸਿਗਨਲ ਗਤੀਵਿਧੀਆਂ ਦੇ ਸੁਮੇਲ ਨੂੰ ਲਾਗੂ ਕਰਦਾ ਹੈ ਜੋ, ਵਿਸਤ੍ਰਿਤ ਸਰਕਟ ਮਾਡਲਾਂ ਦੇ ਨਾਲ ਮਿਲ ਕੇ, ਬਹੁਤ ਹੀ ਸਹੀ ਪਾਵਰ ਅਨੁਮਾਨ ਪੈਦਾ ਕਰਦਾ ਹੈ।
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

• ਪਾਵਰ ਵਿਸ਼ਲੇਸ਼ਣ ਚੈਪਟਰ, ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਪ੍ਰੋ ਐਡੀਸ਼ਨ ਹੈਂਡਬੁੱਕ
  Intel Stratix 10, Intel Arria 10, ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਲਈ Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਪਾਵਰ ਐਨਾਲਾਈਜ਼ਰ ਟੂਲ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
• ਪਾਵਰ ਵਿਸ਼ਲੇਸ਼ਣ ਚੈਪਟਰ, ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਸਟੈਂਡਰਡ ਐਡੀਸ਼ਨ ਹੈਂਡਬੁੱਕ
  Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, ਅਤੇ Intel ਲਈ Intel Quartus Prime Standard Edition Power Analyzer ਟੂਲ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ। MAX 10 ਡਿਵਾਈਸ ਪਰਿਵਾਰ।
• ਅਰਲੀ ਪਾਵਰ ਐਸਟੀਮੇਟਰਸ (EPE) ਅਤੇ ਪਾਵਰ ਐਨਾਲਾਈਜ਼ਰ ਪੇਜ
  EPE ਅਤੇ Intel Quartus Prime Power Analyzer ਟੂਲ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
• ਸਫ਼ਾ 3 'ਤੇ ਸਮਰਥਿਤ Intel FPGA ਡਿਵਾਈਸ ਫੈਮਿਲੀਜ਼ ਵਿੱਚ ਬੱਸ LVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰਨਾ
  BLVDS ਪਾਵਰ ਖਪਤ ਦਾ ਅੰਦਾਜ਼ਾ ਲਗਾਉਣ ਲਈ EPE ਵਿੱਚ ਚੁਣਨ ਲਈ I/O ਮਿਆਰਾਂ ਦੀ ਸੂਚੀ ਬਣਾਓ।

BLVDS ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample
ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਤੁਹਾਨੂੰ ਦਿਖਾਉਂਦਾ ਹੈ ਕਿ ਇੰਟੇਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਸੌਫਟਵੇਅਰ ਵਿੱਚ ਸੰਬੰਧਿਤ ਆਮ ਉਦੇਸ਼ I/O (GPIO) IP ਕੋਰ ਦੇ ਨਾਲ ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS I/O ਬਫਰ ਨੂੰ ਕਿਵੇਂ ਚਾਲੂ ਕਰਨਾ ਹੈ।

•  Intel Stratix 10, Intel Arria 10, ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ—GPIO Intel FPGA IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰੋ।
•  Intel MAX 10 ਡਿਵਾਈਸਾਂ—GPIO Lite Intel FPGA IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰੋ।
•  ਹੋਰ ਸਾਰੀਆਂ ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ — ALTIOBUF IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰੋ।

ਤੁਸੀਂ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਨੂੰ ਡਾਊਨਲੋਡ ਕਰ ਸਕਦੇ ਹੋampLE ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਵਿੱਚ ਲਿੰਕ ਤੋਂ. BLVDS I/O ਬਫਰ ਉਦਾਹਰਨ ਲਈ, Intel ਹੇਠ ਲਿਖੀਆਂ ਆਈਟਮਾਂ ਦੀ ਸਿਫ਼ਾਰਸ਼ ਕਰਦਾ ਹੈ:

•  ਡਿਫਰੈਂਸ਼ੀਅਲ ਮੋਡ ਨੂੰ ਚਾਲੂ ਕਰਕੇ GPIO IP ਕੋਰ ਨੂੰ ਦੋ-ਦਿਸ਼ਾਵੀ ਮੋਡ ਵਿੱਚ ਲਾਗੂ ਕਰੋ।
•  ਦੋ-ਦਿਸ਼ਾਵੀ ਪਿੰਨਾਂ ਨੂੰ I/O ਮਿਆਰ ਨਿਰਧਾਰਤ ਕਰੋ:
•  BLVDS—Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ਅਤੇ Intel MAX 10 ਡਿਵਾਈਸਾਂ।
•  ਡਿਫਰੈਂਸ਼ੀਅਲ SSTL-2 ਕਲਾਸ I ਜਾਂ ਕਲਾਸ II—ਸਟ੍ਰੈਟਿਕਸ V, ਸਟ੍ਰੈਟਿਕਸ IV, ਸਟ੍ਰੈਟਿਕਸ III, ਅਰੀਆ V, ਅਰਰੀਆ II, ਅਤੇ ਚੱਕਰਵਾਤ V ਉਪਕਰਣ।
• ਡਿਫਰੈਂਸ਼ੀਅਲ SSTL-18 ਕਲਾਸ I ਜਾਂ ਕਲਾਸ II—Intel Stratix 10, Intel Arria 10, ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ।

ਲਿਖਣ ਅਤੇ ਪੜ੍ਹਣ ਦੇ ਦੌਰਾਨ ਇਨਪੁਟ ਜਾਂ ਆਉਟਪੁੱਟ ਬਫਰ ਓਪਰੇਸ਼ਨ

• oe ਪੋਰਟ ਸਿੰਗਲ-ਐਂਡ ਆਉਟਪੁੱਟ ਬਫਰਾਂ ਨੂੰ ਸਮਰੱਥ ਜਾਂ ਅਯੋਗ ਕਰਨ ਲਈ ਡਿਵਾਈਸ ਕੋਰ ਤੋਂ oe ਸਿਗਨਲ ਪ੍ਰਾਪਤ ਕਰਦਾ ਹੈ।
•  ਰੀਡ ਓਪਰੇਸ਼ਨ ਦੌਰਾਨ ਆਉਟਪੁੱਟ ਬਫਰਾਂ ਨੂੰ ਟ੍ਰਾਈ-ਸਟੇਟ ਕਰਨ ਲਈ oe ਸਿਗਨਲ ਨੂੰ ਘੱਟ ਰੱਖੋ।
•  AND ਗੇਟ ਦਾ ਕੰਮ ਪ੍ਰਸਾਰਿਤ ਸਿਗਨਲ ਨੂੰ ਡਿਵਾਈਸ ਕੋਰ ਵਿੱਚ ਵਾਪਸ ਜਾਣ ਤੋਂ ਰੋਕਣਾ ਹੈ। ਡਿਫਰੈਂਸ਼ੀਅਲ ਇਨਪੁਟ ਬਫਰ ਹਮੇਸ਼ਾ ਸਮਰੱਥ ਹੁੰਦਾ ਹੈ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

•  I/O ਬਫਰ (ALTIOBUF) IP ਕੋਰ ਯੂਜ਼ਰ ਗਾਈਡ
•  GPIO IP ਕੋਰ ਉਪਭੋਗਤਾ ਗਾਈਡ
•  Intel MAX 10 I/O ਲਾਗੂ ਕਰਨ ਲਈ ਗਾਈਡਾਂ
• Intel FPGA IP ਕੋਰ ਦੀ ਜਾਣ-ਪਛਾਣ
• ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampAN 522 ਲਈ les

ਇੰਟੈਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਐਕਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈampਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਵਿੱਚ ਵਰਤੇ ਗਏ les.
ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampIntel Stratix 10 ਡਿਵਾਈਸਾਂ ਲਈ ਦਿਸ਼ਾ ਨਿਰਦੇਸ਼
ਇਹ ਕਦਮ ਸਿਰਫ਼ Intel Stratix 10 ਡਿਵਾਈਸਾਂ 'ਤੇ ਲਾਗੂ ਹੁੰਦੇ ਹਨ। ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਸੀਂ GPIO Intel FPGA IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ।

1. ਇੱਕ GPIO Intel FPGA IP ਕੋਰ ਬਣਾਓ ਜੋ ਇੱਕ ਦੋ-ਦਿਸ਼ਾਵੀ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬਫਰ ਦਾ ਸਮਰਥਨ ਕਰ ਸਕਦਾ ਹੈ:
   • a GPIO Intel FPGA IP ਕੋਰ ਨੂੰ ਚਾਲੂ ਕਰੋ।
   • ਬੀ. ਡਾਟਾ ਦਿਸ਼ਾ ਵਿੱਚ, Bidir ਦੀ ਚੋਣ ਕਰੋ।
   • c. ਡਾਟਾ ਚੌੜਾਈ ਵਿੱਚ, 1 ਦਰਜ ਕਰੋ।
   • d. ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਨੂੰ ਚਾਲੂ ਕਰੋ।
   • ਈ. ਰਜਿਸਟਰ ਮੋਡ ਵਿੱਚ, ਕੋਈ ਨਹੀਂ ਚੁਣੋ।
2. ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਮੋਡੀਊਲ ਅਤੇ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟਾਂ ਨੂੰ ਕਨੈਕਟ ਕਰੋ:
   ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟ ਕਨੈਕਸ਼ਨ ਸਾਬਕਾampIntel Stratix 10 ਡਿਵਾਈਸਾਂ ਲਈ le
3. ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ, ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਸੰਬੰਧਿਤ I/O ਮਿਆਰ ਨਿਰਧਾਰਤ ਕਰੋ। ਤੁਸੀਂ ਮੌਜੂਦਾ ਤਾਕਤ ਅਤੇ ਕਈ ਰੇਟ ਵਿਕਲਪ ਵੀ ਸੈੱਟ ਕਰ ਸਕਦੇ ਹੋ। ਨਹੀਂ ਤਾਂ, Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਡਿਫੌਲਟ ਸੈਟਿੰਗਾਂ ਨੂੰ ਮੰਨਦਾ ਹੈ।
   Intel Stratix 10 ਡਿਵਾਈਸਾਂ ਲਈ Intel Quartus Prime ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ BLVDS I/O ਅਸਾਈਨਮੈਂਟ
4. ModelSim* - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਨਾਲ ਫੰਕਸ਼ਨਲ ਸਿਮੂਲੇਸ਼ਨ ਕੰਪਾਇਲ ਕਰੋ ਅਤੇ ਪ੍ਰਦਰਸ਼ਨ ਕਰੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

• ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸਪੋਰਟ
  ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਅਤੇ ਇਸ ਵਿੱਚ ਇੰਸਟਾਲੇਸ਼ਨ, ਵਰਤੋਂ, ਅਤੇ ਸਮੱਸਿਆ-ਨਿਪਟਾਰਾ ਵਰਗੇ ਵਿਸ਼ਿਆਂ ਦੇ ਵੱਖ-ਵੱਖ ਲਿੰਕ ਸ਼ਾਮਲ ਹਨ।
• ਪੰਨਾ 7 'ਤੇ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਈ I/O ਸਟੈਂਡਰਡਸ
  ਪਿੰਨਾਂ ਅਤੇ I/O ਮਿਆਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ ਜੋ ਤੁਸੀਂ BLVDS ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਸਮਰਥਿਤ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ ਹੱਥੀਂ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ।
• ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampAN 522 ਲਈ les
  ਇੰਟੈਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਐਕਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈampਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਵਿੱਚ ਵਰਤੇ ਗਏ les.

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampIntel Arria 10 ਡਿਵਾਈਸਾਂ ਲਈ ਦਿਸ਼ਾ ਨਿਰਦੇਸ਼
ਇਹ ਕਦਮ ਸਿਰਫ਼ Intel Quartus Prime Standard Edition ਦੀ ਵਰਤੋਂ ਕਰਨ ਵਾਲੇ Intel Arria 10 ਡਿਵਾਈਸਾਂ 'ਤੇ ਲਾਗੂ ਹੁੰਦੇ ਹਨ। ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਸੀਂ GPIO Intel FPGA IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ।

1. StratixV_blvds.qar ਖੋਲ੍ਹੋ file Stratix V ਡਿਜ਼ਾਈਨ ਐਕਸ ਨੂੰ ਆਯਾਤ ਕਰਨ ਲਈampIntel Quartus Prime Standard Edition ਸਾਫਟਵੇਅਰ ਵਿੱਚ ਸ਼ਾਮਲ ਹੋਵੋ।
2. ਡਿਜ਼ਾਈਨ ਨੂੰ ਮਾਈਗਰੇਟ ਕਰੋ ਸਾਬਕਾampGPIO Intel FPGA IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰਨ ਲਈ:
   • a ਮੀਨੂ 'ਤੇ, ਪ੍ਰੋਜੈਕਟ ➤ ਅੱਪਗ੍ਰੇਡ IP ਕੰਪੋਨੈਂਟਸ ਚੁਣੋ।
   • ਬੀ. "ALIOBUF" ਇਕਾਈ 'ਤੇ ਦੋ ਵਾਰ ਕਲਿੱਕ ਕਰੋ।
     ALTIOBUF IP ਕੋਰ ਲਈ ਮੈਗਾਵਿਜ਼ਾਰਡ ਪਲੱਗ-ਇਨ ਮੈਨੇਜਰ ਵਿੰਡੋ ਦਿਖਾਈ ਦਿੰਦੀ ਹੈ।
   • c. ਮੈਚ ਪ੍ਰੋਜੈਕਟ/ਡਿਫੌਲਟ ਬੰਦ ਕਰੋ।
   • d. ਵਰਤਮਾਨ ਵਿੱਚ ਚੁਣੇ ਗਏ ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਵਿੱਚ, Arria 10 ਦੀ ਚੋਣ ਕਰੋ।
   • ਈ. Finish 'ਤੇ ਕਲਿੱਕ ਕਰੋ ਅਤੇ ਫਿਰ Finish 'ਤੇ ਦੁਬਾਰਾ ਕਲਿੱਕ ਕਰੋ।
   • f. ਦਿਖਾਈ ਦੇਣ ਵਾਲੇ ਡਾਇਲਾਗ ਬਾਕਸ ਵਿੱਚ, ਠੀਕ 'ਤੇ ਕਲਿੱਕ ਕਰੋ।
     Intel Quartus Prime Pro ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਮਾਈਗ੍ਰੇਸ਼ਨ ਪ੍ਰਕਿਰਿਆ ਕਰਦਾ ਹੈ ਅਤੇ ਫਿਰ GPIO IP ਪੈਰਾਮੀਟਰ ਸੰਪਾਦਕ ਨੂੰ ਪ੍ਰਦਰਸ਼ਿਤ ਕਰਦਾ ਹੈ।
3. ਦੋ-ਦਿਸ਼ਾਵੀ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬਫਰ ਦਾ ਸਮਰਥਨ ਕਰਨ ਲਈ GPIO Intel FPGA IP ਕੋਰ ਨੂੰ ਕੌਂਫਿਗਰ ਕਰੋ:
   • a ਡਾਟਾ ਦਿਸ਼ਾ ਵਿੱਚ, Bidir ਦੀ ਚੋਣ ਕਰੋ।
   • ਬੀ. ਡਾਟਾ ਚੌੜਾਈ ਵਿੱਚ, 1 ਦਰਜ ਕਰੋ।
   • c. ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਕਰੋ ਨੂੰ ਚਾਲੂ ਕਰੋ।
   • d. ਫਿਨਿਸ਼ 'ਤੇ ਕਲਿੱਕ ਕਰੋ ਅਤੇ IP ਕੋਰ ਤਿਆਰ ਕਰੋ।
4. ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਮੋਡੀਊਲ ਅਤੇ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟਾਂ ਨੂੰ ਕਨੈਕਟ ਕਰੋ:
   ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟ ਕਨੈਕਸ਼ਨ ਸਾਬਕਾampIntel Arria 10 ਡਿਵਾਈਸਾਂ ਲਈ le
5. ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ, ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਸੰਬੰਧਿਤ I/O ਮਿਆਰ ਨਿਰਧਾਰਤ ਕਰੋ। ਤੁਸੀਂ ਮੌਜੂਦਾ ਤਾਕਤ ਅਤੇ ਕਈ ਰੇਟ ਵਿਕਲਪ ਵੀ ਸੈੱਟ ਕਰ ਸਕਦੇ ਹੋ। ਨਹੀਂ ਤਾਂ, Intel Quartus Prime Standard Edition ਸਾਫਟਵੇਅਰ Intel Arria 10 ਡਿਵਾਈਸਾਂ ਲਈ ਡਿਫੌਲਟ ਸੈਟਿੰਗਾਂ ਨੂੰ ਮੰਨਦਾ ਹੈ—ਡਿਫਰੈਂਸ਼ੀਅਲ SSTL-18 ਕਲਾਸ I ਜਾਂ ਕਲਾਸ II I/O ਸਟੈਂਡਰਡ।
   Intel Arria 10 ਡਿਵਾਈਸਾਂ ਲਈ Intel Quartus Prime ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ BLVDS I/O ਅਸਾਈਨਮੈਂਟਨੋਟ:
   Intel Arria 10 ਡਿਵਾਈਸਾਂ ਲਈ, ਤੁਸੀਂ ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਨਾਲ LVDS ਪਿੰਨਾਂ ਲਈ p ਅਤੇ n ਪਿੰਨ ਸਥਾਨਾਂ ਨੂੰ ਹੱਥੀਂ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ।
6. ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਨਾਲ ਫੰਕਸ਼ਨਲ ਸਿਮੂਲੇਸ਼ਨ ਕੰਪਾਇਲ ਕਰੋ ਅਤੇ ਪ੍ਰਦਰਸ਼ਨ ਕਰੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

• ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸਪੋਰਟ
  ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਅਤੇ ਇਸ ਵਿੱਚ ਇੰਸਟਾਲੇਸ਼ਨ, ਵਰਤੋਂ, ਅਤੇ ਸਮੱਸਿਆ-ਨਿਪਟਾਰਾ ਵਰਗੇ ਵਿਸ਼ਿਆਂ ਦੇ ਵੱਖ-ਵੱਖ ਲਿੰਕ ਸ਼ਾਮਲ ਹਨ।
• ਪੰਨਾ 7 'ਤੇ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਈ I/O ਸਟੈਂਡਰਡਸ
  ਪਿੰਨਾਂ ਅਤੇ I/O ਮਿਆਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ ਜੋ ਤੁਸੀਂ BLVDS ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਸਮਰਥਿਤ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ ਹੱਥੀਂ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ।
• ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampAN 522 ਲਈ les
  ਇੰਟੈਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਐਕਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈampਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਵਿੱਚ ਵਰਤੇ ਗਏ les.

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampIntel MAX 10 ਡਿਵਾਈਸਾਂ ਲਈ ਦਿਸ਼ਾ ਨਿਰਦੇਸ਼
ਇਹ ਕਦਮ ਸਿਰਫ਼ Intel MAX 10 ਡਿਵਾਈਸਾਂ 'ਤੇ ਲਾਗੂ ਹੁੰਦੇ ਹਨ। ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਸੀਂ GPIO Lite Intel FPGA IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ।

1. ਇੱਕ GPIO Lite Intel FPGA IP ਕੋਰ ਬਣਾਓ ਜੋ ਇੱਕ ਦੋ-ਦਿਸ਼ਾਵੀ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬਫਰ ਦਾ ਸਮਰਥਨ ਕਰ ਸਕਦਾ ਹੈ:
   • a GPIO Lite Intel FPGA IP ਕੋਰ ਨੂੰ ਚਾਲੂ ਕਰੋ।
   • ਬੀ. ਡਾਟਾ ਦਿਸ਼ਾ ਵਿੱਚ, Bidir ਦੀ ਚੋਣ ਕਰੋ।
   • c. ਡਾਟਾ ਚੌੜਾਈ ਵਿੱਚ, 1 ਦਰਜ ਕਰੋ।
   • d. ਸੂਡੋ ਡਿਫਰੈਂਸ਼ੀਅਲ ਬਫਰ ਦੀ ਵਰਤੋਂ ਨੂੰ ਚਾਲੂ ਕਰੋ।
   • ਈ. ਰਜਿਸਟਰ ਮੋਡ ਵਿੱਚ, ਬਾਈਪਾਸ ਚੁਣੋ।
2. ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਮੋਡੀਊਲ ਅਤੇ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟਾਂ ਨੂੰ ਕਨੈਕਟ ਕਰੋ:
    ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟ ਕਨੈਕਸ਼ਨ ਸਾਬਕਾampIntel MAX 10 ਡਿਵਾਈਸਾਂ ਲਈ le
3. ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ, ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਸੰਬੰਧਿਤ I/O ਮਿਆਰ ਨਿਰਧਾਰਤ ਕਰੋ। ਤੁਸੀਂ ਮੌਜੂਦਾ ਤਾਕਤ ਅਤੇ ਕਈ ਰੇਟ ਵਿਕਲਪ ਵੀ ਸੈੱਟ ਕਰ ਸਕਦੇ ਹੋ। ਨਹੀਂ ਤਾਂ, Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਡਿਫੌਲਟ ਸੈਟਿੰਗਾਂ ਨੂੰ ਮੰਨਦਾ ਹੈ।
   Intel MAX 10 ਡਿਵਾਈਸਾਂ ਲਈ Intel Quartus Prime ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ BLVDS I/O ਅਸਾਈਨਮੈਂਟ
4. ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਨਾਲ ਫੰਕਸ਼ਨਲ ਸਿਮੂਲੇਸ਼ਨ ਕੰਪਾਇਲ ਕਰੋ ਅਤੇ ਪ੍ਰਦਰਸ਼ਨ ਕਰੋ।

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

• ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸਪੋਰਟ
  ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਅਤੇ ਇਸ ਵਿੱਚ ਇੰਸਟਾਲੇਸ਼ਨ, ਵਰਤੋਂ, ਅਤੇ ਸਮੱਸਿਆ-ਨਿਪਟਾਰਾ ਵਰਗੇ ਵਿਸ਼ਿਆਂ ਦੇ ਵੱਖ-ਵੱਖ ਲਿੰਕ ਸ਼ਾਮਲ ਹਨ।
• ਪੰਨਾ 7 'ਤੇ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਈ I/O ਸਟੈਂਡਰਡਸ
  ਪਿੰਨਾਂ ਅਤੇ I/O ਮਿਆਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ ਜੋ ਤੁਸੀਂ BLVDS ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਸਮਰਥਿਤ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ ਹੱਥੀਂ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ।
• ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampAN 522 ਲਈ les
  ਇੰਟੈਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਐਕਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈampਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਵਿੱਚ ਵਰਤੇ ਗਏ les.

ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampIntel Arria 10, Intel Cyclone 10 GX, ਅਤੇ Intel MAX 10 ਨੂੰ ਛੱਡ ਕੇ ਸਾਰੇ ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ ਲਈ ਦਿਸ਼ਾ-ਨਿਰਦੇਸ਼

ਇਹ ਕਦਮ Intel Arria 10, Intel Cyclone 10 GX, ਅਤੇ Intel MAX 10 ਨੂੰ ਛੱਡ ਕੇ ਸਾਰੇ ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ 'ਤੇ ਲਾਗੂ ਹੁੰਦੇ ਹਨ। ਯਕੀਨੀ ਬਣਾਓ ਕਿ ਤੁਸੀਂ ALTIOBUF IP ਕੋਰ ਦੀ ਵਰਤੋਂ ਕਰਦੇ ਹੋ।

1.  ਇੱਕ ALTIOBUF IP ਕੋਰ ਬਣਾਓ ਜੋ ਇੱਕ ਦੋ-ਦਿਸ਼ਾਵੀ ਇੰਪੁੱਟ ਅਤੇ ਆਉਟਪੁੱਟ ਬਫਰ ਦਾ ਸਮਰਥਨ ਕਰ ਸਕਦਾ ਹੈ:
   • a ALTIOBUF IP ਕੋਰ ਨੂੰ ਸਥਾਪਿਤ ਕਰੋ।
   • ਬੀ. ਮੋਡੀਊਲ ਨੂੰ ਦੋ-ਦਿਸ਼ਾਵੀ ਬਫਰ ਵਜੋਂ ਸੰਰਚਿਤ ਕਰੋ।
   • c. ਇੰਸਟੈਂਟ ਕੀਤੇ ਜਾਣ ਵਾਲੇ ਬਫਰਾਂ ਦੀ ਗਿਣਤੀ ਕੀ ਹੈ, 1 ਦਰਜ ਕਰੋ।
   • d. ਡਿਫਰੈਂਸ਼ੀਅਲ ਮੋਡ ਵਰਤੋ ਨੂੰ ਚਾਲੂ ਕਰੋ।
2. ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਮੋਡੀਊਲ ਅਤੇ ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟਾਂ ਨੂੰ ਕਨੈਕਟ ਕਰੋ:
    ਇਨਪੁਟ ਅਤੇ ਆਉਟਪੁੱਟ ਪੋਰਟ ਕਨੈਕਸ਼ਨ ਸਾਬਕਾampIntel Arria 10, Intel Cyclone 10 GX, ਅਤੇ Intel MAX 10 ਡਿਵਾਈਸਾਂ ਨੂੰ ਛੱਡ ਕੇ ਸਾਰੇ ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ ਲਈ le
3. ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ, ਤੁਹਾਡੀ ਡਿਵਾਈਸ ਦੇ ਅਨੁਸਾਰ ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਰਸਾਏ ਅਨੁਸਾਰ ਸੰਬੰਧਿਤ I/O ਮਿਆਰ ਨਿਰਧਾਰਤ ਕਰੋ। ਤੁਸੀਂ ਮੌਜੂਦਾ ਤਾਕਤ ਅਤੇ ਕਈ ਰੇਟ ਵਿਕਲਪ ਵੀ ਸੈੱਟ ਕਰ ਸਕਦੇ ਹੋ। ਨਹੀਂ ਤਾਂ, Intel Quartus Prime ਸਾਫਟਵੇਅਰ ਡਿਫੌਲਟ ਸੈਟਿੰਗਾਂ ਨੂੰ ਮੰਨਦਾ ਹੈ।
   • Intel Cyclone 10 LP, Cyclone IV, Cyclone III, ਅਤੇ Cyclone III LS ਯੰਤਰ—BLVDS I/O ਸਟੈਂਡਰਡ ਬਾਈ-ਡਾਇਰੈਕਸ਼ਨਲ p ਅਤੇ n ਪਿੰਨਾਂ ਲਈ ਜਿਵੇਂ ਕਿ ਹੇਠਾਂ ਦਿੱਤੇ ਚਿੱਤਰ ਵਿੱਚ ਦਿਖਾਇਆ ਗਿਆ ਹੈ।
   • ਸਟ੍ਰੈਟਿਕਸ V, ਸਟ੍ਰੈਟਿਕਸ IV, ਸਟ੍ਰੈਟਿਕਸ III, ਅਰੀਆ V, ਏਰੀਆ II, ਅਤੇ ਚੱਕਰਵਾਤ V ਡਿਵਾਈਸਾਂ—ਡਿਫਰੈਂਸ਼ੀਅਲ SSTL-2 ਕਲਾਸ I ਜਾਂ ਕਲਾਸ II I/O ਸਟੈਂਡਰਡ।
     Intel Quartus Prime ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਵਿੱਚ BLVDS I/O ਅਸਾਈਨਮੈਂਟਨੋਟ: ਤੁਸੀਂ ਅਸਾਈਨਮੈਂਟ ਐਡੀਟਰ ਨਾਲ ਹਰੇਕ ਸਮਰਥਿਤ ਡਿਵਾਈਸ ਲਈ p ਅਤੇ n ਪਿੰਨ ਟਿਕਾਣਿਆਂ ਨੂੰ ਹੱਥੀਂ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ। ਸਮਰਥਿਤ ਡਿਵਾਈਸਾਂ ਅਤੇ ਪਿੰਨਾਂ ਲਈ ਜੋ ਤੁਸੀਂ ਹੱਥੀਂ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ, ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ ਵੇਖੋ।
4. ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਨਾਲ ਫੰਕਸ਼ਨਲ ਸਿਮੂਲੇਸ਼ਨ ਕੰਪਾਇਲ ਕਰੋ ਅਤੇ ਪ੍ਰਦਰਸ਼ਨ ਕਰੋ।

Exampਫੰਕਸ਼ਨਲ ਸਿਮੂਲੇਸ਼ਨ ਨਤੀਜਿਆਂ ਦਾ le
ਜਦੋਂ oe ਸਿਗਨਲ ਦਾ ਦਾਅਵਾ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, BLVDS ਰਾਈਟ ਓਪਰੇਸ਼ਨ ਮੋਡ ਵਿੱਚ ਹੁੰਦਾ ਹੈ। ਜਦੋਂ oe ਸਿਗਨਲ ਬੰਦ ਕੀਤਾ ਜਾਂਦਾ ਹੈ, BLVDS ਰੀਡ ਓਪਰੇਸ਼ਨ ਮੋਡ ਵਿੱਚ ਹੁੰਦਾ ਹੈ।ਨੋਟ:
Verilog HDL ਦੀ ਵਰਤੋਂ ਕਰਕੇ ਸਿਮੂਲੇਸ਼ਨ ਲਈ, ਤੁਸੀਂ blvds_tb.v ਟੈਸਟਬੈਂਚ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋ, ਜੋ ਕਿ ਸੰਬੰਧਿਤ ਡਿਜ਼ਾਈਨ ਵਿੱਚ ਸ਼ਾਮਲ ਹੈ।ample.
ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

• ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸਾਫਟਵੇਅਰ ਸਪੋਰਟ
  ModelSim - Intel FPGA ਐਡੀਸ਼ਨ ਸੌਫਟਵੇਅਰ ਬਾਰੇ ਹੋਰ ਜਾਣਕਾਰੀ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ ਅਤੇ ਇਸ ਵਿੱਚ ਇੰਸਟਾਲੇਸ਼ਨ, ਵਰਤੋਂ, ਅਤੇ ਸਮੱਸਿਆ-ਨਿਪਟਾਰਾ ਵਰਗੇ ਵਿਸ਼ਿਆਂ ਦੇ ਵੱਖ-ਵੱਖ ਲਿੰਕ ਸ਼ਾਮਲ ਹਨ।
• ਪੰਨਾ 7 'ਤੇ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ BLVDS ਇੰਟਰਫੇਸ ਲਈ I/O ਸਟੈਂਡਰਡਸ
  ਪਿੰਨਾਂ ਅਤੇ I/O ਮਿਆਰਾਂ ਨੂੰ ਸੂਚੀਬੱਧ ਕਰਦਾ ਹੈ ਜੋ ਤੁਸੀਂ BLVDS ਐਪਲੀਕੇਸ਼ਨਾਂ ਲਈ ਸਮਰਥਿਤ Intel FPGA ਡਿਵਾਈਸਾਂ ਵਿੱਚ ਹੱਥੀਂ ਨਿਰਧਾਰਤ ਕਰ ਸਕਦੇ ਹੋ।
• ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampAN 522 ਲਈ les
  ਇੰਟੈਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਐਕਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈampਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਵਿੱਚ ਵਰਤੇ ਗਏ les.

ਪ੍ਰਦਰਸ਼ਨ ਵਿਸ਼ਲੇਸ਼ਣ

ਮਲਟੀਪੁਆਇੰਟ BLVDS ਪ੍ਰਦਰਸ਼ਨ ਵਿਸ਼ਲੇਸ਼ਣ ਬੱਸ ਸਮਾਪਤੀ, ਲੋਡਿੰਗ, ਡਰਾਈਵਰ ਅਤੇ ਰਿਸੀਵਰ ਦੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ, ਅਤੇ ਸਿਸਟਮ ਉੱਤੇ ਡਰਾਈਵਰ ਤੋਂ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ ਦੀ ਸਥਿਤੀ ਦੇ ਪ੍ਰਭਾਵ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਤੁਸੀਂ ਸ਼ਾਮਲ ਕੀਤੇ BLVDS ਡਿਜ਼ਾਈਨ ਸਾਬਕਾ ਦੀ ਵਰਤੋਂ ਕਰ ਸਕਦੇ ਹੋampਇੱਕ ਮਲਟੀਪੁਆਇੰਟ ਐਪਲੀਕੇਸ਼ਨ ਦੀ ਕਾਰਗੁਜ਼ਾਰੀ ਦਾ ਵਿਸ਼ਲੇਸ਼ਣ ਕਰਨ ਲਈ:

•  ਚੱਕਰਵਾਤ III BLVDS ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample—ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample ਸਾਰੇ ਸਮਰਥਿਤ Stratix, Arria, ਅਤੇ Cyclone ਡਿਵਾਈਸ ਸੀਰੀਜ਼ 'ਤੇ ਲਾਗੂ ਹੁੰਦਾ ਹੈ। Intel Arria 10 ਜਾਂ Intel Cyclone 10 GX ਡਿਵਾਈਸ ਪਰਿਵਾਰ ਲਈ, ਤੁਹਾਨੂੰ ਡਿਜ਼ਾਈਨ ਨੂੰ ਮਾਈਗਰੇਟ ਕਰਨ ਦੀ ਲੋੜ ਹੈampਇਸ ਤੋਂ ਪਹਿਲਾਂ ਕਿ ਤੁਸੀਂ ਇਸਦੀ ਵਰਤੋਂ ਕਰ ਸਕੋ।
• Intel MAX 10 BLVDS ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample—ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample Intel MAX 10 ਡਿਵਾਈਸ ਪਰਿਵਾਰ 'ਤੇ ਲਾਗੂ ਹੈ।
• Intel Stratix 10 BLVDS ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample—ਇਹ ਡਿਜ਼ਾਈਨ ਸਾਬਕਾample Intel Stratix 10 ਡਿਵਾਈਸ ਪਰਿਵਾਰ 'ਤੇ ਲਾਗੂ ਹੈ।

ਨੋਟ:
ਇਸ ਭਾਗ ਵਿੱਚ ਇੱਕ ਮਲਟੀਪੁਆਇੰਟ BLVDS ਦਾ ਪ੍ਰਦਰਸ਼ਨ ਵਿਸ਼ਲੇਸ਼ਣ HyperLynx* ਵਿੱਚ ਸਾਈਕਲੋਨ III BLVDS ਇਨਪੁਟ/ਆਊਟਪੁੱਟ ਬਫਰ ਜਾਣਕਾਰੀ ਸਪੈਸੀਫਿਕੇਸ਼ਨ (IBIS) ਮਾਡਲ ਸਿਮੂਲੇਸ਼ਨ 'ਤੇ ਅਧਾਰਤ ਹੈ।
Intel ਸਿਫ਼ਾਰਿਸ਼ ਕਰਦਾ ਹੈ ਕਿ ਤੁਸੀਂ ਸਿਮੂਲੇਸ਼ਨ ਲਈ ਇਹਨਾਂ Intel IBIS ਮਾਡਲਾਂ ਦੀ ਵਰਤੋਂ ਕਰੋ:

• ਸਟ੍ਰੈਟਿਕਸ III, ਸਟ੍ਰੈਟਿਕਸ IV, ਅਤੇ ਸਟ੍ਰੈਟਿਕਸ V ਡਿਵਾਈਸਾਂ - ਡਿਵਾਈਸ-ਵਿਸ਼ੇਸ਼ ਡਿਫਰੈਂਸ਼ੀਅਲ SSTL-2 IBIS ਮਾਡਲ
• Intel Stratix 10, Intel Arria 10(2) ਅਤੇ Intel Cyclone 10 GX ਡਿਵਾਈਸਾਂ:
  •  ਆਉਟਪੁੱਟ ਬਫਰ—ਡਿਫਰੈਂਸ਼ੀਅਲ SSTL-18 IBIS ਮਾਡਲ
  • ਇਨਪੁਟ ਬਫਰ—LVDS IBIS ਮਾਡਲ

ਸੰਬੰਧਿਤ ਜਾਣਕਾਰੀ

• Intel FPGA IBIS ਮਾਡਲ ਪੰਨਾ
  Intel FPGA ਡਿਵਾਈਸ ਮਾਡਲਾਂ ਦੇ ਡਾਊਨਲੋਡ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈ।
•  ਡਿਜ਼ਾਈਨ ਸਾਬਕਾampAN 522 ਲਈ les
  ਇੰਟੈਲ ਕੁਆਰਟਸ ਪ੍ਰਾਈਮ ਡਿਜ਼ਾਈਨ ਐਕਸ ਪ੍ਰਦਾਨ ਕਰਦਾ ਹੈampਇਸ ਐਪਲੀਕੇਸ਼ਨ ਨੋਟ ਵਿੱਚ ਵਰਤੇ ਗਏ les.

ਸਿਸਟਮ ਸੈੱਟਅੱਪ

 ਚੱਕਰਵਾਤ III BLVDS ਟ੍ਰਾਂਸਸੀਵਰ ਨਾਲ ਮਲਟੀਪੁਆਇੰਟ BLVDS
ਇਹ ਅੰਕੜਾ ਦਸ ਚੱਕਰਵਾਤ III BLVDS ਟ੍ਰਾਂਸਸੀਵਰਾਂ (U1 ਤੋਂ U10 ਨਾਮਕ) ਦੇ ਨਾਲ ਇੱਕ ਮਲਟੀਪੁਆਇੰਟ ਟੌਪੋਲੋਜੀ ਦੀ ਯੋਜਨਾਬੰਦੀ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ।ਬੱਸ ਟਰਾਂਸਮਿਸ਼ਨ ਲਾਈਨ ਦੀਆਂ ਹੇਠ ਲਿਖੀਆਂ ਵਿਸ਼ੇਸ਼ਤਾਵਾਂ ਮੰਨੀਆਂ ਜਾਂਦੀਆਂ ਹਨ:

•  ਇੱਕ ਪੱਟੀ ਲਾਈਨ
•  50 Ω ਦੀ ਵਿਸ਼ੇਸ਼ਤਾ ਪ੍ਰਤੀਰੋਧ
• 3.6 pF ਪ੍ਰਤੀ ਇੰਚ ਦੀ ਵਿਸ਼ੇਸ਼ ਸਮਰੱਥਾ
•  10 ਇੰਚ ਦੀ ਲੰਬਾਈ
• Intel Arria 10 IBIS ਮਾਡਲ ਸ਼ੁਰੂਆਤੀ ਹਨ ਅਤੇ Intel IBIS ਮਾਡਲ 'ਤੇ ਉਪਲਬਧ ਨਹੀਂ ਹਨ। web ਪੰਨਾ ਜੇਕਰ ਤੁਹਾਨੂੰ ਇਹਨਾਂ ਸ਼ੁਰੂਆਤੀ Intel Arria 10 IBIS ਮਾਡਲਾਂ ਦੀ ਲੋੜ ਹੈ, ਤਾਂ Intel ਨਾਲ ਸੰਪਰਕ ਕਰੋ।
• ਲਗਭਗ 100 Ω ਦੀ ਬੱਸ ਵਿਭਿੰਨਤਾ ਵਿਸ਼ੇਸ਼ਤਾ ਪ੍ਰਤੀਰੋਧ
•  1 ਇੰਚ ਦੇ ਹਰੇਕ ਟ੍ਰਾਂਸਸੀਵਰ ਵਿਚਕਾਰ ਵਿੱਥ
• ਬੱਸ ਦੋਵਾਂ ਸਿਰਿਆਂ 'ਤੇ ਸਮਾਪਤੀ ਰੋਕੂ RT ਨਾਲ ਸਮਾਪਤ ਕੀਤੀ ਗਈ

• 12 mA ਦੀ ਡਿਫੌਲਟ ਡਰਾਈਵ ਤਾਕਤ
• ਡਿਫੌਲਟ ਤੌਰ 'ਤੇ ਹੌਲੀ ਹੌਲੀ ਰੇਟ ਸੈਟਿੰਗਾਂ
• 6 pF ਦੇ ਹਰੇਕ ਟ੍ਰਾਂਸਸੀਵਰ ਦੀ ਪਿੰਨ ਸਮਰੱਥਾ
•  ਹਰੇਕ BLVDS ਟ੍ਰਾਂਸਸੀਵਰ 'ਤੇ ਸਟੱਬ 1 Ω ਦੀ ਵਿਸ਼ੇਸ਼ਤਾ ਪ੍ਰਤੀਰੋਧ ਦੀ 50-ਇੰਚ ਦੀ ਮਾਈਕ੍ਰੋਸਟ੍ਰਿਪ ਹੈ ਅਤੇ 3 pF ਪ੍ਰਤੀ ਇੰਚ ਦੀ ਵਿਸ਼ੇਸ਼ ਸਮਰੱਥਾ ਹੈ।
•  ਬੱਸ ਦੇ ਹਰੇਕ ਟ੍ਰਾਂਸਸੀਵਰ ਦੇ ਕੁਨੈਕਸ਼ਨ (ਕਨੈਕਟਰ, ਪੈਡ ਅਤੇ ਪੀਸੀਬੀ ਰਾਹੀਂ) ਦੀ ਸਮਰੱਥਾ 2 ਪੀਐਫ ਮੰਨੀ ਜਾਂਦੀ ਹੈ।
• ਹਰੇਕ ਲੋਡ ਦੀ ਕੁੱਲ ਸਮਰੱਥਾ ਲਗਭਗ 11 pF ਹੈ

1-ਇੰਚ ਲੋਡ ਸਪੇਸਿੰਗ ਲਈ, ਵੰਡੀ ਸਮਰੱਥਾ 11 pF ਪ੍ਰਤੀ ਇੰਚ ਦੇ ਬਰਾਬਰ ਹੈ। ਸਟੱਬਾਂ ਦੇ ਕਾਰਨ ਪ੍ਰਤੀਬਿੰਬ ਨੂੰ ਘਟਾਉਣ ਲਈ, ਅਤੇ ਬਾਹਰ ਆਉਣ ਵਾਲੇ ਸਿਗਨਲਾਂ ਨੂੰ ਘੱਟ ਕਰਨ ਲਈ
ਡ੍ਰਾਈਵਰ, ਹਰੇਕ ਟ੍ਰਾਂਸਸੀਵਰ ਦੇ ਆਉਟਪੁੱਟ 'ਤੇ 50 Ω ਰੋਧਕ RS ਨਾਲ ਮੇਲ ਖਾਂਦਾ ਪ੍ਰਤੀਰੋਧ ਰੱਖਿਆ ਜਾਂਦਾ ਹੈ।

ਬੱਸ ਸਮਾਪਤੀ
ਪੂਰੀ ਤਰ੍ਹਾਂ ਲੋਡ ਕੀਤੀ ਬੱਸ ਦੀ ਪ੍ਰਭਾਵੀ ਰੁਕਾਵਟ 52 Ω ਹੁੰਦੀ ਹੈ ਜੇਕਰ ਤੁਸੀਂ ਬੱਸ ਵਿਸ਼ੇਸ਼ਤਾ ਸਮਰਪਣ ਅਤੇ ਸੈੱਟਅੱਪ ਦੀ ਪ੍ਰਤੀ ਯੂਨਿਟ ਲੰਬਾਈ ਨੂੰ ਵੰਡੀ ਸਮਰੱਥਾ ਨੂੰ ਪ੍ਰਭਾਵੀ ਵਿਭਿੰਨ ਰੁਕਾਵਟ ਸਮੀਕਰਨ ਵਿੱਚ ਬਦਲਦੇ ਹੋ। ਸਰਵੋਤਮ ਸਿਗਨਲ ਇਕਸਾਰਤਾ ਲਈ, ਤੁਹਾਨੂੰ RT ਦਾ 52 Ω ਨਾਲ ਮੇਲ ਕਰਨਾ ਚਾਹੀਦਾ ਹੈ। ਨਿਮਨਲਿਖਤ ਅੰਕੜੇ ਰਿਸੀਵਰ ਇਨਪੁਟ ਪਿੰਨ 'ਤੇ ਡਿਫਰੈਂਸ਼ੀਅਲ ਵੇਵਫਾਰਮ (VID) 'ਤੇ ਮੇਲ ਖਾਂਦੇ-, ਅੰਡਰ-, ਅਤੇ ਓਵਰ-ਟਰਮੀਨੇਸ਼ਨ ਦੇ ਪ੍ਰਭਾਵਾਂ ਨੂੰ ਦਰਸਾਉਂਦੇ ਹਨ। ਡਾਟਾ ਰੇਟ 100 Mbps ਹੈ। ਇਹਨਾਂ ਅੰਕੜਿਆਂ ਵਿੱਚ, ਅੰਡਰ-ਟਰਮੀਨੇਸ਼ਨ (RT = 25 Ω) ਦੇ ਨਤੀਜੇ ਵਜੋਂ ਪ੍ਰਤੀਬਿੰਬ ਅਤੇ ਰੌਲੇ ਦੇ ਮਾਰਜਿਨ ਵਿੱਚ ਮਹੱਤਵਪੂਰਨ ਕਮੀ ਆਉਂਦੀ ਹੈ। ਕੁਝ ਮਾਮਲਿਆਂ ਵਿੱਚ, ਸਮਾਪਤੀ ਦੇ ਅਧੀਨ ਵੀ ਰਿਸੀਵਰ ਥ੍ਰੈਸ਼ਹੋਲਡ (VTH = ±100 mV) ਦੀ ਉਲੰਘਣਾ ਕਰਦਾ ਹੈ। ਜਦੋਂ RT ਨੂੰ 50 Ω ਵਿੱਚ ਬਦਲਿਆ ਜਾਂਦਾ ਹੈ, ਤਾਂ VTH ਦੇ ਸਬੰਧ ਵਿੱਚ ਇੱਕ ਮਹੱਤਵਪੂਰਨ ਸ਼ੋਰ ਮਾਰਜਿਨ ਹੁੰਦਾ ਹੈ ਅਤੇ ਪ੍ਰਤੀਬਿੰਬ ਬਹੁਤ ਘੱਟ ਹੁੰਦਾ ਹੈ।

ਬੱਸ ਸਮਾਪਤੀ ਦਾ ਪ੍ਰਭਾਵ (U1 ਵਿੱਚ ਡਰਾਈਵਰ, U2 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਸ ਚਿੱਤਰ ਵਿੱਚ, U1 ਟ੍ਰਾਂਸਮੀਟਰ ਦੇ ਤੌਰ ਤੇ ਕੰਮ ਕਰਦਾ ਹੈ ਅਤੇ U2 ਤੋਂ U10 ਪ੍ਰਾਪਤਕਰਤਾ ਹਨ।

ਬੱਸ ਸਮਾਪਤੀ ਦਾ ਪ੍ਰਭਾਵ (U1 ਵਿੱਚ ਡਰਾਈਵਰ, U10 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਸ ਚਿੱਤਰ ਵਿੱਚ, U1 ਟ੍ਰਾਂਸਮੀਟਰ ਦੇ ਤੌਰ ਤੇ ਕੰਮ ਕਰਦਾ ਹੈ ਅਤੇ U2 ਤੋਂ U10 ਪ੍ਰਾਪਤਕਰਤਾ ਹਨ।

ਬੱਸ ਸਮਾਪਤੀ ਦਾ ਪ੍ਰਭਾਵ (U5 ਵਿੱਚ ਡਰਾਈਵਰ, U6 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਸ ਚਿੱਤਰ ਵਿੱਚ, U5 ਟ੍ਰਾਂਸਮੀਟਰ ਹੈ ਅਤੇ ਬਾਕੀ ਰਿਸੀਵਰ ਹਨ।

ਬੱਸ ਸਮਾਪਤੀ ਦਾ ਪ੍ਰਭਾਵ (U5 ਵਿੱਚ ਡਰਾਈਵਰ, U10 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਸ ਚਿੱਤਰ ਵਿੱਚ, U5 ਟ੍ਰਾਂਸਮੀਟਰ ਹੈ ਅਤੇ ਬਾਕੀ ਰਿਸੀਵਰ ਹਨ।ਬੱਸ 'ਤੇ ਡਰਾਈਵਰ ਅਤੇ ਰਿਸੀਵਰ ਦੀ ਰਿਸ਼ਤੇਦਾਰ ਸਥਿਤੀ ਪ੍ਰਾਪਤ ਸਿਗਨਲ ਦੀ ਗੁਣਵੱਤਾ ਨੂੰ ਵੀ ਪ੍ਰਭਾਵਿਤ ਕਰਦੀ ਹੈ। ਡ੍ਰਾਈਵਰ ਦੇ ਸਭ ਤੋਂ ਨਜ਼ਦੀਕੀ ਰਿਸੀਵਰ ਨੂੰ ਸਭ ਤੋਂ ਖਰਾਬ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਲਾਈਨ ਪ੍ਰਭਾਵ ਦਾ ਅਨੁਭਵ ਹੁੰਦਾ ਹੈ ਕਿਉਂਕਿ ਇਸ ਸਥਾਨ 'ਤੇ, ਕਿਨਾਰੇ ਦੀ ਦਰ ਸਭ ਤੋਂ ਤੇਜ਼ ਹੈ। ਇਹ ਉਦੋਂ ਬਦਤਰ ਹੋ ਜਾਂਦਾ ਹੈ ਜਦੋਂ ਡਰਾਈਵਰ ਬੱਸ ਦੇ ਵਿਚਕਾਰ ਸਥਿਤ ਹੁੰਦਾ ਹੈ।
ਸਾਬਕਾ ਲਈample, ਪੰਨਾ 16 'ਤੇ ਚਿੱਤਰ 20 ਅਤੇ ਪੰਨਾ 18 'ਤੇ ਚਿੱਤਰ 21 ਦੀ ਤੁਲਨਾ ਕਰੋ। ਰਿਸੀਵਰ U6 (U5 'ਤੇ ਡਰਾਈਵਰ) 'ਤੇ VID ਰਿਸੀਵਰ U2 (U1 'ਤੇ ਡਰਾਈਵਰ) ਨਾਲੋਂ ਵੱਡੀ ਰਿੰਗਿੰਗ ਦਿਖਾਉਂਦਾ ਹੈ। ਦੂਜੇ ਪਾਸੇ, ਜਦੋਂ ਰਿਸੀਵਰ ਡਰਾਈਵਰ ਤੋਂ ਹੋਰ ਦੂਰ ਸਥਿਤ ਹੁੰਦਾ ਹੈ ਤਾਂ ਕਿਨਾਰੇ ਦੀ ਦਰ ਹੌਲੀ ਹੋ ਜਾਂਦੀ ਹੈ। ਬੱਸ (U1.14) ਦੇ ਇੱਕ ਸਿਰੇ ਤੇ ਡਰਾਈਵਰ ਅਤੇ ਦੂਜੇ ਸਿਰੇ (U1) ਤੇ ਰਿਸੀਵਰ ਦੇ ਨਾਲ ਰਿਕਾਰਡ ਕੀਤਾ ਗਿਆ ਸਭ ਤੋਂ ਵੱਡਾ ਵਾਧਾ ਸਮਾਂ 10 ns ਹੈ।

ਸਟੱਬ ਦੀ ਲੰਬਾਈ
ਲੰਬੇ ਸਟਬ ਦੀ ਲੰਬਾਈ ਨਾ ਸਿਰਫ਼ ਡਰਾਈਵਰ ਤੋਂ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ ਤੱਕ ਉਡਾਣ ਦੇ ਸਮੇਂ ਨੂੰ ਵਧਾਉਂਦੀ ਹੈ, ਸਗੋਂ ਇੱਕ ਵੱਡੀ ਲੋਡ ਸਮਰੱਥਾ ਵੀ ਹੁੰਦੀ ਹੈ, ਜਿਸ ਨਾਲ ਵੱਡੇ ਪ੍ਰਤੀਬਿੰਬ ਦਾ ਕਾਰਨ ਬਣਦਾ ਹੈ।

ਸਟੱਬ ਦੀ ਲੰਬਾਈ ਵਧਾਉਣ ਦਾ ਪ੍ਰਭਾਵ (U1 ਵਿੱਚ ਡਰਾਈਵਰ, U10 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਹ ਅੰਕੜਾ U10 'ਤੇ VID ਦੀ ਤੁਲਨਾ ਕਰਦਾ ਹੈ ਜਦੋਂ ਸਟੱਬ ਦੀ ਲੰਬਾਈ ਇੱਕ ਇੰਚ ਤੋਂ ਦੋ ਇੰਚ ਤੱਕ ਵਧਾਈ ਜਾਂਦੀ ਹੈ ਅਤੇ ਡਰਾਈਵਰ U1 'ਤੇ ਹੁੰਦਾ ਹੈ।

ਸਟੱਬ ਸਮਾਪਤੀ
ਤੁਹਾਨੂੰ ਡ੍ਰਾਈਵਰ ਪ੍ਰਤੀਰੋਧ ਨੂੰ ਸਟੱਬ ਵਿਸ਼ੇਸ਼ਤਾ ਵਾਲੇ ਰੁਕਾਵਟ ਨਾਲ ਮੇਲਣਾ ਚਾਹੀਦਾ ਹੈ। ਡਰਾਈਵਰ ਆਉਟਪੁੱਟ 'ਤੇ ਲੜੀਵਾਰ ਸਮਾਪਤੀ ਪ੍ਰਤੀਰੋਧਕ RS ਲਗਾਉਣਾ ਲੰਬੇ ਸਟੱਬ ਅਤੇ ਤੇਜ਼ ਕਿਨਾਰਿਆਂ ਦੀਆਂ ਦਰਾਂ ਦੇ ਕਾਰਨ ਹੋਣ ਵਾਲੇ ਪ੍ਰਤੀਕੂਲ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਲਾਈਨ ਪ੍ਰਭਾਵ ਨੂੰ ਬਹੁਤ ਘੱਟ ਕਰਦਾ ਹੈ। ਇਸ ਤੋਂ ਇਲਾਵਾ, ਰਿਸੀਵਰ ਦੇ ਨਿਰਧਾਰਨ ਨੂੰ ਪੂਰਾ ਕਰਨ ਲਈ VID ਨੂੰ ਘੱਟ ਕਰਨ ਲਈ RS ਨੂੰ ਬਦਲਿਆ ਜਾ ਸਕਦਾ ਹੈ।

ਸਟੱਬ ਸਮਾਪਤੀ ਦਾ ਪ੍ਰਭਾਵ (U1 ਵਿੱਚ ਡਰਾਈਵਰ, U2 ਅਤੇ U10 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਹ ਅੰਕੜਾ U2 ਅਤੇ U10 'ਤੇ VID ਦੀ ਤੁਲਨਾ ਕਰਦਾ ਹੈ ਜਦੋਂ U1 ਸੰਚਾਰਿਤ ਹੁੰਦਾ ਹੈ।

ਡਰਾਈਵਰ ਸਲੀਵ ਰੇਟ
ਇੱਕ ਤੇਜ਼ ਸਲੀਵ ਰੇਟ ਵਾਧੇ ਦੇ ਸਮੇਂ ਨੂੰ ਬਿਹਤਰ ਬਣਾਉਣ ਵਿੱਚ ਮਦਦ ਕਰਦਾ ਹੈ, ਖਾਸ ਤੌਰ 'ਤੇ ਡਰਾਈਵਰ ਤੋਂ ਸਭ ਤੋਂ ਦੂਰ ਰਿਸੀਵਰ 'ਤੇ। ਹਾਲਾਂਕਿ, ਇੱਕ ਤੇਜ਼ ਸਲੀਵ ਰੇਟ ਰਿਫਲਿਕਸ਼ਨ ਦੇ ਕਾਰਨ ਰਿੰਗਿੰਗ ਨੂੰ ਵੀ ਵਧਾਉਂਦਾ ਹੈ।

ਡਰਾਈਵਰ ਕਿਨਾਰੇ ਦਰ ਦਾ ਪ੍ਰਭਾਵ (U1 ਵਿੱਚ ਡਰਾਈਵਰ, U2 ਅਤੇ U10 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਹ ਅੰਕੜਾ ਡ੍ਰਾਈਵਰ ਦੀ ਦਰ ਦੇ ਪ੍ਰਭਾਵ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਇੱਕ 12 mA ਡਰਾਈਵ ਤਾਕਤ ਦੇ ਨਾਲ ਹੌਲੀ ਅਤੇ ਤੇਜ਼ ਸਲੀਵ ਰੇਟ ਦੇ ਵਿਚਕਾਰ ਇੱਕ ਤੁਲਨਾ ਕੀਤੀ ਗਈ ਹੈ। ਡਰਾਈਵਰ U1 'ਤੇ ਹੈ ਅਤੇ U2 ਅਤੇ U10 'ਤੇ ਵਿਭਿੰਨ ਤਰੰਗਾਂ ਦੀ ਜਾਂਚ ਕੀਤੀ ਜਾਂਦੀ ਹੈ।

ਸਮੁੱਚਾ ਸਿਸਟਮ ਪ੍ਰਦਰਸ਼ਨ

ਮਲਟੀਪੁਆਇੰਟ BLVDS ਦੁਆਰਾ ਸਮਰਥਿਤ ਉੱਚਤਮ ਡਾਟਾ ਦਰ ਇੱਕ ਡਰਾਈਵਰ ਤੋਂ ਸਭ ਤੋਂ ਦੂਰ ਪ੍ਰਾਪਤ ਕਰਨ ਵਾਲੇ ਦੇ ਅੱਖ ਚਿੱਤਰ ਨੂੰ ਦੇਖ ਕੇ ਨਿਰਧਾਰਤ ਕੀਤੀ ਜਾਂਦੀ ਹੈ। ਇਸ ਸਥਾਨ 'ਤੇ, ਪ੍ਰਸਾਰਿਤ ਸਿਗਨਲ ਦੀ ਕਿਨਾਰੇ ਦੀ ਦਰ ਸਭ ਤੋਂ ਹੌਲੀ ਹੁੰਦੀ ਹੈ ਅਤੇ ਇਹ ਅੱਖਾਂ ਦੇ ਖੁੱਲਣ ਨੂੰ ਪ੍ਰਭਾਵਿਤ ਕਰਦਾ ਹੈ। ਹਾਲਾਂਕਿ ਪ੍ਰਾਪਤ ਕੀਤੇ ਸਿਗਨਲ ਦੀ ਗੁਣਵੱਤਾ ਅਤੇ ਸ਼ੋਰ ਹਾਸ਼ੀਏ ਦਾ ਟੀਚਾ ਐਪਲੀਕੇਸ਼ਨਾਂ 'ਤੇ ਨਿਰਭਰ ਕਰਦਾ ਹੈ, ਅੱਖਾਂ ਦੇ ਖੁੱਲ੍ਹਣ ਦੀ ਚੌੜੀ, ਉੱਨੀ ਹੀ ਬਿਹਤਰ। ਹਾਲਾਂਕਿ, ਤੁਹਾਨੂੰ ਡ੍ਰਾਈਵਰ ਦੇ ਨਜ਼ਦੀਕ ਰਿਸੀਵਰ ਦੀ ਵੀ ਜਾਂਚ ਕਰਨੀ ਚਾਹੀਦੀ ਹੈ, ਕਿਉਂਕਿ ਜੇਕਰ ਰਿਸੀਵਰ ਡ੍ਰਾਈਵਰ ਦੇ ਨੇੜੇ ਸਥਿਤ ਹੈ ਤਾਂ ਟ੍ਰਾਂਸਮਿਸ਼ਨ ਲਾਈਨ ਦੇ ਪ੍ਰਭਾਵ ਹੋਰ ਵੀ ਮਾੜੇ ਹੁੰਦੇ ਹਨ।
ਚਿੱਤਰ 23. 400 Mbps 'ਤੇ ਆਈ ਡਾਇਗ੍ਰਾਮ (U1 ਵਿੱਚ ਡਰਾਈਵਰ, U2 ਅਤੇ U10 ਵਿੱਚ ਰਿਸੀਵਰ)
ਇਹ ਅੰਕੜਾ 2 Mbps 'ਤੇ ਡਾਟਾ ਦਰ ਲਈ U10 (ਲਾਲ ਕਰਵ) ਅਤੇ U400 (ਨੀਲਾ ਕਰਵ) 'ਤੇ ਅੱਖਾਂ ਦੇ ਚਿੱਤਰਾਂ ਨੂੰ ਦਰਸਾਉਂਦਾ ਹੈ। ਸਿਮੂਲੇਸ਼ਨ ਵਿੱਚ ਇੱਕ 1% ਯੂਨਿਟ ਅੰਤਰਾਲ ਦਾ ਬੇਤਰਤੀਬ ਝਟਕਾ ਮੰਨਿਆ ਜਾਂਦਾ ਹੈ। ਡਰਾਈਵਰ ਡਿਫੌਲਟ ਮੌਜੂਦਾ ਤਾਕਤ ਅਤੇ ਕਈ ਰੇਟ ਸੈਟਿੰਗਾਂ ਦੇ ਨਾਲ U1 'ਤੇ ਹੈ। ਬੱਸ ਸਰਵੋਤਮ RT = 50 Ω ਨਾਲ ਪੂਰੀ ਤਰ੍ਹਾਂ ਨਾਲ ਭਰੀ ਹੋਈ ਹੈ। ਸਭ ਤੋਂ ਛੋਟੀ ਅੱਖ ਖੁੱਲ੍ਹਣ ਦਾ ਸਥਾਨ U10 'ਤੇ ਹੈ, ਜੋ U1 ਤੋਂ ਸਭ ਤੋਂ ਦੂਰ ਹੈ। ਅੱਖ ਦੀ ਉਚਾਈ ਐੱਸamp0.5 ਯੂਨਿਟ ਅੰਤਰਾਲ 'ਤੇ ਅਗਵਾਈ ਕ੍ਰਮਵਾਰ U692 ਅਤੇ U543 ਲਈ 2 mV ਅਤੇ 10 mV ਹੈ। ਦੋਵਾਂ ਮਾਮਲਿਆਂ ਲਈ VTH = ±100 mV ਦੇ ਸਬੰਧ ਵਿੱਚ ਇੱਕ ਮਹੱਤਵਪੂਰਨ ਸ਼ੋਰ ਮਾਰਜਿਨ ਹੈ।

AN 522 ਲਈ ਦਸਤਾਵੇਜ਼ ਸੰਸ਼ੋਧਨ ਇਤਿਹਾਸ: ਸਮਰਥਿਤ Intel FPGA ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਵਿੱਚ ਬੱਸ LVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰਨਾ

ਦਸਤਾਵੇਜ਼ / ਸਰੋਤ

Intel AN 522 ਸਮਰਥਿਤ FPGA ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਵਿੱਚ ਬੱਸ LVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰਨਾ [pdf] ਯੂਜ਼ਰ ਗਾਈਡ AN 522 ਸਮਰਥਿਤ FPGA ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਵਿੱਚ ਬੱਸ LVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰਨਾ, AN 522, ਸਮਰਥਿਤ FPGA ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਵਿੱਚ ਬੱਸ LVDS ਇੰਟਰਫੇਸ ਨੂੰ ਲਾਗੂ ਕਰਨਾ, ਸਮਰਥਿਤ FPGA ਡਿਵਾਈਸ ਪਰਿਵਾਰਾਂ ਵਿੱਚ ਇੰਟਰਫੇਸ, FPGA ਡਿਵਾਈਸ ਫੈਮਿਲੀਜ਼

ਹਵਾਲੇ

• ਯੂਜ਼ਰ ਮੈਨੂਅਲ