Intel AN 522 Implémentation de l'interface Bus LVDS dans les familles de périphériques FPGA prises en charge

Le bus LVDS (BLVDS) étend la capacité de communication point à point LVDS à la configuration multipoint. Multipoint BLVDS offre une solution efficace pour les applications de fond de panier multipoint.

Prise en charge de l'implémentation BLVDS dans les périphériques Intel FPGA

Vous pouvez implémenter des interfaces BLVDS dans ces périphériques Intel à l'aide des normes d'E/S répertoriées.

Note:
Les fonctions programmables de force d'entraînement et de vitesse de balayage de ces appareils vous permettent de personnaliser votre système multipoint pour des performances maximales. Pour déterminer le débit de données maximal pris en charge, effectuez une simulation ou une mesure en fonction de la configuration et de l'application spécifiques de votre système.
BLVDS terminéview à la page 4
Technologie BLVDS dans les appareils Intel à la page 6
Consommation électrique du BLVDS à la page 9
Conception BLVDS Example à la page 10
Analyse des performances à la page 17
Historique de révision du document pour AN 522 : Implémentation de l'interface Bus LVDS dans les familles de périphériques FPGA Intel prises en charge à la page 25
Informations connexes
Normes d'E/S pour l'interface BLVDS dans les périphériques Intel FPGA à la page 7

BLVDS terminéview

Un système BLVDS multipoint typique se compose d'un certain nombre de paires d'émetteurs et de récepteurs (émetteurs-récepteurs) qui sont connectées au bus.
BLVDS multipointsLa configuration de la figure précédente fournit une communication semi-duplex bidirectionnelle tout en minimisant la densité d'interconnexion. Tout émetteur-récepteur peut assumer le rôle d'émetteur, les autres émetteurs-récepteurs jouant le rôle de récepteurs (un seul émetteur peut être actif à la fois). Le contrôle du trafic du bus, via un protocole ou une solution matérielle, est généralement requis pour éviter les conflits de pilotes sur le bus. Les performances d'un BLVDS multipoint sont grandement affectées par la charge capacitive et la terminaison sur le bus.
Considérations de conception
Une bonne conception multipoint doit tenir compte de la charge capacitive et de la terminaison sur le bus pour obtenir une meilleure intégrité du signal. Vous pouvez minimiser la capacité de charge en sélectionnant un émetteur-récepteur avec une faible capacité de broche, un connecteur avec une faible capacité et en gardant la longueur du tronçon courte. L'une des considérations de conception du BLVDS multipoint est l'impédance différentielle effective d'un bus entièrement chargé, appelée impédance effective, et le délai de propagation à travers le bus. D'autres considérations de conception multipoint BLVDS incluent la polarisation à sécurité intégrée, le type de connecteur et le brochage, la disposition des pistes de bus PCB et les spécifications de taux de bord du pilote.
Impédance efficace
L'impédance effective dépend de l'impédance caractéristique de la trace du bus Zo et de la charge capacitive sur le bus. Les connecteurs, le talon de la carte enfichable, le boîtier et la capacité d'entrée du récepteur contribuent tous à la charge capacitive, ce qui réduit l'impédance effective du bus.
Équation 1. Équation d'impédance différentielle effective
Utilisez cette équation pour approximer l'impédance différentielle effective du bus chargé (Zeff).Où:

• Zdiff (Ω) ≈ 2 × Zo = l'impédance caractéristique différentielle du bus
•  Co (pF/inch) = capacité caractéristique par unité de longueur du bus
• CL (pF) = capacité de chaque charge
•  N = nombre de charges sur le bus
•  H (pouces) = d × N = longueur totale du bus
•  d (inch) = espacement entre chaque carte enfichable
•  Cd (pF/pouce) = CL/d = capacité distribuée par unité de longueur sur le bus

L'augmentation de la capacité de charge ou l'espacement plus étroit entre les cartes enfichables réduit l'impédance effective. Pour optimiser les performances du système, il est important de sélectionner un émetteur-récepteur et un connecteur à faible capacité. Gardez chaque longueur de tronçon de récepteur entre le connecteur et la broche d'E/S de l'émetteur-récepteur aussi courte que possible.
Impédance effective normalisée par rapport à Cd/Co
Cette figure montre les effets de la capacité distribuée sur l'impédance effective normalisée.Une terminaison est nécessaire à chaque extrémité du bus, tandis que les données circulent dans les deux sens. Pour réduire la réflexion et la sonnerie sur le bus, vous devez adapter la résistance de terminaison à l'impédance effective. Pour un système avec Cd/Co = 3, l'impédance effective est de 0.5 fois Zdiff. Avec des terminaisons doubles sur le bus, le conducteur voit une charge équivalente de 0.25 fois Zdiff ; et réduit ainsi l'oscillation des signaux et la marge de bruit différentiel sur les entrées du récepteur (si le pilote LVDS standard est utilisé). Le pilote BLVDS résout ce problème en augmentant le courant du lecteur pour obtenir un volume similaire.tage swing aux entrées du récepteur.
Délai de propagation
Le délai de propagation (tPD = Zo × Co) est le temps de propagation à travers la ligne de transmission par unité de longueur. Cela dépend de l'impédance caractéristique et de la caractéristique
capacité du bus.
Délai de propagation effectif
Pour un bus chargé, vous pouvez calculer le délai de propagation effectif avec cette équation. Vous pouvez calculer le temps de propagation du signal du pilote A au récepteur B en tant que tPDEFF × longueur de la ligne entre le pilote A et le récepteur B.

Technologie BLVDS dans les appareils Intel

Dans les appareils Intel pris en charge, l'interface BLVDS est prise en charge dans toutes les banques d'E/S de ligne ou de colonne alimentées par un VCCIO de 1.8 V (appareils Intel Arria 10 et Intel Cyclone 10 GX) ou 2.5 V (autres appareils pris en charge). Dans ces bancs d'E/S, l'interface est prise en charge sur les broches d'E/S différentielles, mais pas sur les broches d'entrée d'horloge ou de sortie d'horloge dédiées. Cependant, dans les périphériques Intel Arria 10 et Intel Cyclone 10 GX, l'interface BLVDS est prise en charge sur des broches d'horloge dédiées qui sont utilisées comme E/S générales.

•  L'émetteur BLVDS utilise deux tampons de sortie asymétriques avec le deuxième tampon de sortie programmé comme inversé.
•  Le récepteur BLVDS utilise un tampon d'entrée LVDS dédié.

Tampons d'E/S BLVDS dans les périphériques pris en chargeUtilisez différents tampons d'entrée ou de sortie selon le type d'application :

• Application multipoint : utilisez le tampon d'entrée ou de sortie selon que l'appareil est destiné au fonctionnement du pilote ou du récepteur.
• Application multipoint : le tampon de sortie et le tampon d'entrée partagent les mêmes broches d'E/S. Vous avez besoin d'un signal d'activation de sortie (oe) pour tri-état le tampon de sortie LVDS lorsqu'il n'envoie pas de signaux.
•  N'activez pas la terminaison série sur puce (RS OCT) pour le tampon de sortie.
• Utilisez des résistances externes au niveau des tampons de sortie pour fournir une adaptation d'impédance au stub sur la carte enfichable.
• N'activez pas la terminaison différentielle sur puce (RD OCT) pour le tampon d'entrée différentiel car la terminaison de bus est généralement implémentée à l'aide des résistances de terminaison externes aux deux extrémités du bus.

Normes d'E/S pour l'interface BLVDS dans les périphériques Intel FPGA
Vous pouvez implémenter l'interface BLVDS en utilisant les normes d'E/S pertinentes et les exigences de puissance actuelles pour les périphériques Intel pris en charge.
Norme d'E/S et prise en charge des fonctionnalités de l'interface BLVDS dans les périphériques Intel pris en charge

1.  La broche DIFFIO_TX ne prend pas en charge les vrais récepteurs différentiels LVDS.

Pour plus d'informations, reportez-vous à la documentation de l'appareil respectif, comme indiqué dans la section d'informations associées :

• Pour plus d'informations sur les affectations de broches, reportez-vous au brochage de l'appareil files.
• Pour les fonctionnalités des normes d'E/S, reportez-vous au chapitre E/S du manuel de l'appareil.
•  Pour les spécifications électriques, reportez-vous à la fiche technique de l'appareil ou au document des caractéristiques CC et de commutation.

Informations connexes

•  Brochage Intel Stratix 10 Files
•  Brochage Stratix V Files
• Brochage Stratix IV Files
•  Brochage de l'appareil Stratix III Files
•  Brochage du périphérique Intel Arria 10 Files
•  Brochage du périphérique Arria V Files
•  Brochage de l'appareil Arria II GX Files
• Brochage du périphérique Intel Cyclone 10 GX Files
• Brochage du périphérique Intel Cyclone 10 LP Files
• Brochage de l'appareil Cyclone V Files
•  Brochage du dispositif Cyclone IV Files
• Brochage de l'appareil Cyclone III Files
• Brochage du périphérique Intel MAX 10 Files
• Guide de l'utilisateur des E/S à usage général Intel Stratix 10
•  Fonctionnalités d'E/S dans les appareils Stratix V
•  Fonctionnalités d'E/S dans l'appareil Stratix IV
•  Caractéristiques d'E/S de l'appareil Stratix III
• Fonctionnalités d'E/S dans les appareils Stratix V
•  Fonctionnalités d'E/S dans l'appareil Stratix IV
•  Caractéristiques d'E/S de l'appareil Stratix III
•  E/S et E/S haut débit dans les périphériques Intel Arria 10
•  Fonctionnalités d'E/S dans les appareils Arria V
• Fonctionnalités d'E/S dans les dispositifs Arria II
•  E/S et E/S haute vitesse dans les appareils Intel Cyclone 10 GX
•  E/S et E/S haute vitesse dans les périphériques Intel Cyclone 10 LP
• Fonctionnalités d'E/S dans les appareils Cyclone V
• Fonctionnalités d'E/S dans les appareils Cyclone IV
•  Fonctionnalités d'E/S de la famille d'appareils Cyclone III
• Guide de l'utilisateur des E/S à usage général Intel MAX 10
•  Fiche technique de l'appareil Intel Stratix 10
• Fiche technique de l'appareil Stratix V
•  Caractéristiques CC et de commutation pour les appareils Stratix IV
•  Fiche technique de l'appareil Stratix III : caractéristiques CC et de commutation
•  Fiche technique du périphérique Intel Arria 10
•  Fiche technique de l'appareil Arria V
• Fiche technique des appareils Arria II
• Fiche technique du périphérique Intel Cyclone 10 GX
•  Fiche technique du périphérique Intel Cyclone 10 LP
•  Fiche technique de l'appareil Cyclone V
•  Fiche technique de l'appareil Cyclone IV
• Fiche technique de l'appareil Cyclone III
• Fiche technique du périphérique Intel MAX 10

Consommation d'énergie BLVDS

• Avant d'implémenter votre conception dans l'appareil, utilisez l'EPE basé sur Excel pour l'appareil pris en charge que vous utilisez pour obtenir une estimation de l'ampleur de la consommation électrique des E/S BLVDS.
•  Pour les broches d'entrée et bidirectionnelles, le tampon d'entrée BLVDS est toujours activé. Le tampon d'entrée BLVDS consomme de l'énergie s'il y a une activité de commutation sur le bus (par ex.ample, d'autres émetteurs-récepteurs envoient et reçoivent des données, mais l'appareil Cyclone III n'est pas le destinataire prévu).
•  Si vous utilisez BLVDS comme tampon d'entrée dans le multipoint ou comme tampon bidirectionnel dans les applications multipoints, Intel recommande d'entrer un taux de basculement qui inclut toutes les activités sur le bus, pas seulement les activités destinées au tampon d'entrée BLVDS du périphérique Intel.

ExampFichier de saisie des données d'E/S BLVDS dans l'EPE
Cette figure montre l'entrée d'E/S BLVDS dans l'EPE Cyclone III. Pour connaître les normes d'E/S à sélectionner dans l'EPE des autres périphériques Intel pris en charge, reportez-vous aux informations associées.Intel vous recommande d'utiliser l'outil Intel Quartus Prime Power Analyzer pour effectuer une analyse précise de l'alimentation des E/S BLVDS une fois votre conception terminée. L'outil d'analyse de puissance estime la puissance en fonction des spécificités de la conception une fois le placement et l'itinéraire terminés. L'outil d'analyse de puissance applique une combinaison d'activités de signal saisies par l'utilisateur, dérivées de la simulation et estimées qui, combinées aux modèles de circuit détaillés, donnent des estimations de puissance très précises.
Informations connexes

• Chapitre sur l'analyse de l'alimentation, manuel Intel Quartus Prime Pro Edition
  Fournit plus d'informations sur l'outil d'analyseur de puissance Intel Quartus Prime Pro Edition pour les familles d'appareils Intel Stratix 10, Intel Arria 10 et Intel Cyclone 10 GX.
• Chapitre sur l'analyse de l'alimentation, manuel Intel Quartus Prime Standard Edition
  Fournit plus d'informations sur l'outil d'analyseur de puissance Intel Quartus Prime Standard Edition pour Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III et Intel MAX 10 familles d'appareils.
• Page des premiers estimateurs de puissance (EPE) et de l'analyseur de puissance
  Fournit plus d'informations sur l'EPE et l'outil Intel Quartus Prime Power Analyzer.
• Implémentation de l'interface Bus LVDS dans les familles d'appareils Intel FPGA prises en charge à la page 3
  Répertorie les normes d'E/S à sélectionner dans l'EPE pour estimer la consommation électrique du BLVDS.

Conception BLVDS Example
La conception exampLe fichier vous montre comment instancier le tampon d'E/S BLVDS dans les périphériques pris en charge avec les cœurs IP d'E/S à usage général (GPIO) pertinents dans le logiciel Intel Quartus Prime.

•  Périphériques Intel Stratix 10, Intel Arria 10 et Intel Cyclone 10 GX : utilisez le cœur IP FPGA Intel GPIO.
•  Périphériques Intel MAX 10 : utilisez le cœur IP FPGA Intel GPIO Lite.
•  Tous les autres appareils pris en charge — utilisez le noyau IP ALTIOBUF.

Vous pouvez télécharger le design example à partir du lien dans les informations connexes. Pour l'instance de tampon d'E/S BLVDS, Intel recommande les éléments suivants :

•  Implémentez le cœur IP GPIO en mode bidirectionnel avec le mode différentiel activé.
•  Attribuez la norme d'E/S aux broches bidirectionnelles :
•  BLVDS—Périphériques Intel Cyclone 10 LP, Cyclone IV, Cyclone III et Intel MAX 10.
•  Différentiel SSTL-2 Classe I ou Classe II—Appareils Stratix V, Stratix IV, Stratix III, Arria V, Arria II et Cyclone V.
• Différentiel SSTL-18 Classe I ou Classe II—Périphériques Intel Stratix 10, Intel Arria 10 et Intel Cyclone 10 GX.

Fonctionnement des tampons d'entrée ou de sortie pendant les opérations d'écriture et de lecture

• Le port oe reçoit le signal oe du cœur de l'appareil pour activer ou désactiver les tampons de sortie asymétriques.
•  Maintenez le signal oe bas pour tri-état les tampons de sortie pendant l'opération de lecture.
•  La fonction de la porte ET est d'empêcher le signal transmis de retourner dans le cœur de l'appareil. Le tampon d'entrée différentiel est toujours activé.

Informations connexes

•  Guide de l'utilisateur IP Core du tampon d'E/S (ALTIOBUF)
•  Guide de l'utilisateur GPIO IP Core
•  Guides de mise en œuvre d'E/S Intel MAX 10
• Présentation des cœurs IP Intel FPGA
• Ex de conceptionampfichiers pour AN 522

Fournit la conception Intel Quartus Prime exampfichiers utilisés dans cette note d'application.
Ex de conceptionample Directives pour les appareils Intel Stratix 10
Ces étapes s'appliquent uniquement aux appareils Intel Stratix 10. Assurez-vous que vous utilisez le cœur IP GPIO Intel FPGA.

1. Créez un cœur IP FPGA Intel GPIO pouvant prendre en charge un tampon d'entrée et de sortie bidirectionnel :
   • une. Instanciez le cœur IP FPGA Intel GPIO.
   • b. Dans Direction des données, sélectionnez Bidir.
   • c. Dans Largeur des données, entrez 1.
   • ré. Activez Utiliser la mémoire tampon différentielle.
   • e. En mode Enregistrer, sélectionnez aucun.
2. Connectez les modules et les ports d'entrée et de sortie comme indiqué dans la figure suivante :
   Connexion des ports d'entrée et de sortie Example pour les appareils Intel Stratix 10
3. Dans l'éditeur d'affectation, affectez la norme d'E/S appropriée, comme illustré dans la figure suivante. Vous pouvez également définir les options d'intensité et de vitesse de balayage actuelles. Sinon, le logiciel Intel Quartus Prime adopte les paramètres par défaut.
   Affectation d'E/S BLVDS dans l'éditeur d'affectation d'Intel Quartus Prime pour les périphériques Intel Stratix 10
4. Compilez et effectuez des simulations fonctionnelles avec le logiciel ModelSim* – Intel FPGA Edition.

Informations connexes

• ModelSim – Prise en charge du logiciel Intel FPGA Edition
  Fournit plus d'informations sur le logiciel ModelSim - Intel FPGA Edition et contient divers liens vers des sujets tels que l'installation, l'utilisation et le dépannage.
• Normes d'E/S pour l'interface BLVDS dans les périphériques Intel FPGA à la page 7
  Répertorie les broches et les normes d'E/S que vous pouvez attribuer manuellement dans les périphériques Intel FPGA pris en charge pour les applications BLVDS.
• Ex de conceptionampfichiers pour AN 522
  Fournit la conception Intel Quartus Prime exampfichiers utilisés dans cette note d'application.

Ex de conceptionample Directives pour les appareils Intel Arria 10
Ces étapes s'appliquent uniquement aux appareils Intel Arria 10 utilisant Intel Quartus Prime Standard Edition. Assurez-vous que vous utilisez le cœur IP GPIO Intel FPGA.

1. Ouvrez le StratixV_blvds.qar file pour importer le design Stratix V exampfichier dans le logiciel Intel Quartus Prime Standard Edition.
2. Migrer la conception example pour utiliser le cœur IP GPIO Intel FPGA :
   • une. Dans le menu, sélectionnez Projet ➤ Mettre à niveau les composants IP.
   • b. Double-cliquez sur l'entité "ALIOBUF".
     La fenêtre MegaWizard Plug-In Manager pour le noyau IP ALTIOBUF s'affiche.
   • c. Désactivez Faire correspondre projet/par défaut.
   • ré. Dans Famille d'appareils actuellement sélectionnée, sélectionnez Arria 10.
   • e. Cliquez sur Terminer, puis cliquez à nouveau sur Terminer.
   • F. Dans la boîte de dialogue qui s'affiche, cliquez sur OK.
     Le logiciel Intel Quartus Prime Pro Edition effectue le processus de migration, puis affiche l'éditeur de paramètres IP GPIO.
3. Configurez le cœur IP GPIO Intel FPGA pour prendre en charge un tampon d'entrée et de sortie bidirectionnel :
   • une. Dans Direction des données, sélectionnez Bidir.
   • b. Dans Largeur des données, entrez 1.
   • c. Activez Utiliser la mémoire tampon différentielle.
   • ré. Cliquez sur Terminer et générez le noyau IP.
4. Connectez les modules et les ports d'entrée et de sortie comme indiqué dans la figure suivante :
   Connexion des ports d'entrée et de sortie Example pour les appareils Intel Arria 10
5. Dans l'éditeur d'affectation, affectez la norme d'E/S appropriée, comme illustré dans la figure suivante. Vous pouvez également définir les options d'intensité et de vitesse de balayage actuelles. Sinon, le logiciel Intel Quartus Prime Standard Edition adopte les paramètres par défaut pour les périphériques Intel Arria 10—Differential SSTL-18 Class I ou Class II I/O standard.
   Affectation d'E/S BLVDS dans l'éditeur d'affectation d'Intel Quartus Prime pour les périphériques Intel Arria 10Note:
   Pour les périphériques Intel Arria 10, vous pouvez affecter manuellement les emplacements des broches p et n pour les broches LVDS avec l'éditeur d'affectation.
6. Compilez et effectuez des simulations fonctionnelles avec le logiciel ModelSim – Intel FPGA Edition.

Informations connexes

• ModelSim – Prise en charge du logiciel Intel FPGA Edition
  Fournit plus d'informations sur le logiciel ModelSim - Intel FPGA Edition et contient divers liens vers des sujets tels que l'installation, l'utilisation et le dépannage.
• Normes d'E/S pour l'interface BLVDS dans les périphériques Intel FPGA à la page 7
  Répertorie les broches et les normes d'E/S que vous pouvez attribuer manuellement dans les périphériques Intel FPGA pris en charge pour les applications BLVDS.
• Ex de conceptionampfichiers pour AN 522
  Fournit la conception Intel Quartus Prime exampfichiers utilisés dans cette note d'application.

Ex de conceptionample Directives pour les appareils Intel MAX 10
Ces étapes s'appliquent uniquement aux appareils Intel MAX 10. Assurez-vous que vous utilisez le cœur IP FPGA Intel GPIO Lite.

1. Créez un cœur IP FPGA Intel GPIO Lite pouvant prendre en charge un tampon d'entrée et de sortie bidirectionnel :
   • un. Instanciez le cœur IP FPGA Intel GPIO Lite.
   • b. Dans Direction des données, sélectionnez Bidir.
   • c. Dans Largeur des données, entrez 1.
   • ré. Activez Utiliser un tampon pseudo-différentiel.
   • e. En mode Enregistrer, sélectionnez Contourner.
2. Connectez les modules et les ports d'entrée et de sortie comme indiqué dans la figure suivante :
    Connexion des ports d'entrée et de sortie Example pour les appareils Intel MAX 10
3. Dans l'éditeur d'affectation, affectez la norme d'E/S appropriée, comme illustré dans la figure suivante. Vous pouvez également définir les options d'intensité et de vitesse de balayage actuelles. Sinon, le logiciel Intel Quartus Prime adopte les paramètres par défaut.
   Affectation d'E/S BLVDS dans l'éditeur d'affectation d'Intel Quartus Prime pour les périphériques Intel MAX 10
4. Compilez et effectuez des simulations fonctionnelles avec le logiciel ModelSim – Intel FPGA Edition.

Informations connexes

• ModelSim – Prise en charge du logiciel Intel FPGA Edition
  Fournit plus d'informations sur le logiciel ModelSim - Intel FPGA Edition et contient divers liens vers des sujets tels que l'installation, l'utilisation et le dépannage.
• Normes d'E/S pour l'interface BLVDS dans les périphériques Intel FPGA à la page 7
  Répertorie les broches et les normes d'E/S que vous pouvez attribuer manuellement dans les périphériques Intel FPGA pris en charge pour les applications BLVDS.
• Ex de conceptionampfichiers pour AN 522
  Fournit la conception Intel Quartus Prime exampfichiers utilisés dans cette note d'application.

Ex de conceptionample Directives pour tous les appareils pris en charge sauf Intel Arria 10, Intel Cyclone 10 GX et Intel MAX 10

Ces étapes s'appliquent à tous les périphériques pris en charge, à l'exception d'Intel Arria 10, Intel Cyclone 10 GX et Intel MAX 10. Assurez-vous d'utiliser le cœur IP ALTIOBUF.

1.  Créez un cœur IP ALTIOBUF pouvant prendre en charge un tampon d'entrée et de sortie bidirectionnel :
   • une. Instanciez le cœur IP ALTIOBUF.
   • b. Configurez le module comme tampon bidirectionnel.
   • c. Dans Quel est le nombre de tampons à instancier, entrez 1.
   • ré. Activez Utiliser le mode différentiel.
2. Connectez les modules et les ports d'entrée et de sortie comme indiqué dans la figure suivante :
    Connexion des ports d'entrée et de sortie Example pour tous les appareils pris en charge à l'exception des appareils Intel Arria 10, Intel Cyclone 10 GX et Intel MAX 10
3. Dans l'éditeur d'affectation, affectez la norme d'E/S pertinente comme indiqué dans la figure suivante en fonction de votre appareil. Vous pouvez également définir les options d'intensité et de vitesse de balayage actuelles. Sinon, le logiciel Intel Quartus Prime adopte les paramètres par défaut.
   • Périphériques Intel Cyclone 10 LP, Cyclone IV, Cyclone III et Cyclone III LS : norme d'E/S BLVDS vers les broches p et n bidirectionnelles, comme illustré dans la figure suivante.
   • Dispositifs Stratix V, Stratix IV, Stratix III, Arria V, Arria II et Cyclone V — Norme d'E/S SSTL-2 différentielle de classe I ou de classe II.
     Affectation d'E/S BLVDS dans l'éditeur d'affectation d'Intel Quartus PrimeNote: Vous pouvez affecter manuellement les emplacements des broches p et n pour chaque périphérique pris en charge avec l'éditeur d'affectation. Pour les appareils pris en charge et les broches que vous pouvez affecter manuellement, reportez-vous aux informations associées.
4. Compilez et effectuez des simulations fonctionnelles avec le logiciel ModelSim – Intel FPGA Edition.

ExampFichier des résultats de la simulation fonctionnelle
Lorsque le signal oe est affirmé, le BLVDS est en mode d'opération d'écriture. Lorsque le signal oe est désactivé, le BLVDS est en mode de fonctionnement en lecture.Note:
Pour la simulation à l'aide de Verilog HDL, vous pouvez utiliser le testbench blvds_tb.v, qui est inclus dans la conception respective example.
Informations connexes

• ModelSim – Prise en charge du logiciel Intel FPGA Edition
  Fournit plus d'informations sur le logiciel ModelSim - Intel FPGA Edition et contient divers liens vers des sujets tels que l'installation, l'utilisation et le dépannage.
• Normes d'E/S pour l'interface BLVDS dans les périphériques Intel FPGA à la page 7
  Répertorie les broches et les normes d'E/S que vous pouvez attribuer manuellement dans les périphériques Intel FPGA pris en charge pour les applications BLVDS.
• Ex de conceptionampfichiers pour AN 522
  Fournit la conception Intel Quartus Prime exampfichiers utilisés dans cette note d'application.

Analyse des performances

L'analyse des performances multipoint BLVDS démontre l'impact de la terminaison du bus, de la charge, des caractéristiques du pilote et du récepteur, et de l'emplacement du récepteur par rapport au pilote sur le système. Vous pouvez utiliser le design BLVDS inclus exampfichiers pour analyser les performances d'une application multipoint :

•  Cyclone III BLVDS conception example—cette conception examps'applique à toutes les séries d'appareils Stratix, Arria et Cyclone pris en charge. Pour la famille d'appareils Intel Arria 10 ou Intel Cyclone 10 GX, vous devez migrer la conception example à la famille d'appareils respective avant de pouvoir l'utiliser.
• Conception Intel MAX 10 BLVDS example—cette conception example s'applique à la famille d'appareils Intel MAX 10.
• Conception Intel Stratix 10 BLVDS example—cette conception examps'applique à la famille d'appareils Intel Stratix 10.

Note:
L'analyse des performances d'un BLVDS multipoint dans cette section est basée sur la simulation du modèle de spécification des informations de tampon d'entrée/sortie Cyclone III BLVDS (IBIS) dans HyperLynx*.
Intel vous recommande d'utiliser ces modèles Intel IBIS pour la simulation :

• Dispositifs Stratix III, Stratix IV et Stratix V — Modèle différentiel SSTL-2 IBIS spécifique au dispositif
• Périphériques Intel Stratix 10, Intel Arria 10(2) et Intel Cyclone 10 GX :
  •  Tampon de sortie—modèle IBIS SSTL-18 différentiel
  • Tampon d'entrée—Modèle LVDS IBIS

Informations connexes

• Page du modèle Intel FPGA IBIS
  Fournit des téléchargements de modèles de périphériques Intel FPGA.
•  Ex de conceptionampfichiers pour AN 522
  Fournit la conception Intel Quartus Prime exampfichiers utilisés dans cette note d'application.

Configuration du système

 BLVDS multipoint avec émetteurs-récepteurs Cyclone III BLVDS
Cette figure montre le schéma d'une topologie multipoint avec dix émetteurs-récepteurs Cyclone III BLVDS (nommés U1 à U10).La ligne de transmission du bus est supposée avoir les caractéristiques suivantes :

•  Une ligne de bande
•  Impédance caractéristique de 50 Ω
• Capacité caractéristique de 3.6 pF par pouce
•  Longueur de 10 pouces
• Les modèles Intel Arria 10 IBIS sont préliminaires et ne sont pas disponibles sur le modèle Intel IBIS web page. Si vous avez besoin de ces modèles Intel Arria 10 IBIS préliminaires, contactez Intel.
• Impédance caractéristique différentielle du bus d'environ 100 Ω
•  Espacement entre chaque émetteur-récepteur de 1 pouce
• Bus terminé aux deux extrémités par une résistance de terminaison RT

• Force d'entraînement par défaut de 12 mA
• Paramètres de vitesse de balayage lente par défaut
• Capacité de broche de chaque émetteur-récepteur de 6 pF
•  Le stub sur chaque émetteur-récepteur BLVDS est un microruban de 1 pouce d'impédance caractéristique de 50 Ω et de capacité caractéristique de 3 pF par pouce
•  La capacité de la connexion (connecteur, plot et via dans PCB) de chaque émetteur-récepteur au bus est supposée être de 2 pF
• La capacité totale de chaque charge est d'environ 11 pF

Pour un espacement de charge de 1 pouce, la capacité distribuée est égale à 11 pF par pouce. Pour réduire la réflexion causée par les stubs, et aussi pour atténuer les signaux sortant de
le pilote, une résistance d'adaptation d'impédance RS de 50 Ω est placée en sortie de chaque émetteur-récepteur.

Terminaison d'autobus
L'impédance effective du bus à pleine charge est de 52 Ω si vous substituez la capacité caractéristique du bus et la capacité distribuée par unité de longueur de la configuration dans l'équation d'impédance différentielle effective. Pour une intégrité optimale du signal, vous devez faire correspondre RT à 52 Ω. Les figures suivantes montrent les effets de la correspondance, de la sous- et de la sur-terminaison sur la forme d'onde différentielle (VID) au niveau des broches d'entrée du récepteur. Le débit de données est de 100 Mbps. Dans ces figures, la sous-terminaison (RT = 25 Ω) entraîne des réflexions et une réduction significative de la marge de bruit. Dans certains cas, la sous-résiliation viole même le seuil du récepteur (VTH = ±100 mV). Lorsque RT passe à 50 Ω, il existe une marge de bruit importante par rapport à VTH et la réflexion est négligeable.

Effet de la terminaison de bus (pilote dans U1, récepteur dans U2)
Sur cette figure, U1 joue le rôle d'émetteur et U2 à U10 sont les récepteurs.

Effet de la terminaison de bus (pilote dans U1, récepteur dans U10)
Sur cette figure, U1 joue le rôle d'émetteur et U2 à U10 sont les récepteurs.

Effet de la terminaison de bus (pilote dans U5, récepteur dans U6)
Dans cette figure, U5 est l'émetteur et les autres sont les récepteurs.

Effet de la terminaison de bus (pilote dans U5, récepteur dans U10)
Dans cette figure, U5 est l'émetteur et les autres sont les récepteurs.La position relative du pilote et du récepteur sur le bus affecte également la qualité du signal reçu. Le récepteur le plus proche du conducteur subit le pire effet de ligne de transmission car à cet endroit, le taux de bord est le plus rapide. Ceci est aggravé lorsque le conducteur est situé au milieu du bus.
Par exempleample, comparez la Figure 16 à la page 20 et la Figure 18 à la page 21. VID au récepteur U6 (pilote en U5) montre une sonnerie plus importante que celle au récepteur U2 (pilote en U1). D'autre part, le taux de bord est ralenti lorsque le récepteur est situé plus loin du conducteur. Le plus grand temps de montée enregistré est de 1.14 ns avec le pilote situé à une extrémité du bus (U1) et le récepteur à l'autre extrémité (U10).

Longueur du talon
Une longueur de talon plus longue augmente non seulement le temps de vol entre le pilote et le récepteur, mais entraîne également une capacité de charge plus grande, ce qui provoque une réflexion plus importante.

Effet de l'augmentation de la longueur du talon (pilote en U1, récepteur en U10)
Ce chiffre compare le VID à U10 lorsque la longueur du talon est augmentée d'un pouce à deux pouces et que le pilote est à U1.

Terminaison de talon
Vous devez faire correspondre l'impédance du pilote à l'impédance caractéristique du tronçon. Le placement d'une résistance de terminaison en série RS à la sortie du pilote réduit considérablement l'effet négatif de la ligne de transmission causé par de longs tronçons et des taux de front rapides. De plus, RS peut être modifié pour atténuer le VID afin de répondre aux spécifications du récepteur.

Effet de la terminaison de talon (pilote en U1, récepteur en U2 et U10)
Cette figure compare le VID à U2 et U10 lorsque U1 transmet.

Vitesse de balayage du pilote
Une vitesse de balayage rapide permet d'améliorer le temps de montée, en particulier au niveau du récepteur le plus éloigné du pilote. Cependant, une vitesse de balayage plus rapide amplifie également la sonnerie due à la réflexion.

Effet du taux de bord du pilote (pilote en U1, récepteur en U2 et U10)
Cette figure montre l'effet de la vitesse de balayage du pilote. Une comparaison est faite entre la vitesse de balayage lente et rapide avec une force de commande de 12 mA. Le conducteur est à U1 et les formes d'onde différentielles à U2 et U10 sont examinées.

Performances globales du système

Le débit de données le plus élevé pris en charge par un BLVDS multipoint est déterminé en examinant le diagramme de l'œil du récepteur le plus éloigné d'un conducteur. À cet endroit, le signal transmis a le taux de front le plus lent et affecte l'ouverture des yeux. Bien que la qualité du signal reçu et l'objectif de marge de bruit dépendent des applications, plus l'ouverture des yeux est large, mieux c'est. Cependant, vous devez également vérifier le récepteur le plus proche du conducteur, car les effets de la ligne de transmission ont tendance à être pires si le récepteur est situé plus près du conducteur.
Figure 23. Diagramme de l'œil à 400 Mbps (pilote en U1, récepteur en U2 et U10)
Cette figure illustre les diagrammes de l'œil à U2 (courbe rouge) et U10 (courbe bleue) pour un débit de données à 400 Mbps. Une gigue aléatoire d'un intervalle unitaire de 1 % est supposée dans la simulation. Le pilote est à U1 avec les paramètres d'intensité du courant et de vitesse de balayage par défaut. Le bus est entièrement chargé avec un RT optimal = 50 Ω. La plus petite ouverture des yeux se situe à U10, qui est la plus éloignée de U1. La hauteur des yeux sampLED à l'intervalle de 0.5 unité est de 692 mV et 543 mV pour U2 et U10, respectivement. Il existe une marge de bruit importante par rapport à VTH = ±100 mV pour les deux cas.

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Documents / Ressources

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Références

• Manuel d'utilisation