intel AN 522 Implimentazzjoni Bus LVDS Interface f'Familji ta' Apparat FPGA Appoġġjati

Xarabank LVDS (BLVDS) jestendi l-kapaċità tal-komunikazzjoni LVDS minn punt għal punt għal konfigurazzjoni multipunt. Multipoint BLVDS joffri soluzzjoni effiċjenti għal applikazzjonijiet ta 'backplane b'ħafna punti.

Appoġġ għall-Implimentazzjoni BLVDS f'Apparat FPGA Intel

Tista' timplimenta interfaces BLVDS f'dawn it-tagħmir Intel billi tuża l-istandards I/O elenkati.

Nota:
Is-saħħa tas-sewqan programmabbli u l-karatteristiċi tar-rata ta 'slew f'dawn l-apparati jippermettulek tippersonalizza s-sistema multipoint tiegħek għal prestazzjoni massima. Biex tiddetermina r-rata massima tad-dejta appoġġjata, wettaq simulazzjoni jew kejl ibbażat fuq is-setup u l-applikazzjoni tas-sistema speċifika tiegħek.
BLVDS Fuqview f’paġna 4
Teknoloġija BLVDS f'Tagħmir Intel f'paġna 6
Konsum ta’ Enerġija BLVDS f’paġna 9
BLVDS Disinn Example f'paġna 10
Analiżi tal-Prestazzjoni f’paġna 17
Storja ta' Reviżjoni tad-Dokument għal AN 522: Implimentazzjoni ta' Interface LVDS tal-Bus f'Familji ta' Apparat FPGA Intel Supported f'paġna 25
Informazzjoni Relatata
Standards I/O għall-Interface BLVDS f'Apparat FPGA Intel f'paġna 7

BLVDS Fuqview

Sistema tipika ta' multipoint BLVDS tikkonsisti f'numru ta' pari ta' trasmettitur u riċevitur (transceivers) li huma konnessi max-xarabank.
Multipoint BLVDSIl-konfigurazzjoni fil-figura preċedenti tipprovdi komunikazzjoni bidirezzjonali half-duplex filwaqt li timminimizza d-densità tal-interkonnessjoni. Kwalunkwe transceiver jista 'jassumi r-rwol ta' trasmettitur, bit-transceivers li jifdal jaġixxu bħala riċevituri (trasmettitur wieħed biss jista 'jkun attiv kull darba). Il-kontroll tat-traffiku tal-karozzi tal-linja, jew permezz ta 'protokoll jew soluzzjoni ta' ħardwer huwa tipikament meħtieġ biex jiġi evitat il-kontenzjoni tas-sewwieq fuq ix-xarabank. Il-prestazzjoni ta 'Blovers multipoint hija affettwata ħafna mit-tagħbija u t-terminazzjoni abilità fuq ix-xarabank.
Konsiderazzjonijiet tad-Disinn
Disinn multipunt tajjeb għandu jikkunsidra t-tagħbija abilità u t-terminazzjoni fuq ix-xarabank biex tinkiseb integrità aħjar tas-sinjal. Tista 'timminimizza l-kapaċità tat-tagħbija billi tagħżel transceiver b'kapaċità baxxa ta' pin, konnettur b'kapaċità baxxa, u żżomm it-tul ta 'stub qasir. Waħda mill-konsiderazzjoni tad-disinn multipoint BLVDS hija l-impedenza differenzjali effettiva ta 'xarabank kompletament mgħobbija, imsejħa impedenza effettiva, u d-dewmien tal-propagazzjoni permezz tax-xarabank. Konsiderazzjonijiet oħra tad-disinn BLVDS multipunt jinkludu biasing li ma jfalliex, tip ta 'konnettur u pin-out, tqassim ta' traċċa tal-bus PCB, u speċifikazzjonijiet tar-rata tat-tarf tas-sewwieq.
Impedenza Effettiva
L-impedenza effettiva tiddependi fuq l-impedenza karatteristika tat-traċċa tax-xarabank Zo u t-tagħbija abilità fuq ix-xarabank. Il-konnetturi, l-istub fuq il-karta tal-plug-in, l-imballaġġ, u l-kapaċità tad-dħul tar-riċevitur kollha jikkontribwixxu għal tagħbija abilità, li tnaqqas l-impedenza effettiva tax-xarabank.
Ekwazzjoni 1. Ekwazzjoni tal-Impedenza Differenzjali Effettiva
Uża din l-ekwazzjoni biex tapprossima l-impedenza differenzjali effettiva tax-xarabank mgħobbi (Zeff).Fejn:

• Zdiff (Ω) ≈ 2 × Zo = l-impedenza karatteristika differenzjali tax-xarabank
•  Co (pF/pulzier) = kapaċità karatteristika għal kull unità ta' tul tax-xarabank
• CL (pF) = kapaċità ta 'kull tagħbija
•  N = numru ta' tagħbijiet fuq ix-xarabank
•  H (pulzier) = d × N = tul totali tax-xarabank
•  d (pulzier) = spazjar bejn kull karta plug-in
•  Cd (pF/pulzier) = CL/d = kapaċità mqassma għal kull unità ta 'tul tul ix-xarabank

Iż-żieda fil-kapaċità tat-tagħbija jew l-ispazjar eqreb bejn il-karti tal-plug-in inaqqas l-impedenza effettiva. Biex tottimizza l-prestazzjoni tas-sistema, huwa importanti li tagħżel transceiver u konnettur ta 'kapaċità baxxa. Żomm kull tul ta' stub tar-riċevitur bejn il-konnettur u l-pin I/O tat-transceiver qasir kemm jista' jkun.
Impedenza Effettiva Normalizzata Versus Cd/Co
Din il-figura turi l-effetti ta 'capacitance distribwita fuq impedenza effettiva normalizzata.It-terminazzjoni hija meħtieġa f'kull tarf tax-xarabank, filwaqt li d-dejta tiċċirkola fiż-żewġ direzzjonijiet. Biex tnaqqas ir-riflessjoni u tisfir fuq ix-xarabank, trid tqabbel ir-reżistenza tat-terminazzjoni mal-impedenza effettiva. Għal sistema b'Cd/Co = 3, l-impedenza effettiva hija 0.5 darbiet ta 'Zdiff. B'terminazzjonijiet doppji fuq ix-xarabank, is-sewwieq jara tagħbija ekwivalenti ta '0.25 darbiet ta' Zdiff; u b'hekk inaqqas it-tbandil tas-sinjali u l-marġni tal-ħoss differenzjali madwar l-inputs tar-riċevitur (jekk jintuża sewwieq LVDS standard). Is-sewwieq BLVDS jindirizza din il-kwistjoni billi jżid il-kurrent tas-sewqan biex jikseb vol similitage jitbandal fl-inputs riċevitur.
Dewmien fil-Propagazzjoni
Id-dewmien tal-propagazzjoni (tPD = Zo × Co) huwa d-dewmien tal-ħin permezz tal-linja ta 'trasmissjoni għal kull unità ta' tul. Jiddependi fuq l-impedenza karatteristika u l-karatteristika
kapaċità tax-xarabank.
Dewmien ta' Propagazzjoni Effettiva
Għal xarabank mgħobbija, tista 'tikkalkula d-dewmien effettiv tal-propagazzjoni b'din l-ekwazzjoni. Tista’ tikkalkula l-ħin biex is-sinjal jiġi propagat mis-sewwieq A għar-riċevitur B bħala tPDEFF × tul tal-linja bejn is-sewwieq A u r-riċevitur B.

Teknoloġija BLVDS f'Tagħmir Intel

F'apparati Intel appoġġjati, l-interface BLVDS hija appoġġjata fi kwalunkwe ringiela jew kolonna I/bank li huma mħaddma minn VCCIO ta '1.8 V (apparati Intel Arria 10 u Intel Cyclone 10 GX) jew 2.5 V (apparati oħra appoġġjati). F'dawn il-banek I/O, l-interface hija appoġġjata fuq il-pinnijiet differenzjali I/O iżda mhux fuq il-pinnijiet tal-input tal-arloġġ iddedikat jew tal-ħruġ tal-arloġġ. Madankollu, fl-apparati Intel Arria 10 u Intel Cyclone 10 GX, l-interface BLVDS hija appoġġjata fuq pins tal-arloġġ iddedikati li jintużaw bħala I/Os ġenerali.

•  It-trasmettitur BLVDS juża żewġ buffers tal-ħruġ b'tarf wieħed bit-tieni buffer tal-ħruġ ipprogrammat bħala maqlub.
•  Ir-riċevitur BLVDS juża buffer ta' input LVDS iddedikat.

BLVDS I/O Buffers fl-Apparat AppoġġjatUża buffers ta' input jew output differenti skont it-tip ta' applikazzjoni:

• Applikazzjoni Multidrop — uża l-buffer tad-dħul jew tal-ħruġ skont jekk l-apparat huwiex maħsub għat-tħaddim tas-sewwieq jew tar-riċevitur.
• Applikazzjoni multipunt — il-buffer tal-ħruġ u l-buffer tad-dħul jaqsmu l-istess pinnijiet I/O. Ikollok bżonn ta 'output enable (oe) sinjal biex tri-state l-LVDS output buffer meta ma tkunx qed tibgħat sinjali.
•  Tippermettix it-terminazzjoni tas-serje fuq iċ-ċippa (RS OCT) għall-buffer tal-ħruġ.
• Uża resistors esterni fil-buffers tal-ħruġ biex tipprovdi impedenza li tqabbel mal-istub fuq il-plagg-in card.
• Tippermettix it-terminazzjoni differenzjali fuq iċ-ċippa (RD OCT) għall-buffer tad-dħul differenzjali minħabba li t-terminazzjoni tal-karozzi tal-linja normalment tiġi implimentata bl-użu tar-reżistens tat-terminazzjoni esterni fiż-żewġt itruf tax-xarabank.

Standards I/O għall-Interface BLVDS f'Apparat FPGA Intel
Tista' timplimenta l-interface BLVDS billi tuża l-istandards I/O rilevanti u r-rekwiżiti tas-saħħa attwali għall-apparati Intel appoġġjati.
I/O Standard u Appoġġ għall-Karatteristiċi għall-Interface BLVDS f'Apparat Intel Appoġġjat

1.  Il-pin DIFFIO_TX ma jappoġġjax riċevituri differenzjali LVDS veri.

Għal aktar informazzjoni, irreferi għad-dokumentazzjoni tal-apparat rispettiv kif elenkat fit-taqsima tal-informazzjoni relatata:

• Għal informazzjoni dwar l-assenjazzjonijiet tal-pinnijiet, irreferi għall-pin-out tal-apparat files.
• Għall-karatteristiċi tal-istandards tal-I/O, irreferi għall-kapitolu tal-I/O tal-manwal tal-apparat.
•  Għall-ispeċifikazzjonijiet elettriċi, irreferi għad-datasheet tal-apparat jew id-dokument tal-karatteristiċi tad-DC u tal-iswiċċjar.

Informazzjoni Relatata

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Pin-Out tal-Apparat Stratix III Files
•  Intel Arria 10 Device Pin-Out Files
•  Arria V Device Pin-Out Files
•  Pin-Out tal-Apparat Arria II GX Files
• Pin-Out tal-Apparat Intel Cyclone 10 GX Files
• Pin-Out tal-Apparat Intel Cyclone 10 LP Files
• Cyclone V Device Pin-Out Files
•  Cyclone IV Device Pin-Out Files
• Cyclone III Apparat Pin-Out Files
• Pin-Out tal-Apparat Intel MAX 10 Files
• Intel Stratix 10 Gwida għall-Utent I/O għal Għan Ġenerali
•  Karatteristiċi I/O f'Tagħmir Stratix V
•  I/O Karatteristiċi fl-Apparat Stratix IV
•  Karatteristiċi tal-I/O tal-Apparat Stratix III
• Karatteristiċi I/O f'Tagħmir Stratix V
•  I/O Karatteristiċi fl-Apparat Stratix IV
•  Karatteristiċi tal-I/O tal-Apparat Stratix III
•  I/O u I/O ta’ Veloċità Għolja f’Apparat Intel Arria 10
•  Karatteristiċi I/O fl-Apparat Arria V
• Karatteristiċi I/O f'Tagħmir Arria II
•  I/O u I/O ta’ Veloċità Għolja f’Apparat Intel Cyclone 10 GX
•  I/O u I/O ta’ Veloċità Għolja f’Apparat Intel Cyclone 10 LP
• Karatteristiċi tal-I/O f'Apparat taċ-Ċiklun V
• Karatteristiċi tal-I/O f'Apparat taċ-Ċiklun IV
•  Karatteristiċi tal-I/O fil-Familja tal-Apparat Cyclone III
• Gwida għall-Utent I/O għal Għan Ġenerali Intel MAX 10
•  Skeda tad-Dejta tal-Apparat Intel Stratix 10
• Skeda tad-Dejta tal-Apparat Stratix V
•  DC u Karatteristiċi ta' Swiċċjar għal Apparat Stratix IV
•  Skeda tad-Data tal-Apparat Stratix III: Karatteristiċi ta' DC u Swiċċjar
•  Intel Arria 10 Device Datasheet
•  Skeda tad-Data tal-Apparat Arria V
• Device Datasheet għall-Apparat Arria II
• Skeda tad-Dejta tal-Apparat Intel Cyclone 10 GX
•  Skeda tad-Dejta tal-Apparat Intel Cyclone 10 LP
•  Folja tad-Data tal-Apparat taċ-Ċiklun V
•  Skeda tad-Data tal-Apparat taċ-Ċiklun IV
• Folja tad-Data tal-Apparat taċ-Ċiklun III
• Skeda tad-Dejta tal-Apparat Intel MAX 10

Konsum ta 'Enerġija BLVDS

• Qabel ma timplimenta d-disinn tiegħek fl-apparat, uża l-EPE ibbażat fuq Excel għall-apparat appoġġjat li tuża biex tikseb il-kobor stmat tal-konsum tal-enerġija tal-I/O tal-BUS.
•  Għall-pinnijiet tad-dħul u bidirezzjonali, il-buffer tal-input BLVDS huwa dejjem attivat. Il-buffer tal-input tal- BLVDS jikkonsma l-enerġija jekk ikun hemm attività ta’ bidla fuq ix-xarabank (eżample, transceivers oħra qed jibagħtu u jirċievu data, iżda l-apparat Cyclone III mhuwiex ir-riċevitur maħsub).
•  Jekk tuża BLVDS bħala buffer ta' input f'multidrop jew bħala buffer bidirezzjonali f'applikazzjonijiet multipoint, Intel jirrakkomanda li tiddaħħal rata ta' toggle li tinkludi l-attivitajiet kollha fuq ix-xarabank, mhux biss attivitajiet maħsuba għall-buffer ta' input tal-apparat Intel BLVDS.

Exampid-Dħul tad-Data ta' l-I/O ta' BLVDS fl-EPE
Din il-figura turi l-entrata ta' l-I/O ta' BLVDS fiċ-Cyclone III EPE. Għal standards I/O biex tagħżel fl-EPE ta 'apparati Intel appoġġjati oħra, irreferi għall-informazzjoni relatata.Intel tirrakkomanda li tuża l-Għodda tal-Analizzatur tal-Enerġija Intel Quartus Prime biex twettaq analiżi preċiża tal-qawwa tal-I/O tal-I/O BLVDS wara li tlesti d-disinn tiegħek. L-Għodda tal-Analizzatur tal-Enerġija tistma l-qawwa bbażata fuq l-ispeċifiċitajiet tad-disinn wara li jitlesta l-post u r-rotta. L-Għodda tal-Analizzatur tal-Enerġija tapplika taħlita ta 'attivitajiet tas-sinjali mdaħħla mill-utent, derivati ​​minn simulazzjoni u stmati li, flimkien mal-mudelli ta' ċirkwit dettaljati, jagħtu stimi ta 'enerġija preċiżi ħafna.
Informazzjoni Relatata

• Kapitlu tal-Analiżi tal-Enerġija, Manwal tal-Edizzjoni Intel Quartus Prime Pro
  Jipprovdi aktar informazzjoni dwar l-għodda Intel Quartus Prime Pro Edition Power Analyzer għall-familji ta 'tagħmir Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX.
• Kapitlu tal-Analiżi tal-Enerġija, Manwal tal-Edizzjoni Standard tal-Intel Quartus Prime
  Jipprovdi aktar informazzjoni dwar l-għodda Intel Quartus Prime Standard Edition Power Analyzer għal Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III, u Intel MAX 10 familji ta 'apparat.
• Stima tal-Qawwa Bikrija (EPE) u paġna tal-Analizzatur tal-Enerġija
  Jipprovdi aktar informazzjoni dwar l-EPE u l-għodda Intel Quartus Prime Power Analyzer.
• L-implimentazzjoni tal-Interface LVDS tal-Bus f'Familji ta' Apparat FPGA Intel Supported f'paġna 3
  Jelenka l-istandards tal-I/O li għandhom jintgħażlu fl-EPE biex jiġi stmat il-konsum tal-enerġija tal- BLVDS.

BLVDS Disinn Example
Id-disinn example turik kif tistjanzja l-Buffer I/O tal-FWS fit-tagħmir appoġġjat bil-qlub IP tal-I/O għal skopijiet ġenerali rilevanti (GPIO) fis-softwer Intel Quartus Prime.

•  Tagħmir Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX — uża l-qalba tal-IP GPIO Intel FPGA.
•  Tagħmir Intel MAX 10 — uża l-qalba tal-IP GPIO Lite Intel FPGA.
•  L-apparati l-oħra kollha appoġġjati—uża l-qalba tal-IP ALTIOBUF.

Tista' tniżżel id-disinn example mill-link fl-informazzjoni relatata. Għall-istanza tal-buffer I/O tal-BUS, Intel jirrakkomanda l-oġġetti li ġejjin:

•  Implimenta l-qalba IP GPIO f'modalità bidirezzjonali bil-modalità differenzjali mixgħula.
•  Assenja l-istandard I/O lill-brilli bidirezzjonali:
•  BLVDS—Apparat Intel Cyclone 10 LP, Cyclone IV, Cyclone III, u Intel MAX 10.
•  Differenzjali SSTL-2 Klassi I jew Klassi II — Apparat Stratix V, Stratix IV, Stratix III, Arria V, Arria II, u Cyclone V.
• Differenzjali SSTL-18 Klassi I jew Klassi II — Apparat Intel Stratix 10, Intel Arria 10, u Intel Cyclone 10 GX.

Operazzjoni ta' Buffers ta' Input jew Output Waqt Operazzjonijiet ta' Kitba u Qari

• Il-port oe jirċievi s-sinjal oe mill-qalba tal-apparat biex jippermetti jew jiskonnettja l-buffers tal-ħruġ b'tarf wieħed.
•  Żomm is-sinjal oe baxx biex tri-state l-buffers tal-output waqt l-operazzjoni tal-qari.
•  Il-funzjoni tal-AND gate hija li twaqqaf is-sinjal trażmess milli jerġa 'lura fil-qalba tal-apparat. Il-buffer tad-dħul differenzjali huwa dejjem attivat.

Informazzjoni Relatata

•  I/O Buffer (ALTIOBUF) IP Core User Guide
•  Gwida għall-Utent GPIO IP Core
•  Gwidi għall-Implimentazzjoni tal-Intel MAX 10 I/O
• Introduzzjoni għall-Intel FPGA IP Cores
• Disinn Eżamples għal AN 522

Jipprovdi d-disinn Intel Quartus Prime examples użati f'din in-nota ta' applikazzjoni.
Disinn Eżample Linji Gwida għall-Apparat Intel Stratix 10
Dawn il-passi huma applikabbli għall-apparati Intel Stratix 10 biss. Kun żgur li tuża l-qalba tal-IP GPIO Intel FPGA.

1. Oħloq qalba IP GPIO Intel FPGA li tista 'tappoġġja buffer ta' input u output bidirezzjonali:
   • a. Instanzja l-qalba tal-IP GPIO Intel FPGA.
   • b. Fid-Direzzjoni tad-Data, agħżel Bidir.
   • c. Fil-wisa' tad-Data, daħħal 1.
   • d. Ixgħel Uża buffer differenzjali.
   • e. Fil-modalità Reġistru, agħżel l-ebda.
2. Qabbad il-moduli u l-portijiet tad-dħul u tal-ħruġ kif muri fil-figura li ġejja:
   Konnessjoni tal-Portijiet tad-Dħul u tal-Ħruġ Eżample għall-Apparat Intel Stratix 10
3. Fl-Editur tal-Assenjazzjoni, assenja l-istandard I/O rilevanti kif muri fil-figura li ġejja. Tista 'wkoll tissettja s-saħħa attwali u l-għażliet tar-rata mnaqqsa. Inkella, is-softwer Intel Quartus Prime jassumi s-settings default.
   L-Assenjazzjoni tal-I/O BLVDS fl-Editur tal-Assenjazzjoni tal-Intel Quartus Prime għall-Apparat Intel Stratix 10
4. Iġbor u wettaq simulazzjoni funzjonali bis-softwer ModelSim* – Intel FPGA Edition.

Informazzjoni Relatata

• ModelSim – Appoġġ tas-Software tal-Edizzjoni Intel FPGA
  Jipprovdi aktar informazzjoni dwar is-softwer ModelSim – Intel FPGA Edition u fih diversi links għal suġġetti bħall-installazzjoni, l-użu u s-soluzzjoni tal-problemi.
• Standards I/O għall-Interface BLVDS f'Apparat FPGA Intel f'paġna 7
  Jelenka l-labar u l-istandards I/O li tista 'tassenja manwalment fl-apparati Intel FPGA appoġġjati għall-applikazzjonijiet BLVDS.
• Disinn Eżamples għal AN 522
  Jipprovdi d-disinn Intel Quartus Prime examples użati f'din in-nota ta' applikazzjoni.

Disinn Eżample Linji Gwida għall-Apparat Intel Arria 10
Dawn il-passi huma applikabbli għal apparati Intel Arria 10 li jużaw Intel Quartus Prime Standard Edition biss. Kun żgur li tuża l-qalba tal-IP GPIO Intel FPGA.

1. Iftaħ StratixV_blvds.qar file biex timporta d-disinn Stratix V example fis-softwer Intel Quartus Prime Standard Edition.
2. Emigra d-disinn example biex tuża l-qalba tal-IP GPIO Intel FPGA:
   • a. Fuq il-menu, agħżel Proġett ➤ Aġġorna l-Komponenti IP.
   • b. Ikklikkja darbtejn l-entità "ALIOBUF".
     Tidher it-tieqa tal-Maniġer tal-Plug-In MegaWizard għall-qalba tal-IP ALTIOBUF.
   • c. Itfi Match proġett/default.
   • d. Fil-familja tal-apparati Bħalissa magħżula, agħżel Arria 10.
   • e. Ikklikkja Finish u mbagħad ikklikkja Finish mill-ġdid.
   • f. Fil-kaxxa tad-djalogu li tidher, ikklikkja OK.
     Is-softwer Intel Quartus Prime Pro Edition iwettaq il-proċess ta 'migrazzjoni u mbagħad juri l-editur tal-parametri IP GPIO.
3. Ikkonfigura l-qalba tal-IP GPIO Intel FPGA biex tappoġġja buffer ta' input u output bidirezzjonali:
   • a. Fid-Direzzjoni tad-Data, agħżel Bidir.
   • b. Fil-wisa' tad-Data, daħħal 1.
   • c. Ixgħel Uża buffer differenzjali.
   • d. Ikklikkja Finish u ġġenera l-qalba tal-IP.
4. Qabbad il-moduli u l-portijiet tad-dħul u tal-ħruġ kif muri fil-figura li ġejja:
   Konnessjoni tal-Portijiet tad-Dħul u tal-Ħruġ Eżample għall-Apparat Intel Arria 10
5. Fl-Editur tal-Assenjazzjoni, assenja l-istandard I/O rilevanti kif muri fil-figura li ġejja. Tista 'wkoll tissettja s-saħħa attwali u l-għażliet tar-rata mnaqqsa. Inkella, is-softwer Intel Quartus Prime Standard Edition jassumi s-settings default għall-apparati Intel Arria 10—Differenzjali SSTL-18 Klassi I jew Klassi II I/O standard.
   L-Assenjazzjoni ta' l-I/O ta' BLVDS fl-Editur ta' l-Assenjazzjoni ta' l-Intel Quartus Prime għall-Apparat Intel Arria 10Nota:
   Għal apparati Intel Arria 10, tista 'tassenja manwalment kemm il-postijiet tal-pin p u n għal pins LVDS mal-Editur tal-Assenjazzjoni.
6. Iġbor u wettaq simulazzjoni funzjonali bis-softwer ModelSim – Intel FPGA Edition.

Informazzjoni Relatata

• ModelSim – Appoġġ tas-Software tal-Edizzjoni Intel FPGA
  Jipprovdi aktar informazzjoni dwar is-softwer ModelSim – Intel FPGA Edition u fih diversi links għal suġġetti bħall-installazzjoni, l-użu u s-soluzzjoni tal-problemi.
• Standards I/O għall-Interface BLVDS f'Apparat FPGA Intel f'paġna 7
  Jelenka l-labar u l-istandards I/O li tista 'tassenja manwalment fl-apparati Intel FPGA appoġġjati għall-applikazzjonijiet BLVDS.
• Disinn Eżamples għal AN 522
  Jipprovdi d-disinn Intel Quartus Prime examples użati f'din in-nota ta' applikazzjoni.

Disinn Eżample Linji Gwida għall-Apparat Intel MAX 10
Dawn il-passi huma applikabbli għal apparati Intel MAX 10 biss. Kun żgur li tuża l-qalba IP GPIO Lite Intel FPGA.

1. Oħloq qalba IP GPIO Lite Intel FPGA li tista 'tappoġġja buffer ta' input u output bidirezzjonali:
   • a. Instanzja l-qalba tal-IP GPIO Lite Intel FPGA.
   • b. Fid-Direzzjoni tad-Data, agħżel Bidir.
   • c. Fil-wisa' tad-Data, daħħal 1.
   • d. Ixgħel Uża psewdo differenzjali buffer.
   • e. Fil-modalità Reġistru, agħżel Bypass.
2. Qabbad il-moduli u l-portijiet tad-dħul u tal-ħruġ kif muri fil-figura li ġejja:
    Konnessjoni tal-Portijiet tad-Dħul u tal-Ħruġ Eżample għall-Apparat Intel MAX 10
3. Fl-Editur tal-Assenjazzjoni, assenja l-istandard I/O rilevanti kif muri fil-figura li ġejja. Tista 'wkoll tissettja s-saħħa attwali u l-għażliet tar-rata mnaqqsa. Inkella, is-softwer Intel Quartus Prime jassumi s-settings default.
   L-Assenjazzjoni ta' I/O BLVDS fl-Editur tal-Assenjazzjoni tal-Intel Quartus Prime għall-Apparat Intel MAX 10
4. Iġbor u wettaq simulazzjoni funzjonali bis-softwer ModelSim – Intel FPGA Edition.

Informazzjoni Relatata

• ModelSim – Appoġġ tas-Software tal-Edizzjoni Intel FPGA
  Jipprovdi aktar informazzjoni dwar is-softwer ModelSim – Intel FPGA Edition u fih diversi links għal suġġetti bħall-installazzjoni, l-użu u s-soluzzjoni tal-problemi.
• Standards I/O għall-Interface BLVDS f'Apparat FPGA Intel f'paġna 7
  Jelenka l-labar u l-istandards I/O li tista 'tassenja manwalment fl-apparati Intel FPGA appoġġjati għall-applikazzjonijiet BLVDS.
• Disinn Eżamples għal AN 522
  Jipprovdi d-disinn Intel Quartus Prime examples użati f'din in-nota ta' applikazzjoni.

Disinn Eżample Linji Gwida għall-Apparat Appoġġjat Kollha Ħlief Intel Arria 10, Intel Cyclone 10 GX, u Intel MAX 10

Dawn il-passi huma applikabbli għall-apparati kollha appoġġjati ħlief Intel Arria 10, Intel Cyclone 10 GX, u Intel MAX 10. Kun żgur li tuża l-qalba tal-IP ALTIOBUF.

1.  Oħloq qalba IP ALTIOBUF li tista 'tappoġġja buffer ta' input u output bidirezzjonali:
   • a. Istanzja l-qalba tal-IP ALTIOBUF.
   • b. Ikkonfigura l-modulu Bħala buffer bidirezzjonali.
   • c. F'X'inhu n-numru ta' buffers li għandhom jiġu istantanjati, daħħal 1.
   • d. Ixgħel Uża l-modalità differenzjali.
2. Qabbad il-moduli u l-portijiet tad-dħul u tal-ħruġ kif muri fil-figura li ġejja:
    Konnessjoni tal-Portijiet tad-Dħul u tal-Ħruġ Eżample għall-Apparat Appoġġjat Kollha Ħlief Intel Arria 10, Intel Cyclone 10 GX, u Intel MAX 10 Devices
3. Fl-Editur tal-Assenjazzjoni, assenja l-istandard I/O rilevanti kif muri fil-figura li ġejja skont it-tagħmir tiegħek. Tista 'wkoll tissettja s-saħħa attwali u l-għażliet tar-rata mnaqqsa. Inkella, is-softwer Intel Quartus Prime jassumi s-settings default.
   • Apparat Intel Cyclone 10 LP, Cyclone IV, Cyclone III, u Cyclone III LS—standard BLVDS I/O għall-pins bidirezzjonali p u n kif muri fil-figura li ġejja.
   • Apparati Stratix V, Stratix IV, Stratix III, Arria V, Arria II, u Cyclone V—Differenzjali SSTL-2 Klassi I jew Klassi II I/O standard.
     L-Assenjazzjoni ta' I/O BLVDS fl-Editur tal-Assenjazzjoni Intel Quartus PrimeNota: Tista' tassenja manwalment kemm il-postijiet tal-pin p u n għal kull apparat appoġġjat mal-Editur tal-Assenjazzjoni. Għall-apparati appoġġjati u l-brilli li tista 'tassenja manwalment, irreferi għall-informazzjoni relatata.
4. Iġbor u wettaq simulazzjoni funzjonali bis-softwer ModelSim – Intel FPGA Edition.

Example tar-Riżultati ta' Simulazzjoni Funzjonali
Meta s-sinjal oe jiġi affermat, il-FDS ikun fil-mod ta 'tħaddim tal-kitba. Meta s-sinjal oe jiġi deasserted, il-FDS ikun fil-mod ta 'tħaddim tal-qari.Nota:
Għal simulazzjoni bl-użu ta' Verilog HDL, tista' tuża t-testbench blvds_tb.v, li huwa inkluż fid-disinn rispettiv example.
Informazzjoni Relatata

• ModelSim – Appoġġ tas-Software tal-Edizzjoni Intel FPGA
  Jipprovdi aktar informazzjoni dwar is-softwer ModelSim – Intel FPGA Edition u fih diversi links għal suġġetti bħall-installazzjoni, l-użu u s-soluzzjoni tal-problemi.
• Standards I/O għall-Interface BLVDS f'Apparat FPGA Intel f'paġna 7
  Jelenka l-labar u l-istandards I/O li tista 'tassenja manwalment fl-apparati Intel FPGA appoġġjati għall-applikazzjonijiet BLVDS.
• Disinn Eżamples għal AN 522
  Jipprovdi d-disinn Intel Quartus Prime examples użati f'din in-nota ta' applikazzjoni.

Analiżi tal-Prestazzjoni

L-analiżi tal-prestazzjoni tal-BDVS multipoint turi l-impatt tat-terminazzjoni tal-karozzi tal-linja, it-tagħbija, il-karatteristiċi tas-sewwieq u tar-riċevitur, u l-post tar-riċevitur mis-sewwieq fuq is-sistema. Tista 'tuża d-disinn BLVDS inkluż examples biex tanalizza l-prestazzjoni ta' applikazzjoni multipunt:

•  Disinn taċ-ċiklun III BLVDS example—dan id-disinn example hija applikabbli għas-serje kollha ta 'apparat Stratix, Arria, u Cyclone appoġġjati. Għall-familja ta 'tagħmir Intel Arria 10 jew Intel Cyclone 10 GX, għandek bżonn temigra d-disinn example lill-familja ta ' l-apparat rispettiv l-ewwel qabel ma inti tista ' tużah.
• Disinn Intel MAX 10 BLVDS example—dan id-disinn example hija applikabbli għall-familja ta 'apparat Intel MAX 10.
• Disinn Intel Stratix 10 BLVDS example—dan id-disinn example hija applikabbli għall-familja ta 'apparat Intel Stratix 10.

Nota:
L-analiżi tal-prestazzjoni ta' multipoint BLVDS f'din it-taqsima hija bbażata fuq is-simulazzjoni tal-mudell tal-ispeċifikazzjoni tal-informazzjoni tal-buffer ta' input/output (IBIS) Cyclone III BLVDS f'HyperLynx*.
Intel jirrakkomanda li tuża dawn il-mudelli Intel IBIS għas-simulazzjoni:

• Apparati Stratix III, Stratix IV, u Stratix V—mudell Differenzjali SSTL-2 IBIS speċifiku għall-apparat
• Tagħmir Intel Stratix 10, Intel Arria 10(2) u Intel Cyclone 10 GX:
  •  Buffer tal-ħruġ—Mudell SSTL-18 IBIS differenzjali
  • Input buffer—mudell LVDS IBIS

Informazzjoni Relatata

• Il-paġna tal-Mudell Intel FPGA IBIS
  Jipprovdi downloads ta 'mudelli ta' apparat Intel FPGA.
•  Disinn Eżamples għal AN 522
  Jipprovdi d-disinn Intel Quartus Prime examples użati f'din in-nota ta' applikazzjoni.

Setup tas-Sistema

 Multipoint BLVDS ma Cyclone III BLVDS Transceivers
Din il-figura turi l-skematika ta 'topoloġija multipunt b'għaxar transceivers Cyclone III BLVDS (imsemmi U1 sa U10).Il-linja tat-trażmissjoni tax-xarabank hija preżunta li għandha l-karatteristiċi li ġejjin:

•  Linja strixxa
•  Impedenza karatteristika ta '50 Ω
• Kapaċitanza karatteristika ta '3.6 pF kull pulzier
•  Tul ta '10 pulzieri
• Il-mudelli Intel Arria 10 IBIS huma preliminari u mhumiex disponibbli fuq il-mudell Intel IBIS web paġna. Jekk teħtieġ dawn il-mudelli preliminari tal-Intel Arria 10 IBIS, ikkuntattja lil Intel.
• Impedenza karatteristika differenzjali tax-xarabank ta' madwar 100 Ω
•  Spazjar bejn kull transceiver ta '1 pulzier
• Xarabank mitmum fiż-żewġt itruf b'resistor tat-terminazzjoni RT

• Qawwa default tas-sewqan ta '12 mA
• L-issettjar tar-rata ta 'slew bil-mod awtomatikament
• Pin capacitance ta 'kull transceiver ta' 6 pF
•  Stub fuq kull transceiver BLVDS huwa mikrostrip ta '1 pulzier ta' impedenza karatteristika ta '50 Ω u kapaċità karatteristika ta' 3 pF kull pulzier
•  Il-kapaċità tal-konnessjoni (konnettur, kuxxinett, u via fil-PCB) ta 'kull transceiver max-xarabank hija preżunta li hija 2 pF
• Il-kapaċità totali ta 'kull tagħbija hija bejn wieħed u ieħor 11 pF

Għal spazjar tat-tagħbija ta '1 pulzier, il-kapaċità mqassma hija ugwali għal 11 pF kull pulzier. Biex tnaqqas ir-riflessjoni kkawżata mill-stubs, u wkoll biex ittaffi s-sinjali li joħorġu minnu
is-sewwieq, impedenza li tqabbel 50 Ω resistor RS titqiegħed fil-ħruġ ta 'kull transceiver.

Terminazzjoni tax-xarabank
L-impedenza effettiva tax-xarabank kompletament mgħobbija hija 52 Ω jekk tissostitwixxi l-capacitance karatteristika tax-xarabank u l-capacitance distribwita għal kull unità ta 'tul tas-setup fl-ekwazzjoni effettiva tal-impedenza differenzjali. Għall-aqwa integrità tas-sinjal, trid tqabbel RT ma' 52 Ω. Il-figuri li ġejjin juru l-effetti ta 'tqabbil, taħt, u over-terminazzjoni fuq il-forma ta' mewġ differenzjali (VID) fil-pins tad-dħul tar-riċevitur. Ir-rata tad-data hija 100 Mbps. F'dawn iċ-ċifri, it-terminazzjoni baxxa (RT = 25 Ω) tirriżulta f'riflessjonijiet u tnaqqis sinifikanti tal-marġini tal-istorbju. F'xi każijiet, taħt terminazzjoni saħansitra jikser il-limitu tar-riċevitur (VTH = ± 100 mV). Meta RT jinbidel għal 50 Ω, hemm marġini ta 'storbju sostanzjali fir-rigward ta' VTH u r-riflessjoni hija negliġibbli.

Effett tat-Terminazzjoni tax-Xarabank (Sewwieq f'U1, Riċevitur f'U2)
F'din il-figura, U1 jaġixxi bħala t-trasmettitur u U2 sa U10 huma r-riċevituri.

Effett tat-Terminazzjoni tax-Xarabank (Sewwieq f'U1, Riċevitur f'U10)
F'din il-figura, U1 jaġixxi bħala t-trasmettitur u U2 sa U10 huma r-riċevituri.

Effett tat-Terminazzjoni tax-Xarabank (Sewwieq f'U5, Riċevitur f'U6)
F'din il-figura, U5 huwa t-trasmettitur u l-bqija huma riċevituri.

Effett tat-Terminazzjoni tax-Xarabank (Sewwieq f'U5, Riċevitur f'U10)
F'din il-figura, U5 huwa t-trasmettitur u l-bqija huma riċevituri.Il-pożizzjoni relattiva tas-sewwieq u r-riċevitur fuq ix-xarabank taffettwa wkoll il-kwalità tas-sinjal riċevut. L-eqreb riċevitur għas-sewwieq jesperjenza l-agħar effett tal-linja ta 'trasmissjoni minħabba li f'dan il-post, ir-rata tat-tarf hija l-aktar mgħaġġla. Dan isir agħar meta s-sewwieq ikun jinsab fin-nofs tax-xarabank.
Per example, qabbel il-Figura 16 f'paġna 20 u l-Figura 18 f'paġna 21. VID fir-riċevitur U6 (sewwieq f'U5) juri tisfir akbar minn dak fir-riċevitur U2 (sewwieq f'U1). Min-naħa l-oħra, ir-rata tat-tarf titnaqqas meta r-riċevitur ikun jinsab aktar 'il bogħod mis-sewwieq. L-akbar ħin ta' żieda rreġistrat huwa 1.14 ns bis-sewwieq jinsab f'tarf wieħed tax-xarabank (U1) u r-riċevitur fit-tarf l-ieħor (U10).

Stub Tul
It-tul ta 'stub itwal mhux biss iżid il-ħin tat-titjira mis-sewwieq għar-riċevitur, iżda jirriżulta wkoll f'kapaċità ta' tagħbija akbar, li tikkawża riflessjoni akbar.

Effett taż-Żieda fit-Tul ta' Stub (Sewwieq f'U1, Riċevitur f'U10)
Din iċ-ċifra tqabbel il-VID f'U10 meta t-tul tal-istub jiżdied minn pulzier għal żewġ pulzieri u s-sewwieq ikun f'U1.

Stub Terminazzjoni
Trid tqabbel l-impedenza tas-sewwieq mal-impedenza karatteristika tal-istub. It-tqegħid ta 'resistor ta' terminazzjoni ta 'serje RS fl-output tas-sewwieq inaqqas ħafna l-effett negattiv tal-linja ta' trasmissjoni kkawżat minn stub twil u rati ta 'tarf veloċi. Barra minn hekk, RS jista 'jinbidel biex attenwa l-VID biex jissodisfa l-ispeċifikazzjoni tar-riċevitur.

Effett tat-Terminazzjoni ta' Stub (Sewwieq f'U1, Riċevitur f'U2 u U10)
Din iċ-ċifra tqabbel il-VID f'U2 u U10 meta U1 ikun qed jittrasmetti.

Sewwieq Slew Rate
Rata ta 'slew mgħaġġla tgħin biex ittejjeb il-ħin ta' żieda, speċjalment fir-riċevitur l-aktar 'il bogħod mis-sewwieq. Madankollu, rata ta 'slew aktar mgħaġġla tkabbar ukoll tisfir minħabba riflessjoni.

Effett tar-Rata tax-Xfer tas-Sewwieq (Sewwieq f'U1, Riċevitur f'U2 u U10)
Din il-figura turi l-effett tar-rata ta 'slew tas-sewwieq. Isir paragun bejn ir-rata ta 'slew bil-mod u veloċi b'saħħa tas-sewqan ta' 12 mA. Is-sewwieq jinsab f'U1 u l-forom tal-mewġ differenzjali f'U2 u U10 jiġu eżaminati.

Prestazzjoni Ġenerali tas-Sistema

L-ogħla rata tad-dejta sostnuta minn BLVDS b'ħafna punti hija determinata billi tħares lejn id-dijagramma tal-għajnejn tal-aktar riċevitur imbiegħed minn sewwieq. F'dan il-post, is-sinjal trażmess għandu l-inqas rata tat-tarf u jaffettwa l-ftuħ tal-għajnejn. Għalkemm il-kwalità tas-sinjal riċevut u l-għan tal-marġni tal-istorbju jiddependu fuq l-applikazzjonijiet, iktar ma tkun wiesgħa l-ftuħ tal-għajnejn, aħjar. Madankollu, trid tiċċekkja wkoll ir-riċevitur l-eqreb tas-sewwieq, minħabba li l-effetti tal-linja ta 'trażmissjoni għandhom tendenza li jkunu agħar jekk ir-riċevitur jinsab eqreb lejn is-sewwieq.
Figura 23. Dijagramma tal-għajnejn f'400 Mbps (Sewwieq f'U1, Riċevitur f'U2 u U10)
Din il-figura turi d-dijagrammi tal-għajnejn f'U2 (kurva ħamra) u U10 (kurva blu) għal rata tad-dejta f'400 Mbps. Jitter każwali ta 'intervall ta' unità ta '1% huwa preżunt fis-simulazzjoni. Is-sewwieq huwa f'U1 b'settings default tas-saħħa tal-kurrent u slew rate. Ix-xarabank hija kompletament mgħobbija bl-aħjar RT = 50 Ω. L-iżgħar ftuħ tal-għajnejn huwa f'U10, li huwa l-aktar 'il bogħod minn U1. L-għoli tal-għajnejn sampmmexxija fl-intervall ta ' l-unità 0.5 huwa 692 mV u 543 mV għal U2 u U10, rispettivament. Hemm marġini ta' storbju sostanzjali fir-rigward ta' VTH = ±100 mV għaż-żewġ każijiet.

Storja ta' Reviżjoni tad-Dokument għal AN 522: Implimentazzjoni ta' Interface LVDS tal-Bus f'Familji ta' Apparat Intel FPGA Sostnuti

Dokumenti / Riżorsi

intel AN 522 Implimentazzjoni Bus LVDS Interface f'Familji ta' Apparat FPGA Appoġġjati [pdfGwida għall-Utent AN 522 Implimentazzjoni Bus LVDS Interface f'Familji Appoġġjati ta' Apparat FPGA, AN 522, Implimentazzjoni Bus LVDS Interface f'Familji Appoġġjati ta' Apparat FPGA, Interface f'Familji Appoġġjati ta 'Apparat FPGA, Familji ta' Apparat FPGA

Referenzi

• Manwal għall-Utent