intel AN 522 implementujúce rozhranie LVDS zbernice v podporovaných rodinách zariadení FPGA

Bus LVDS (BLVDS) rozširuje možnosti LVDS point-to-point komunikácie na viacbodovú konfiguráciu. Multipoint BLVDS ponúka efektívne riešenie pre viacbodové backplane aplikácie.

Podpora implementácie BLVDS v zariadeniach Intel FPGA

Do týchto zariadení Intel môžete implementovať rozhrania BLVDS pomocou uvedených I/O štandardov.

Poznámka:
Programovateľné funkcie sily a rýchlosti otáčania v týchto zariadeniach vám umožňujú prispôsobiť si viacbodový systém pre maximálny výkon. Ak chcete určiť maximálnu podporovanú rýchlosť prenosu údajov, vykonajte simuláciu alebo meranie na základe vášho špecifického nastavenia systému a aplikácie.
Koniec BLVDSview na strane 4
Technológia BLVDS v zariadeniach Intel na strane 6
Spotreba energie BLVDS na strane 9
BLVDS Design Prample na strane 10
Analýza výkonu na strane 17
História revízií dokumentu pre AN 522: Implementácia rozhrania LVDS zbernice v podporovaných rodinách zariadení Intel FPGA na strane 25
Súvisiace informácie
Normy I/O pre rozhranie BLVDS v zariadeniach Intel FPGA na strane 7

Koniec BLVDSview

Typický viacbodový systém BLVDS pozostáva z niekoľkých párov vysielačov a prijímačov (transceiverov), ktoré sú pripojené na zbernicu.
Viacbodové BLVDSKonfigurácia na predchádzajúcom obrázku poskytuje obojsmernú poloduplexnú komunikáciu pri minimalizácii hustoty prepojenia. Akýkoľvek vysielač/prijímač môže prevziať úlohu vysielača, pričom zostávajúce vysielače/prijímače fungujú ako prijímače (v danom čase môže byť aktívny iba jeden vysielač). Riadenie prevádzky zbernice, buď prostredníctvom protokolu alebo hardvérového riešenia, je zvyčajne potrebné, aby sa predišlo sporom vodičov na zbernici. Výkon viacbodového BLVDS je značne ovplyvnený kapacitným zaťažením a ukončením na zbernici.
Úvahy o dizajne
Dobrý viacbodový dizajn musí brať do úvahy kapacitné zaťaženie a ukončenie na zbernici, aby sa dosiahla lepšia integrita signálu. Záťažovú kapacitu môžete minimalizovať výberom transceivera s nízkou kapacitou pinov, konektora s nízkou kapacitou a udržiavaním krátkej dĺžky výčnelku. Jedným z aspektov návrhu viacbodového BLVDS je efektívna diferenciálna impedancia plne zaťaženej zbernice, označovaná ako efektívna impedancia, a oneskorenie šírenia cez zbernicu. Ďalšie úvahy o návrhu viacbodového BLVDS zahŕňajú predpätie bezpečné pri poruche, typ konektora a pin-out, usporiadanie trasy zbernice PCB a špecifikácie okrajovej rýchlosti ovládača.
Efektívna impedancia
Efektívna impedancia závisí od charakteristickej impedancie Zo zbernice a kapacitného zaťaženia zbernice. Konektory, výčnelok na zásuvnej karte, obal a vstupná kapacita prijímača prispievajú ku kapacitnému zaťaženiu, čo znižuje efektívnu impedanciu zbernice.
Rovnica 1. Efektívna diferenciálna impedancia
Použite túto rovnicu na aproximáciu efektívnej diferenciálnej impedancie zaťaženej zbernice (Zeff).kde:

• Zdiff (Ω) ≈ 2 × Zo = diferenciálna charakteristická impedancia zbernice
•  Co (pF/palec) = charakteristická kapacita na jednotku dĺžky zbernice
• CL (pF) = kapacita každej záťaže
•  N = počet záťaží na autobuse
•  H (palec) = d × N = celková dĺžka zbernice
•  d (palec) = vzdialenosť medzi jednotlivými zásuvnými kartami
•  Cd (pF/palec) = CL/d = rozložená kapacita na jednotku dĺžky naprieč zbernicou

Zvýšenie zaťažovacej kapacity alebo užšia vzdialenosť medzi zásuvnými kartami znižuje efektívnu impedanciu. Pre optimalizáciu výkonu systému je dôležité zvoliť nízkokapacitný transceiver a konektor. Udržujte dĺžku každej koncovky prijímača medzi konektorom a I/O pinom transceivera čo najkratšiu.
Normalizovaná efektívna impedancia verzus Cd/Co
Tento obrázok ukazuje účinky rozloženej kapacity na normalizovanú efektívnu impedanciu.Na každom konci zbernice je potrebné ukončenie, pričom dáta prúdia oboma smermi. Aby ste znížili odraz a zvonenie na zbernici, musíte prispôsobiť ukončovací odpor efektívnej impedancii. Pre systém s Cd/Co = 3 je efektívna impedancia 0.5-násobok Zdiff. Pri dvojitých koncovkách na autobuse vodič vidí ekvivalentné zaťaženie 0.25-násobku Zdiff; a tým znižuje kolísanie signálov a rozdielovú hranicu šumu cez vstupy prijímača (ak sa používa štandardný ovládač LVDS). Ovládač BLVDS rieši tento problém zvýšením prúdu pohonu, aby sa dosiahol podobný objemtage otočte sa na vstupy prijímača.
Oneskorenie šírenia
Oneskorenie šírenia (tPD = Zo × Co) je časové oneskorenie cez prenosovú linku na jednotku dĺžky. Závisí to od charakteristickej impedancie a charakteristiky
kapacita autobusu.
Efektívne oneskorenie šírenia
Pre zaťaženú zbernicu môžete vypočítať efektívne oneskorenie šírenia pomocou tejto rovnice. Čas, za ktorý sa signál šíri z ovládača A do prijímača B, môžete vypočítať ako tPDEFF × dĺžka vedenia medzi ovládačom A a prijímačom B.

Technológia BLVDS v zariadeniach Intel

V podporovaných zariadeniach Intel je rozhranie BLVDS podporované v ľubovoľnom riadku alebo stĺpci I/banky, ktoré sú napájané VCCIO 1.8 V (zariadenia Intel Arria 10 a Intel Cyclone 10 GX) alebo 2.5 V (iné podporované zariadenia). V týchto I/O bankách je rozhranie podporované na diferenčných I/O kolíkoch, ale nie na vyhradenom hodinovom vstupe alebo výstupnom hodinovom kolíku. V zariadeniach Intel Arria 10 a Intel Cyclone 10 GX je však rozhranie BLVDS podporované na vyhradených hodinových kolíkoch, ktoré sa používajú ako všeobecné I/O.

•  Vysielač BLVDS používa dve výstupné vyrovnávacie pamäte s jedným koncom, pričom druhá výstupná vyrovnávacia pamäť je naprogramovaná ako invertovaná.
•  Prijímač BLVDS používa vyhradenú vstupnú vyrovnávaciu pamäť LVDS.

BLVDS I/O vyrovnávacie pamäte v podporovaných zariadeniachPoužite rôzne vstupné alebo výstupné vyrovnávacie pamäte v závislosti od typu aplikácie:

• Aplikácia Multidrop — použite vstupnú alebo výstupnú vyrovnávaciu pamäť v závislosti od toho, či je zariadenie určené na prevádzku ovládača alebo prijímača.
• Viacbodová aplikácia – výstupná vyrovnávacia pamäť a vstupná vyrovnávacia pamäť zdieľajú rovnaké I/O kolíky. Ak výstupná vyrovnávacia pamäť LVDS nevysiela signály, potrebujete signál aktivácie výstupu (oe).
•  Nepovoľujte ukončenie série na čipe (RS OCT) pre výstupnú vyrovnávaciu pamäť.
• Použite externé odpory na výstupných bufferoch, aby ste zabezpečili impedančné prispôsobenie pahýlu na zásuvnej karte.
• Nepovoľujte diferenciálne zakončenie na čipe (RD OCT) pre rozdielovú vstupnú vyrovnávaciu pamäť, pretože zakončenie zbernice je zvyčajne implementované pomocou externých ukončovacích odporov na oboch koncoch zbernice.

I/O štandardy pre rozhranie BLVDS v zariadeniach Intel FPGA
Rozhranie BLVDS môžete implementovať pomocou príslušných I/O štandardov a aktuálnych požiadaviek na silu pre podporované zariadenia Intel.
I/O štandard a funkcie Podpora rozhrania BLVDS v podporovaných zariadeniach Intel

1.  Pin DIFFIO_TX nepodporuje skutočné diferenciálne prijímače LVDS.

Ďalšie informácie nájdete v dokumentácii k príslušnému zariadeniu, ako je uvedené v sekcii súvisiace informácie:

• Informácie o priradení pinov nájdete na pine zariadenia files.
• Funkcie štandardov I/O nájdete v kapitole I/O v príručke k zariadeniu.
•  Elektrické špecifikácie nájdete v údajovom liste zariadenia alebo v dokumente s charakteristikami DC a spínania.

Súvisiace informácie

•  Pin-Out Intel Stratix 10 Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Pin-Out zariadenia Stratix III Files
•  Pin-Out zariadenia Intel Arria 10 Files
•  Pin-Out zariadenia Arria V Files
•  Pin-Out zariadenia Arria II GX Files
• Pin-Out zariadenia Intel Cyclone 10 GX Files
• Pin-Out zariadenia Intel Cyclone 10 LP Files
• Pin-Out zariadenia Cyclone V Files
•  Pin-Out zariadenia Cyclone IV Files
• Pin-Out zariadenia Cyclone III Files
• Pin-Out zariadenia Intel MAX 10 Files
• Intel Stratix 10 General Purpose I/O User Guide
•  I/O funkcie v zariadeniach Stratix V
•  I/O funkcie v zariadení Stratix IV
•  Funkcie I/O zariadenia Stratix III
• I/O funkcie v zariadeniach Stratix V
•  I/O funkcie v zariadení Stratix IV
•  Funkcie I/O zariadenia Stratix III
•  I/O a vysokorýchlostné I/O v zariadeniach Intel Arria 10
•  Funkcie I/O v zariadeniach Arria V
• I/O funkcie v zariadeniach Arria II
•  I/O a vysokorýchlostné I/O v zariadeniach Intel Cyclone 10 GX
•  I/O a vysokorýchlostné I/O v zariadeniach Intel Cyclone 10 LP
• I/O funkcie v zariadeniach Cyclone V
• I/O funkcie v zariadeniach Cyclone IV
•  I/O funkcie v rade zariadení Cyclone III
• Intel MAX 10 General Purpose I/O User Guide
•  Technický list zariadenia Intel Stratix 10
• Údaje o zariadení Stratix V
•  DC a spínacie charakteristiky pre zariadenia Stratix IV
•  Údaje o zariadení Stratix III: DC a spínacie charakteristiky
•  Technický list zariadenia Intel Arria 10
•  Údajový list zariadenia Arria V
• Údajový list zariadenia pre zariadenia Arria II
• Technický list zariadenia Intel Cyclone 10 GX
•  Technický list zariadenia Intel Cyclone 10 LP
•  Údajový list zariadenia Cyclone V
•  Údajový list zariadenia Cyclone IV
• Údajový list zariadenia Cyclone III
• Technický list zariadenia Intel MAX 10

Spotreba energie BLVDS

• Pred implementáciou svojho návrhu do zariadenia použite EPE založený na Exceli pre podporované zariadenie, ktoré používate, aby ste získali odhadovanú veľkosť I/O spotreby BLVDS.
•  Pre vstupné a obojsmerné kolíky je vstupná vyrovnávacia pamäť BLVDS vždy povolená. Vstupná vyrovnávacia pamäť BLVDS spotrebúva energiu, ak na zbernici dochádza k spínacej aktivite (naprampiné vysielače a prijímače odosielajú a prijímajú dáta, ale zariadenie Cyclone III nie je zamýšľaným príjemcom).
•  Ak používate BLVDS ako vstupnú vyrovnávaciu pamäť v multidrop alebo ako obojsmernú vyrovnávaciu pamäť vo viacbodových aplikáciách, spoločnosť Intel odporúča zadať rýchlosť prepínania, ktorá zahŕňa všetky aktivity na zbernici, nielen aktivity určené pre vstupnú vyrovnávaciu pamäť BLVDS zariadenia Intel.

Exampsúbor BLVDS I/O Data Entry v EPE
Tento obrázok ukazuje vstup BLVDS I/O v Cyclone III EPE. Informácie o štandardoch I/O na výber v EPE iných podporovaných zariadení Intel nájdete v súvisiacich informáciách.Spoločnosť Intel odporúča, aby ste po dokončení návrhu použili nástroj Intel Quartus Prime Power Analyzer Tool na vykonanie presnej analýzy I/O napájania BLVDS. Nástroj Power Analyzer Tool odhaduje výkon na základe špecifík návrhu po dokončení miesta a trasy. Nástroj Power Analyzer Tool aplikuje kombináciu užívateľom zadaných, zo simulácie odvodených a odhadovaných signálových aktivít, ktoré v kombinácii s podrobnými modelmi obvodov poskytujú veľmi presné odhady výkonu.
Súvisiace informácie

• Kapitola Analýza napájania, Príručka Intel Quartus Prime Pro Edition
  Poskytuje ďalšie informácie o nástroji Intel Quartus Prime Pro Edition Power Analyzer pre rodiny zariadení Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX.
• Kapitola Analýza napájania, Príručka Intel Quartus Prime Standard Edition
  Poskytuje viac informácií o nástroji Intel Quartus Prime Standard Edition Power Analyzer pre Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III a Intel MAX 10 rodín zariadení.
• Stránka Early Power Estimators (EPE) a Power Analyzer
  Poskytuje viac informácií o EPE a nástroji Intel Quartus Prime Power Analyzer.
• Implementácia rozhrania Bus LVDS v podporovaných rodinách zariadení Intel FPGA na strane 3
  Uvádza I/O štandardy, ktoré je potrebné vybrať v EPE na odhad spotreby energie BLVDS.

BLVDS Design Prample
Dizajn naprampTento súbor vám ukáže, ako vytvoriť inštanciu I/O vyrovnávacej pamäte BLVDS v podporovaných zariadeniach s príslušnými I/O (GPIO) IP jadrami na všeobecné použitie v softvéri Intel Quartus Prime.

•  Zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX – používajú jadro GPIO Intel FPGA IP.
•  Zariadenia Intel MAX 10—používajú jadro GPIO Lite Intel FPGA IP.
•  Všetky ostatné podporované zariadenia — použite jadro ALTIOBUF IP.

Dizajn si môžete stiahnuť naprample z odkazu v súvisiacich informáciách. Pre inštanciu vyrovnávacej pamäte BLVDS I/O spoločnosť Intel odporúča nasledujúce položky:

•  Implementujte jadro GPIO IP v obojsmernom režime so zapnutým diferenciálnym režimom.
•  Priraďte I/O štandard k obojsmerným kolíkom:
•  BLVDS – zariadenia Intel Cyclone 10 LP, Cyclone IV, Cyclone III a Intel MAX 10.
•  Diferenciálne SSTL-2 triedy I alebo triedy II – zariadenia Stratix V, Stratix IV, Stratix III, Arria V, Arria II a Cyclone V.
• Diferenciálny SSTL-18 triedy I alebo triedy II – zariadenia Intel Stratix 10, Intel Arria 10 a Intel Cyclone 10 GX.

Prevádzka vstupnej alebo výstupnej vyrovnávacej pamäte počas operácií zápisu a čítania

• Oe port prijíma oe signál z jadra zariadenia, aby povolil alebo zakázal výstupné vyrovnávacie pamäte s jedným koncom.
•  Počas operácie čítania udržujte oe signál na nízkej úrovni, aby ste dosiahli trojstavové výstupné vyrovnávacie pamäte.
•  Funkciou hradla AND je zastaviť návrat prenášaného signálu späť do jadra zariadenia. Diferenčná vstupná vyrovnávacia pamäť je vždy povolená.

Súvisiace informácie

•  I/O vyrovnávacia pamäť (ALTIOBUF) IP Core užívateľská príručka
•  Používateľská príručka GPIO IP Core
•  Príručky na implementáciu I/O Intel MAX 10
• Úvod do Intel FPGA IP jadier
• Dizajn naprampmenej za AN 522

Poskytuje dizajn Intel Quartus Prime examppoužité v tejto poznámke k aplikácii.
Dizajn naprample Pokyny pre zariadenia Intel Stratix 10
Tieto kroky sa vzťahujú len na zariadenia Intel Stratix 10. Uistite sa, že používate jadro GPIO Intel FPGA IP.

1. Vytvorte jadro GPIO Intel FPGA IP, ktoré môže podporovať obojsmernú vstupnú a výstupnú vyrovnávaciu pamäť:
   • a. Instantizujte jadro GPIO Intel FPGA IP.
   • b. V časti Smer údajov vyberte položku Bidir.
   • c. Do poľa Šírka údajov zadajte 1.
   • d. Zapnite možnosť Použiť rozdielovú vyrovnávaciu pamäť.
   • e. V režime registrácie vyberte žiadne.
2. Pripojte moduly a vstupné a výstupné porty, ako je znázornené na nasledujúcom obrázku:
   Vstupné a výstupné porty Pripojenie Príkladample pre zariadenia Intel Stratix 10
3. V editore priradenia priraďte príslušný I/O štandard, ako je znázornené na nasledujúcom obrázku. Môžete tiež nastaviť možnosti aktuálnej sily a rýchlosti. V opačnom prípade softvér Intel Quartus Prime prevezme predvolené nastavenia.
   BLVDS I/O Assignment v editore Intel Quartus Prime Assignment Editor pre zariadenia Intel Stratix 10
4. Zostavte a vykonajte funkčnú simuláciu pomocou softvéru ModelSim* – Intel FPGA Edition.

Súvisiace informácie

• ModelSim – softvérová podpora Intel FPGA Edition
  Poskytuje viac informácií o softvéri ModelSim – Intel FPGA Edition a obsahuje rôzne odkazy na témy, ako je inštalácia, používanie a riešenie problémov.
• Normy I/O pre rozhranie BLVDS v zariadeniach Intel FPGA na strane 7
  Uvádza piny a I/O štandardy, ktoré môžete manuálne priradiť podporovaným zariadeniam Intel FPGA pre aplikácie BLVDS.
• Dizajn naprampmenej za AN 522
  Poskytuje dizajn Intel Quartus Prime examppoužité v tejto poznámke k aplikácii.

Dizajn naprample Pokyny pre zariadenia Intel Arria 10
Tieto kroky sa vzťahujú len na zariadenia Intel Arria 10 používajúce Intel Quartus Prime Standard Edition. Uistite sa, že používate jadro GPIO Intel FPGA IP.

1. Otvorte StratixV_blvds.qar file importovať dizajn Stratix V naprample do softvéru Intel Quartus Prime Standard Edition.
2. Migrujte dizajn naprampPoužite jadro GPIO Intel FPGA IP:
   • a. V ponuke vyberte Project ➤ Upgrade IP Components.
   • b. Dvakrát kliknite na entitu „ALIOBUF“.
     Zobrazí sa okno MegaWizard Plug-In Manager pre jadro ALTIOBUF IP.
   • c. Vypnite Match project/default.
   • d. V skupine Aktuálne vybraté zariadenia vyberte Arria 10.
   • e. Kliknite na tlačidlo Dokončiť a potom znova na tlačidlo Dokončiť.
   • f. V zobrazenom dialógovom okne kliknite na tlačidlo OK.
     Softvér Intel Quartus Prime Pro Edition vykoná proces migrácie a potom zobrazí editor parametrov IP GPIO.
3. Nakonfigurujte jadro GPIO Intel FPGA IP na podporu obojsmernej vstupnej a výstupnej vyrovnávacej pamäte:
   • a. V časti Smer údajov vyberte položku Bidir.
   • b. Do poľa Šírka údajov zadajte 1.
   • c. Zapnite možnosť Použiť rozdielovú vyrovnávaciu pamäť.
   • d. Kliknite na tlačidlo Dokončiť a vygenerujte jadro IP.
4. Pripojte moduly a vstupné a výstupné porty, ako je znázornené na nasledujúcom obrázku:
   Vstupné a výstupné porty Pripojenie Príkladample pre zariadenia Intel Arria 10
5. V editore priradenia priraďte príslušný I/O štandard, ako je znázornené na nasledujúcom obrázku. Môžete tiež nastaviť možnosti aktuálnej sily a rýchlosti. V opačnom prípade softvér Intel Quartus Prime Standard Edition predpokladá predvolené nastavenia pre zariadenia Intel Arria 10 – Diferenciálny SSTL-18 Class I alebo Class II I/O štandard.
   BLVDS I/O Assignment v editore Intel Quartus Prime Assignment Editor pre zariadenia Intel Arria 10Poznámka:
   Pre zariadenia Intel Arria 10 môžete manuálne priradiť umiestnenie kolíkov p aj n pre kolíky LVDS pomocou Editora priradenia.
6. Zostavte a vykonajte funkčnú simuláciu pomocou softvéru ModelSim – Intel FPGA Edition.

Súvisiace informácie

• ModelSim – softvérová podpora Intel FPGA Edition
  Poskytuje viac informácií o softvéri ModelSim – Intel FPGA Edition a obsahuje rôzne odkazy na témy, ako je inštalácia, používanie a riešenie problémov.
• Normy I/O pre rozhranie BLVDS v zariadeniach Intel FPGA na strane 7
  Uvádza piny a I/O štandardy, ktoré môžete manuálne priradiť podporovaným zariadeniam Intel FPGA pre aplikácie BLVDS.
• Dizajn naprampmenej za AN 522
  Poskytuje dizajn Intel Quartus Prime examppoužité v tejto poznámke k aplikácii.

Dizajn naprample Pokyny pre zariadenia Intel MAX 10
Tieto kroky platia len pre zariadenia Intel MAX 10. Uistite sa, že používate jadro GPIO Lite Intel FPGA IP.

1. Vytvorte jadro GPIO Lite Intel FPGA IP, ktoré môže podporovať obojsmernú vstupnú a výstupnú vyrovnávaciu pamäť:
   • a. Instantizujte jadro GPIO Lite Intel FPGA IP.
   • b. V časti Smer údajov vyberte položku Bidir.
   • c. Do poľa Šírka údajov zadajte 1.
   • d. Zapnite možnosť Použiť pseudo diferenciálnu vyrovnávaciu pamäť.
   • e. V režime registrácie vyberte možnosť Obísť.
2. Pripojte moduly a vstupné a výstupné porty, ako je znázornené na nasledujúcom obrázku:
    Vstupné a výstupné porty Pripojenie Príkladample pre zariadenia Intel MAX 10
3. V editore priradenia priraďte príslušný I/O štandard, ako je znázornené na nasledujúcom obrázku. Môžete tiež nastaviť možnosti aktuálnej sily a rýchlosti. V opačnom prípade softvér Intel Quartus Prime prevezme predvolené nastavenia.
   BLVDS I/O Assignment v editore Intel Quartus Prime Assignment Editor pre zariadenia Intel MAX 10
4. Zostavte a vykonajte funkčnú simuláciu pomocou softvéru ModelSim – Intel FPGA Edition.

Súvisiace informácie

• ModelSim – softvérová podpora Intel FPGA Edition
  Poskytuje viac informácií o softvéri ModelSim – Intel FPGA Edition a obsahuje rôzne odkazy na témy, ako je inštalácia, používanie a riešenie problémov.
• Normy I/O pre rozhranie BLVDS v zariadeniach Intel FPGA na strane 7
  Uvádza piny a I/O štandardy, ktoré môžete manuálne priradiť podporovaným zariadeniam Intel FPGA pre aplikácie BLVDS.
• Dizajn naprampmenej za AN 522
  Poskytuje dizajn Intel Quartus Prime examppoužité v tejto poznámke k aplikácii.

Dizajn naprample Pokyny pre všetky podporované zariadenia okrem Intel Arria 10, Intel Cyclone 10 GX a Intel MAX 10

Tieto kroky platia pre všetky podporované zariadenia okrem Intel Arria 10, Intel Cyclone 10 GX a Intel MAX 10. Uistite sa, že používate jadro ALTIOBUF IP.

1.  Vytvorte jadro ALTIOBUF IP, ktoré môže podporovať obojsmernú vstupnú a výstupnú vyrovnávaciu pamäť:
   • a. Instantizujte jadro ALTIOBUF IP.
   • b. Nakonfigurujte modul ako obojsmernú vyrovnávaciu pamäť.
   • c. Do poľa Aký je počet vyrovnávacích pamätí, ktoré sa majú vytvoriť, zadajte 1.
   • d. Zapnite Použiť rozdielový režim.
2. Pripojte moduly a vstupné a výstupné porty, ako je znázornené na nasledujúcom obrázku:
    Vstupné a výstupné porty Pripojenie Príkladample pre všetky podporované zariadenia okrem zariadení Intel Arria 10, Intel Cyclone 10 GX a Intel MAX 10
3. V Editore priradení priraďte príslušný I/O štandard, ako je znázornené na nasledujúcom obrázku, podľa vášho zariadenia. Môžete tiež nastaviť možnosti aktuálnej sily a rýchlosti. V opačnom prípade softvér Intel Quartus Prime prevezme predvolené nastavenia.
   • Zariadenia Intel Cyclone 10 LP, Cyclone IV, Cyclone III a Cyclone III LS – štandard BLVDS I/O k obojsmerným kolíkom p a n, ako je znázornené na nasledujúcom obrázku.
   • Zariadenia Stratix V, Stratix IV, Stratix III, Arria V, Arria II a Cyclone V – Diferenciálny I/O štandard SSTL-2 triedy I alebo triedy II.
     BLVDS I/O Assignment v Intel Quartus Prime Assignment EditorPoznámka: Pomocou Editora priradení môžete manuálne priradiť polohy kolíkov p aj n pre každé podporované zariadenie. Podporované zariadenia a piny, ktoré môžete manuálne priradiť, nájdete v súvisiacich informáciách.
4. Zostavte a vykonajte funkčnú simuláciu pomocou softvéru ModelSim – Intel FPGA Edition.

Example výsledkov funkčnej simulácie
Keď je aktivovaný signál oe, BLVDS je v režime operácie zápisu. Keď je signál oe deaktivovaný, BLVDS je v režime čítania.Poznámka:
Na simuláciu pomocou Verilog HDL môžete použiť testbench blvds_tb.v, ktorý je súčasťou príslušného návrhu napr.ample.
Súvisiace informácie

• ModelSim – softvérová podpora Intel FPGA Edition
  Poskytuje viac informácií o softvéri ModelSim – Intel FPGA Edition a obsahuje rôzne odkazy na témy, ako je inštalácia, používanie a riešenie problémov.
• Normy I/O pre rozhranie BLVDS v zariadeniach Intel FPGA na strane 7
  Uvádza piny a I/O štandardy, ktoré môžete manuálne priradiť podporovaným zariadeniam Intel FPGA pre aplikácie BLVDS.
• Dizajn naprampmenej za AN 522
  Poskytuje dizajn Intel Quartus Prime examppoužité v tejto poznámke k aplikácii.

Analýza výkonnosti

Viacbodová analýza výkonu BLVDS demonštruje vplyv ukončenia zbernice, zaťaženia, charakteristík ovládača a prijímača a umiestnenia prijímača z ovládača na systém. Môžete použiť priložený dizajn BLVDS naprampanalyzovať výkon viacbodovej aplikácie:

•  Cyclone III BLVDS prevedenie example—tento dizajn naprampSúbor je použiteľný pre všetky podporované série zariadení Stratix, Arria a Cyclone. Pre rodinu zariadení Intel Arria 10 alebo Intel Cyclone 10 GX musíte migrovať dizajn example do príslušnej rodiny zariadení, než ju budete môcť použiť.
• Dizajn Intel MAX 10 BLVDS example—tento dizajn naprample je použiteľný pre rodinu zariadení Intel MAX 10.
• Dizajn Intel Stratix 10 BLVDS example—tento dizajn naprample sa vzťahuje na rodinu zariadení Intel Stratix 10.

Poznámka:
Analýza výkonnosti viacbodového BLVDS v tejto časti je založená na modelovej simulácii špecifikácie vstupno/výstupnej vyrovnávacej pamäte Cyclone III BLVDS (IBIS) v HyperLynx*.
Spoločnosť Intel odporúča, aby ste na simuláciu používali tieto modely Intel IBIS:

• Zariadenia Stratix III, Stratix IV a Stratix V – diferenciálny model SSTL-2 IBIS špecifický pre zariadenie
• Zariadenia Intel Stratix 10, Intel Arria 10(2) a Intel Cyclone 10 GX:
  •  Výstupná vyrovnávacia pamäť – diferenciálny model SSTL-18 IBIS
  • Vstupná vyrovnávacia pamäť – model LVDS IBIS

Súvisiace informácie

• Stránka modelu Intel FPGA IBIS
  Poskytuje sťahovanie modelov zariadení Intel FPGA.
•  Dizajn naprampmenej za AN 522
  Poskytuje dizajn Intel Quartus Prime examppoužité v tejto poznámke k aplikácii.

Nastavenie systému

 Viacbodové BLVDS s vysielačmi a prijímačmi Cyclone III BLVDS
Tento obrázok znázorňuje schému viacbodovej topológie s desiatimi vysielačmi/prijímačmi Cyclone III BLVDS (s názvom U1 až U10).Predpokladá sa, že zbernicová prenosová linka má nasledujúce charakteristiky:

•  Pásová čiara
•  Charakteristická impedancia 50 Ω
• Charakteristická kapacita 3.6 pF na palec
•  Dĺžka 10 palcov
• Modely Intel Arria 10 IBIS sú predbežné a nie sú dostupné na modeli Intel IBIS web stránku. Ak požadujete tieto predbežné modely Intel Arria 10 IBIS, kontaktujte spoločnosť Intel.
• Rozdielová charakteristická impedancia zbernice približne 100 Ω
•  Vzdialenosť medzi každým vysielačom a prijímačom je 1 palec
• Zbernica ukončená na oboch koncoch ukončovacím odporom RT

• Predvolená sila pohonu 12 mA
• Nastavenia pomalého nábehu v predvolenom nastavení
• Kapacita pinov každého transceivera 6 pF
•  Stub na každom BLVDS transceiveri je 1-palcový mikropásik s charakteristickou impedanciou 50 Ω a charakteristickou kapacitou 3 pF na palec
•  Kapacita pripojenia (konektor, podložka a cez dosku s plošnými spojmi) každého vysielača a prijímača k zbernici sa predpokladá na 2 pF
• Celková kapacita každej záťaže je približne 11 pF

Pre 1-palcový rozstup záťaže sa rozložená kapacita rovná 11 pF na palec. Na zníženie odrazu spôsobeného pahýľmi a tiež na zoslabenie signálov vychádzajúcich z nich
budiča, impedančne prispôsobený odpor RS 50 Ω je umiestnený na výstupe každého transceivera.

Ukončenie autobusu
Efektívna impedancia plne zaťaženej zbernice je 52 Ω, ak do rovnice efektívnej diferenciálnej impedancie dosadíte charakteristickú kapacitu zbernice a rozloženú kapacitu na jednotku dĺžky nastavenia. Pre optimálnu integritu signálu musíte prispôsobiť RT na 52 Ω. Nasledujúce obrázky znázorňujú účinky prispôsobeného, ​​nedostatočného a nadmerného ukončenia na diferenciálny priebeh (VID) na vstupných kolíkoch prijímača. Dátová rýchlosť je 100 Mbps. Na týchto obrázkoch má podterminácia (RT = 25 Ω) za následok odrazy a výrazné zníženie šumu. V niektorých prípadoch pri ukončení dokonca prekračuje prah prijímača (VTH = ±100 mV). Keď sa RT zmení na 50 Ω, existuje značná rezerva šumu vzhľadom na VTH a odraz je zanedbateľný.

Účinok ukončenia zbernice (ovládač v U1, prijímač v U2)
Na tomto obrázku U1 pôsobí ako vysielač a U2 až U10 sú prijímače.

Účinok ukončenia zbernice (ovládač v U1, prijímač v U10)
Na tomto obrázku U1 pôsobí ako vysielač a U2 až U10 sú prijímače.

Účinok ukončenia zbernice (ovládač v U5, prijímač v U6)
Na tomto obrázku je U5 vysielač a zvyšok sú prijímače.

Účinok ukončenia zbernice (ovládač v U5, prijímač v U10)
Na tomto obrázku je U5 vysielač a zvyšok sú prijímače.Relatívna poloha vodiča a prijímača na zbernici tiež ovplyvňuje kvalitu prijímaného signálu. Najbližší prijímač k vodiču má najhorší efekt prenosovej linky, pretože na tomto mieste je rýchlosť okrajov najrýchlejšia. To je ešte horšie, keď sa vodič nachádza v strede autobusu.
Napríkladampporovnajte Obrázok 16 na strane 20 a Obrázok 18 na strane 21. VID na prijímači U6 (ovládač na U5) ukazuje väčšie zvonenie ako na prijímači U2 (ovládač na U1). Na druhej strane, okrajová rýchlosť sa spomalí, keď sa prijímač nachádza ďalej od vodiča. Najväčšia zaznamenaná doba nábehu je 1.14 ns s ovládačom umiestneným na jednom konci zbernice (U1) a prijímačom na druhom konci (U10).

Dĺžka pahýľa
Dlhšia dĺžka pahýlu nielen zvyšuje čas letu od vodiča k prijímaču, ale má za následok aj väčšiu zaťažovaciu kapacitu, čo spôsobuje väčší odraz.

Vplyv zväčšujúcej sa dĺžky pahýľa (ovládač v U1, prijímač v U10)
Tento obrázok porovnáva VID pri U10, keď sa dĺžka výčnelku zväčší z jedného palca na dva palce a vodič je pri U1.

Stub Ukončenie
Musíte zosúladiť impedanciu budiča s charakteristickou impedanciou pahýľa. Umiestnenie sériového ukončovacieho rezistora RS na výstup budiča výrazne znižuje nepriaznivý efekt prenosového vedenia spôsobený dlhými výstupkami a rýchlymi okrajovými rýchlosťami. Okrem toho je možné zmeniť RS na zoslabenie VID tak, aby vyhovovalo špecifikácii prijímača.

Účinok ukončenia ústupu (ovládač v U1, prijímač v U2 a U10)
Tento obrázok porovnáva VID na U2 a U10, keď U1 vysiela.

Rýchlosť jazdy vodiča
Rýchla rýchlosť nábehu pomáha skrátiť čas nábehu, najmä na prijímači, ktorý je najďalej od vodiča. Vyššia rýchlosť otáčania však tiež zväčšuje zvonenie v dôsledku odrazu.

Vplyv rýchlosti vodiča (ovládač v U1, prijímač v U2 a U10)
Tento obrázok ukazuje vplyv rýchlosti otáčania vodiča. Urobí sa porovnanie medzi pomalou a rýchlou rýchlosťou otáčania s 12 mA silou pohonu. Budič je na U1 a skúmajú sa diferenciálne priebehy na U2 a U10.

Celkový výkon systému

Najvyššia dátová rýchlosť podporovaná viacbodovým BLVDS je určená pohľadom na diagram oka prijímača, ktorý je najďalej od ovládača. V tomto mieste má vysielaný signál najpomalšiu hranu a ovplyvňuje otvorenie oka. Hoci kvalita prijímaného signálu a cieľová hranica šumu závisia od aplikácií, čím širší je otvor pre oči, tým lepšie. Musíte však skontrolovať aj prijímač najbližšie k ovládaču, pretože účinky prenosovej linky bývajú horšie, ak je prijímač umiestnený bližšie k ovládaču.
Obrázok 23. Diagram oka pri 400 Mbps (ovládač v U1, prijímač v U2 a U10)
Tento obrázok znázorňuje diagramy oka pri U2 (červená krivka) a U10 (modrá krivka) pre dátovú rýchlosť 400 Mbps. V simulácii sa predpokladá náhodný jitter s 1% jednotkovým intervalom. Ovládač je na U1 s predvoleným nastavením sily prúdu a rýchlosti otáčania. Zbernica je plne zaťažená s optimálnym RT = 50 Ω. Najmenší otvor oka je pri U10, čo je najďalej od U1. Výška očí sampvedené v intervale 0.5 jednotky je 692 mV a 543 mV pre U2 a U10, v tomto poradí. V oboch prípadoch existuje značná hranica šumu vzhľadom na VTH = ±100 mV.

História revízií dokumentu pre AN 522: Implementácia rozhrania LVDS zbernice v podporovaných rodinách zariadení Intel FPGA

Dokumenty / zdroje

intel AN 522 implementujúce rozhranie LVDS zbernice v podporovaných rodinách zariadení FPGA [pdf] Používateľská príručka AN 522 Implementácia zbernicového rozhrania LVDS v podporovaných rodinách zariadení FPGA, AN 522, Implementácia zbernicového LVDS rozhrania v podporovaných rodinách zariadení FPGA, rozhranie v podporovaných rodinách zariadení FPGA, rodinách zariadení FPGA

Referencie

• Používateľská príručka