intel AN 522 Εφαρμογή διεπαφής LVDS διαύλου σε υποστηριζόμενες οικογένειες συσκευών FPGA

Το Bus LVDS (BLVDS) επεκτείνει τη δυνατότητα της επικοινωνίας LVDS point-to-point σε διαμόρφωση πολλαπλών σημείων. Το Multipoint BLVDS προσφέρει μια αποτελεσματική λύση για εφαρμογές πολλαπλών σημείων backplane.

Υποστήριξη υλοποίησης BLVDS σε συσκευές Intel FPGA

Μπορείτε να εφαρμόσετε διασυνδέσεις BLVDS σε αυτές τις συσκευές Intel χρησιμοποιώντας τα αναφερόμενα πρότυπα I/O.

Σημείωμα:
Οι προγραμματιζόμενες δυνατότητες ισχύος και ταχύτητας κίνησης σε αυτές τις συσκευές σάς επιτρέπουν να προσαρμόσετε το σύστημα πολλαπλών σημείων για μέγιστη απόδοση. Για να προσδιορίσετε τη μέγιστη υποστηριζόμενη ταχύτητα δεδομένων, εκτελέστε μια προσομοίωση ή μέτρηση με βάση τη συγκεκριμένη ρύθμιση και εφαρμογή του συστήματος.
BLVDS Πάνωview στη σελίδα 4
Τεχνολογία BLVDS σε συσκευές Intel στη σελίδα 6
Κατανάλωση ισχύος BLVDS στη σελίδα 9
BLVDS Design Exampστη σελίδα 10
Ανάλυση απόδοσης στη σελίδα 17
Ιστορικό αναθεώρησης εγγράφου για AN 522: Υλοποίηση διασύνδεσης διαύλου LVDS σε υποστηριζόμενες οικογένειες συσκευών Intel FPGA στη σελίδα 25
Σχετικές Πληροφορίες
Πρότυπα I/O για διεπαφή BLVDS σε συσκευές Intel FPGA στη σελίδα 7

BLVDS Πάνωview

Το τυπικό σύστημα πολλαπλών σημείων BLVDS αποτελείται από έναν αριθμό ζευγών πομπών και δεκτών (πομποδέκτες) που συνδέονται με το δίαυλο.
BLVDS πολλαπλών σημείωνΗ διαμόρφωση στο προηγούμενο σχήμα παρέχει αμφίδρομη ημιαμφίδρομη επικοινωνία ενώ ελαχιστοποιεί την πυκνότητα διασύνδεσης. Οποιοσδήποτε πομποδέκτης μπορεί να αναλάβει το ρόλο ενός πομπού, με τους υπόλοιπους πομποδέκτες να λειτουργούν ως δέκτες (μόνο ένας πομπός μπορεί να είναι ενεργός κάθε φορά). Ο έλεγχος της κυκλοφορίας των λεωφορείων, είτε μέσω πρωτοκόλλου είτε μέσω λύσης υλικού απαιτείται συνήθως για να αποφευχθεί η διαμάχη του οδηγού στο λεωφορείο. Η απόδοση ενός BLVDS πολλαπλών σημείων επηρεάζεται σε μεγάλο βαθμό από τη χωρητική φόρτωση και τον τερματισμό στο δίαυλο.
Σχεδιασμοί
Ένας καλός σχεδιασμός πολλαπλών σημείων πρέπει να λαμβάνει υπόψη το χωρητικό φορτίο και τον τερματισμό στο δίαυλο για να αποκτήσει καλύτερη ακεραιότητα σήματος. Μπορείτε να ελαχιστοποιήσετε την χωρητικότητα φορτίου επιλέγοντας έναν πομποδέκτη με χαμηλή χωρητικότητα ακροδεκτών, έναν σύνδεσμο με χαμηλή χωρητικότητα και διατηρώντας το μήκος του στελέχους μικρό. Ένα από τα πολυσημεία σχεδιασμού του BLVDS είναι η αποτελεσματική διαφορική αντίσταση ενός πλήρως φορτωμένου διαύλου, που αναφέρεται ως ενεργή σύνθετη αντίσταση, και η καθυστέρηση διάδοσης μέσω του διαύλου. Άλλα ζητήματα σχεδιασμού BLVDS πολλαπλών σημείων περιλαμβάνουν την ασφαλή πόλωση, τον τύπο σύνδεσης και το pin-out, τη διάταξη ίχνους διαύλου PCB και τις προδιαγραφές ταχύτητας ακμών οδηγού.
Αποτελεσματική σύνθετη αντίσταση
Η αποτελεσματική σύνθετη αντίσταση εξαρτάται από τη χαρακτηριστική σύνθετη αντίσταση ίχνους διαύλου Zo και τη χωρητική φόρτιση στο δίαυλο. Οι σύνδεσμοι, το στέλεχος στην κάρτα plug-in, η συσκευασία και η χωρητικότητα εισόδου του δέκτη συμβάλλουν στη χωρητική φόρτιση, η οποία μειώνει την ενεργή αντίσταση του διαύλου.
Εξίσωση 1. Εξίσωση αποτελεσματικής διαφορικής αντίστασης
Χρησιμοποιήστε αυτήν την εξίσωση για να προσεγγίσετε την αποτελεσματική διαφορική αντίσταση του φορτωμένου διαύλου (Zeff).Οπου:

• Zdiff (Ω) ≈ 2 × Zo = η διαφορική χαρακτηριστική σύνθετη αντίσταση του διαύλου
•  Co (pF/inch) = χαρακτηριστική χωρητικότητα ανά μονάδα μήκους του διαύλου
• CL (pF) = χωρητικότητα κάθε φορτίου
•  N = αριθμός φορτίων στο λεωφορείο
•  H (ίντσα) = d × N = συνολικό μήκος του διαύλου
•  d (ίντσα) = απόσταση μεταξύ κάθε κάρτας προσθήκης
•  Cd (pF/ίντσα) = CL/d = κατανεμημένη χωρητικότητα ανά μονάδα μήκους σε όλο το δίαυλο

Η αύξηση της χωρητικότητας φορτίου ή η στενότερη απόσταση μεταξύ των καρτών plug-in μειώνει την αποτελεσματική αντίσταση. Για να βελτιστοποιήσετε την απόδοση του συστήματος, είναι σημαντικό να επιλέξετε πομποδέκτη και υποδοχή χαμηλής χωρητικότητας. Διατηρήστε το μήκος κάθε στελέχους δέκτη μεταξύ της υποδοχής και της ακίδας I/O του πομποδέκτη όσο το δυνατόν πιο σύντομο.
Κανονικοποιημένη αποτελεσματική αντίσταση έναντι Cd/Co
Αυτό το σχήμα δείχνει τα αποτελέσματα της κατανεμημένης χωρητικότητας στην κανονικοποιημένη ενεργή αντίσταση.Απαιτείται τερματισμός σε κάθε άκρο του διαύλου, ενώ τα δεδομένα ρέουν και προς τις δύο κατευθύνσεις. Για να μειώσετε την ανάκλαση και το κουδούνισμα στο δίαυλο, πρέπει να ταιριάξετε την αντίσταση τερματισμού με την ενεργή αντίσταση. Για ένα σύστημα με Cd/Co = 3, η αποτελεσματική αντίσταση είναι 0.5 φορές του Zdiff. Με διπλούς τερματισμούς στο λεωφορείο, ο οδηγός βλέπει ισοδύναμο φορτίο 0.25 φορές Zdiff. και έτσι μειώνει την ταλάντευση των σημάτων και το διαφορικό περιθώριο θορύβου στις εισόδους του δέκτη (εάν χρησιμοποιείται τυπικό πρόγραμμα οδήγησης LVDS). Το πρόγραμμα οδήγησης BLVDS αντιμετωπίζει αυτό το ζήτημα αυξάνοντας το ρεύμα της μονάδας για να επιτύχει παρόμοια έντασηtage ταλάντευση στις εισόδους του δέκτη.
Καθυστέρηση διάδοσης
Η καθυστέρηση διάδοσης (tPD = Zo × Co) είναι η χρονική καθυστέρηση μέσω της γραμμής μετάδοσης ανά μονάδα μήκους. Εξαρτάται από τη χαρακτηριστική αντίσταση και χαρακτηριστικό
χωρητικότητα του λεωφορείου.
Καθυστέρηση αποτελεσματικής διάδοσης
Για έναν φορτωμένο δίαυλο, μπορείτε να υπολογίσετε την πραγματική καθυστέρηση διάδοσης με αυτήν την εξίσωση. Μπορείτε να υπολογίσετε το χρόνο μετάδοσης του σήματος από τον οδηγό Α στον δέκτη Β ως tPDEFF × μήκος γραμμής μεταξύ του προγράμματος οδήγησης Α και του δέκτη Β.

Τεχνολογία BLVDS σε συσκευές Intel

Σε υποστηριζόμενες συσκευές Intel, η διεπαφή BLVDS υποστηρίζεται σε οποιαδήποτε γραμμή ή στήλη I/bank που τροφοδοτείται από VCCIO 1.8 V (συσκευές Intel Arria 10 και Intel Cyclone 10 GX) ή 2.5 V (άλλες υποστηριζόμενες συσκευές). Σε αυτές τις τράπεζες I/O, η διασύνδεση υποστηρίζεται στους διαφορικούς ακροδέκτες I/O αλλά όχι στους ειδικούς ακροδέκτες εισόδου ρολογιού ή εξόδου ρολογιού. Ωστόσο, στις συσκευές Intel Arria 10 και Intel Cyclone 10 GX, η διεπαφή BLVDS υποστηρίζεται σε αποκλειστικές ακίδες ρολογιού που χρησιμοποιούνται ως γενικές εισόδους/εξόδους.

•  Ο πομπός BLVDS χρησιμοποιεί δύο ενδιάμεσες θέσεις εξόδου ενός άκρου με τη δεύτερη προσωρινή μνήμη εξόδου προγραμματισμένη ως ανεστραμμένη.
•  Ο δέκτης BLVDS χρησιμοποιεί ένα αποκλειστικό buffer εισόδου LVDS.

BLVDS I/O buffer στις υποστηριζόμενες συσκευέςΧρησιμοποιήστε διαφορετικά buffer εισόδου ή εξόδου ανάλογα με τον τύπο της εφαρμογής:

• Εφαρμογή πολλαπλών σταγόνων—χρησιμοποιήστε την προσωρινή μνήμη εισόδου ή εξόδου ανάλογα με το αν η συσκευή προορίζεται για λειτουργία προγράμματος οδήγησης ή δέκτη.
• Εφαρμογή πολλαπλών σημείων—το buffer εξόδου και το buffer εισόδου μοιράζονται τις ίδιες ακίδες I/O. Χρειάζεστε ένα σήμα ενεργοποίησης εξόδου (oe) για την τριπλή κατάσταση του buffer εξόδου LVDS όταν δεν στέλνει σήματα.
•  Μην ενεργοποιείτε τον τερματισμό της σειράς στο chip (RS OCT) για την προσωρινή μνήμη εξόδου.
• Χρησιμοποιήστε εξωτερικές αντιστάσεις στα buffer εξόδου για να προσφέρετε αντιστοίχιση σύνθετης αντίστασης στο στέλεχος της κάρτας plug-in.
• Μην ενεργοποιείτε τον διαφορικό τερματισμό στο τσιπ (RD OCT) για την προσωρινή μνήμη διαφορικής εισόδου, επειδή ο τερματισμός διαύλου συνήθως υλοποιείται χρησιμοποιώντας τις εξωτερικές αντιστάσεις τερματισμού και στα δύο άκρα του διαύλου.

Πρότυπα I/O για διεπαφή BLVDS σε συσκευές Intel FPGA
Μπορείτε να εφαρμόσετε τη διεπαφή BLVDS χρησιμοποιώντας τα σχετικά πρότυπα I/O και τις τρέχουσες απαιτήσεις αντοχής για τις υποστηριζόμενες συσκευές Intel.
Πρότυπο I/O και δυνατότητες Υποστήριξη για τη διεπαφή BLVDS σε υποστηριζόμενες συσκευές Intel

1.  Η ακίδα DIFFIO_TX δεν υποστηρίζει πραγματικούς διαφορικούς δέκτες LVDS.

Για περισσότερες πληροφορίες, ανατρέξτε στην αντίστοιχη τεκμηρίωση της συσκευής όπως αναφέρεται στην ενότητα σχετικών πληροφοριών:

• Για πληροφορίες αντιστοίχισης καρφιτσών, ανατρέξτε στο pin-out της συσκευής files.
• Για τις λειτουργίες προτύπων I/O, ανατρέξτε στο κεφάλαιο I/O του εγχειριδίου συσκευής.
•  Για τις ηλεκτρικές προδιαγραφές, ανατρέξτε στο φύλλο δεδομένων της συσκευής ή στο έγγραφο χαρακτηριστικών DC και μεταγωγής.

Σχετικές Πληροφορίες

•  Intel Stratix 10 Pin-Out Files
•  Stratix V Pin-Out Files
• Stratix IV Pin-Out Files
•  Pin-Out συσκευής Stratix III Files
•  Pin-Out συσκευής Intel Arria 10 Files
•  Pin-Out συσκευής Arria V Files
•  Pin-Out συσκευής Arria II GX Files
• Pin-Out συσκευής Intel Cyclone 10 GX Files
• Pin-Out συσκευής Intel Cyclone 10 LP Files
• Pin-Out συσκευής Cyclone V Files
•  Pin-Out συσκευής Cyclone IV Files
• Pin-Out συσκευής Cyclone III Files
• Pin-Out συσκευής Intel MAX 10 Files
• Οδηγός χρήστη Intel Stratix 10 General Purpose I/O
•  Λειτουργίες I/O σε συσκευές Stratix V
•  Λειτουργίες εισόδου/εξόδου στη συσκευή Stratix IV
•  Χαρακτηριστικά I/O συσκευής Stratix III
• Λειτουργίες I/O σε συσκευές Stratix V
•  Λειτουργίες εισόδου/εξόδου στη συσκευή Stratix IV
•  Χαρακτηριστικά I/O συσκευής Stratix III
•  I/O και High Speed ​​I/O σε συσκευές Intel Arria 10
•  Λειτουργίες I/O σε συσκευές Arria V
• Λειτουργίες I/O σε συσκευές Arria II
•  I/O και I/O υψηλής ταχύτητας σε συσκευές Intel Cyclone 10 GX
•  I/O και High Speed ​​I/O σε συσκευές Intel Cyclone 10 LP
• Λειτουργίες εισόδου/εξόδου σε συσκευές Cyclone V
• Λειτουργίες εισόδου/εξόδου σε συσκευές Cyclone IV
•  Λειτουργίες εισόδου/εξόδου στην οικογένεια συσκευών Cyclone III
• Οδηγός χρήστη Intel MAX 10 General Purpose I/O
•  Φύλλο δεδομένων συσκευής Intel Stratix 10
• Φύλλο δεδομένων συσκευής Stratix V
•  Χαρακτηριστικά DC και μεταγωγής για συσκευές Stratix IV
•  Φύλλο δεδομένων συσκευής Stratix III: Χαρακτηριστικά DC και μεταγωγής
•  Φύλλο δεδομένων συσκευής Intel Arria 10
•  Φύλλο δεδομένων συσκευής Arria V
• Φύλλο δεδομένων συσκευής για συσκευές Arria II
• Φύλλο δεδομένων συσκευής Intel Cyclone 10 GX
•  Φύλλο δεδομένων συσκευής Intel Cyclone 10 LP
•  Φύλλο δεδομένων συσκευής Cyclone V
•  Φύλλο δεδομένων συσκευής Cyclone IV
• Φύλλο δεδομένων συσκευής Cyclone III
• Φύλλο δεδομένων συσκευής Intel MAX 10

Κατανάλωση ρεύματος BLVDS

• Προτού εφαρμόσετε το σχέδιό σας στη συσκευή, χρησιμοποιήστε το EPE που βασίζεται στο Excel για την υποστηριζόμενη συσκευή που χρησιμοποιείτε για να λάβετε ένα εκτιμώμενο μέγεθος της κατανάλωσης ενέργειας εισόδου/εξόδου BLVDS.
•  Για εισόδους και αμφίδρομες ακίδες, η προσωρινή μνήμη εισόδου BLVDS είναι πάντα ενεργοποιημένη. Η προσωρινή μνήμη εισόδου BLVDS καταναλώνει ενέργεια εάν υπάρχει δραστηριότητα μεταγωγής στο δίαυλο (π.χample, άλλοι πομποδέκτες στέλνουν και λαμβάνουν δεδομένα, αλλά η συσκευή Cyclone III δεν είναι ο προβλεπόμενος παραλήπτης).
•  Εάν χρησιμοποιείτε το BLVDS ως buffer εισόδου σε πολλαπλές σταγόνες ή ως αμφίδρομη προσωρινή μνήμη σε εφαρμογές πολλαπλών σημείων, η Intel συνιστά την εισαγωγή ενός ρυθμού εναλλαγής που περιλαμβάνει όλες τις δραστηριότητες στο δίαυλο, όχι μόνο τις δραστηριότητες που προορίζονται για την προσωρινή μνήμη εισόδου BLVDS της συσκευής Intel.

Example του BLVDS I/O Εισαγωγή δεδομένων στο EPE
Αυτό το σχήμα δείχνει την είσοδο BLVDS I/O στο Cyclone III EPE. Για να επιλέξετε πρότυπα I/O στο EPE άλλων υποστηριζόμενων συσκευών Intel, ανατρέξτε στις σχετικές πληροφορίες.Η Intel συνιστά να χρησιμοποιήσετε το Intel Quartus Prime Power Analyzer Tool για να εκτελέσετε μια ακριβή ανάλυση ισχύος BLVDS I/O αφού ολοκληρώσετε τη σχεδίασή σας. Το Power Analyzer Tool εκτιμά την ισχύ με βάση τις ιδιαιτερότητες του σχεδιασμού μετά την ολοκλήρωση της τοποθέτησης και της διαδρομής. Το Power Analyzer Tool εφαρμόζει έναν συνδυασμό ενεργειών σήματος που εισάγονται από τον χρήστη, προέρχονται από προσομοίωση και εκτιμώμενες δραστηριότητες σήματος, οι οποίες, σε συνδυασμό με τα λεπτομερή μοντέλα κυκλωμάτων, παρέχουν πολύ ακριβείς εκτιμήσεις ισχύος.
Σχετικές Πληροφορίες

• Κεφάλαιο Power Analysis, Εγχειρίδιο Intel Quartus Prime Pro Edition
  Παρέχει περισσότερες πληροφορίες σχετικά με το εργαλείο Intel Quartus Prime Pro Edition Power Analyzer για τις οικογένειες συσκευών Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX.
• Κεφάλαιο Power Analysis, Εγχειρίδιο Intel Quartus Prime Standard Edition
  Παρέχει περισσότερες πληροφορίες σχετικά με το εργαλείο Intel Quartus Prime Standard Edition Power Analyzer για τα Stratix V, Stratix IV, Stratix III, Arria V, Arria II, Intel Cyclone 10 LP, Cyclone V, Cyclone IV, Cyclone III LS, Cyclone III και Intel MAX 10 οικογένειες συσκευών.
• Σελίδα Early Power Estimators (EPE) και Power Analyzer
  Παρέχει περισσότερες πληροφορίες σχετικά με το EPE και το εργαλείο Intel Quartus Prime Power Analyzer.
• Υλοποίηση διασύνδεσης διαύλου LVDS σε υποστηριζόμενες οικογένειες συσκευών Intel FPGA στη σελίδα 3
  Εμφανίζει τα πρότυπα I/O που πρέπει να επιλέξετε στο EPE για την εκτίμηση της κατανάλωσης ισχύος BLVDS.

BLVDS Design Example
Το σχέδιο π.χampΤο le σας δείχνει πώς να δημιουργήσετε το buffer I/O BLVDS στις υποστηριζόμενες συσκευές με τους σχετικούς πυρήνες IP γενικής χρήσης I/O (GPIO) στο λογισμικό Intel Quartus Prime.

•  Συσκευές Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX—χρησιμοποιούν τον πυρήνα IP GPIO Intel FPGA.
•  Συσκευές Intel MAX 10—χρησιμοποιήστε τον πυρήνα IP GPIO Lite Intel FPGA.
•  Όλες οι άλλες υποστηριζόμενες συσκευές—χρησιμοποιήστε τον πυρήνα IP ALTIOBUF.

Μπορείτε να κατεβάσετε το σχέδιο π.χample από τον σύνδεσμο στις σχετικές πληροφορίες. Για την παρουσία buffer BLVDS I/O, η Intel συνιστά τα ακόλουθα στοιχεία:

•  Εφαρμόστε τον πυρήνα IP του GPIO σε αμφίδρομη λειτουργία με ενεργοποιημένη τη διαφορική λειτουργία.
•  Αντιστοιχίστε το πρότυπο I/O στις αμφίδρομες ακίδες:
•  BLVDS—Συσκευές Intel Cyclone 10 LP, Cyclone IV, Cyclone III και Intel MAX 10.
•  Διαφορικές συσκευές SSTL-2 Class I ή Class II—Stratix V, Stratix IV, Stratix III, Arria V, Arria II και Cyclone V.
• Διαφορικές συσκευές SSTL-18 Class I ή Class II—Intel Stratix 10, Intel Arria 10 και Intel Cyclone 10 GX.

Λειτουργία buffer εισόδου ή εξόδου κατά τη διάρκεια των λειτουργιών εγγραφής και ανάγνωσης

• Η θύρα oe λαμβάνει το σήμα oe από τον πυρήνα της συσκευής για να ενεργοποιήσει ή να απενεργοποιήσει τις ενδιάμεσες διακοπές εξόδου ενός άκρου.
•  Διατηρήστε το σήμα oe χαμηλά για την τριπλή κατάσταση των buffer εξόδου κατά τη λειτουργία ανάγνωσης.
•  Η λειτουργία της πύλης AND είναι να εμποδίζει το μεταδιδόμενο σήμα να επιστρέψει στον πυρήνα της συσκευής. Το buffer διαφορικής εισόδου είναι πάντα ενεργοποιημένο.

Σχετικές Πληροφορίες

•  Οδηγός χρήστη I/O Buffer (ALTIOBUF) IP Core
•  Οδηγός χρήστη GPIO IP Core
•  Οδηγοί υλοποίησης Intel MAX 10 I/O
• Εισαγωγή στους πυρήνες IP της Intel FPGA
• Design Examples για AN 522

Παρέχει το σχεδιασμό Intel Quartus Prime examples που χρησιμοποιούνται σε αυτήν τη σημείωση εφαρμογής.
Design ExampΟδηγίες για συσκευές Intel Stratix 10
Αυτά τα βήματα ισχύουν μόνο για συσκευές Intel Stratix 10. Βεβαιωθείτε ότι χρησιμοποιείτε τον πυρήνα IP GPIO Intel FPGA.

1. Δημιουργήστε έναν πυρήνα GPIO Intel FPGA IP που μπορεί να υποστηρίξει μια αμφίδρομη προσωρινή μνήμη εισόδου και εξόδου:
   • ένα. Δημιουργήστε τον πυρήνα IP GPIO Intel FPGA.
   • σι. Στο Data Direction, επιλέξτε Bidir.
   • ντο. Στο Πλάτος δεδομένων, πληκτρολογήστε 1.
   • ρε. Ενεργοποιήστε τη χρήση διαφορικού buffer.
   • μι. Στη λειτουργία εγγραφής, επιλέξτε κανένα.
2. Συνδέστε τις μονάδες και τις θύρες εισόδου και εξόδου όπως φαίνεται στην παρακάτω εικόνα:
   Σύνδεση θυρών εισόδου και εξόδου Π.χample για συσκευές Intel Stratix 10
3. Στο Assignment Editor, αντιστοιχίστε το σχετικό πρότυπο I/O όπως φαίνεται στην παρακάτω εικόνα. Μπορείτε επίσης να ρυθμίσετε τις επιλογές τρέχουσας ισχύος και ταχύτητας περιστροφής. Διαφορετικά, το λογισμικό Intel Quartus Prime αναλαμβάνει τις προεπιλεγμένες ρυθμίσεις.
   BLVDS I/O Assignment στον επεξεργαστή εκχώρησης Intel Quartus Prime για συσκευές Intel Stratix 10
4. Μεταγλώττιση και εκτέλεση λειτουργικής προσομοίωσης με το λογισμικό ModelSim* – Intel FPGA Edition.

Σχετικές Πληροφορίες

• ModelSim – Υποστήριξη λογισμικού Intel FPGA Edition
  Παρέχει περισσότερες πληροφορίες σχετικά με το λογισμικό ModelSim – Intel FPGA Edition και περιέχει διάφορους συνδέσμους για θέματα όπως εγκατάσταση, χρήση και αντιμετώπιση προβλημάτων.
• Πρότυπα I/O για διεπαφή BLVDS σε συσκευές Intel FPGA στη σελίδα 7
  Εμφανίζει τις ακίδες και τα πρότυπα I/O που μπορείτε να εκχωρήσετε μη αυτόματα στις υποστηριζόμενες συσκευές Intel FPGA για εφαρμογές BLVDS.
• Design Examples για AN 522
  Παρέχει το σχεδιασμό Intel Quartus Prime examples που χρησιμοποιούνται σε αυτήν τη σημείωση εφαρμογής.

Design ExampΟδηγίες για συσκευές Intel Arria 10
Αυτά τα βήματα ισχύουν μόνο για συσκευές Intel Arria 10 που χρησιμοποιούν Intel Quartus Prime Standard Edition μόνο. Βεβαιωθείτε ότι χρησιμοποιείτε τον πυρήνα IP GPIO Intel FPGA.

1. Ανοίξτε το StratixV_blvds.qar file για εισαγωγή του σχεδίου Stratix V π.χampμπείτε στο λογισμικό Intel Quartus Prime Standard Edition.
2. Μετεγκατάσταση του σχεδίου π.χampγια να χρησιμοποιήσετε τον πυρήνα IP GPIO Intel FPGA:
   • ένα. Στο μενού, επιλέξτε Project ➤ Upgrade IP Components.
   • σι. Κάντε διπλό κλικ στην οντότητα "ALIOBUF".
     Εμφανίζεται το παράθυρο του MegaWizard Plug-In Manager για τον πυρήνα IP ALTIOBUF.
   • ντο. Απενεργοποίηση Αντιστοίχισης έργου/προεπιλογής.
   • ρε. Στην τρέχουσα επιλεγμένη οικογένεια συσκευών, επιλέξτε Arria 10.
   • μι. Κάντε κλικ στο Finish και μετά κάντε ξανά κλικ στο Finish.
   • φά. Στο παράθυρο διαλόγου που εμφανίζεται, κάντε κλικ στο OK.
     Το λογισμικό Intel Quartus Prime Pro Edition εκτελεί τη διαδικασία μετεγκατάστασης και, στη συνέχεια, εμφανίζει το πρόγραμμα επεξεργασίας παραμέτρων IP GPIO.
3. Διαμορφώστε τον πυρήνα IP GPIO Intel FPGA για να υποστηρίζει μια αμφίδρομη προσωρινή μνήμη εισόδου και εξόδου:
   • ένα. Στο Data Direction, επιλέξτε Bidir.
   • σι. Στο Πλάτος δεδομένων, πληκτρολογήστε 1.
   • ντο. Ενεργοποιήστε τη χρήση διαφορικού buffer.
   • ρε. Κάντε κλικ στο Finish και δημιουργήστε τον πυρήνα IP.
4. Συνδέστε τις μονάδες και τις θύρες εισόδου και εξόδου όπως φαίνεται στην παρακάτω εικόνα:
   Σύνδεση θυρών εισόδου και εξόδου Π.χample για συσκευές Intel Arria 10
5. Στο Assignment Editor, αντιστοιχίστε το σχετικό πρότυπο I/O όπως φαίνεται στην παρακάτω εικόνα. Μπορείτε επίσης να ρυθμίσετε τις επιλογές τρέχουσας ισχύος και ταχύτητας περιστροφής. Διαφορετικά, το λογισμικό Intel Quartus Prime Standard Edition αναλαμβάνει τις προεπιλεγμένες ρυθμίσεις για συσκευές Intel Arria 10—Differential SSTL-18 Class I ή Class II I/O πρότυπο.
   BLVDS I/O Assignment στον επεξεργαστή εκχώρησης Intel Quartus Prime για συσκευές Intel Arria 10Σημείωμα:
   Για συσκευές Intel Arria 10, μπορείτε να εκχωρήσετε μη αυτόματα τις θέσεις των ακίδων p και n για τις ακίδες LVDS με το Assignment Editor.
6. Μεταγλώττιση και εκτέλεση λειτουργικής προσομοίωσης με το λογισμικό ModelSim – Intel FPGA Edition.

Σχετικές Πληροφορίες

• ModelSim – Υποστήριξη λογισμικού Intel FPGA Edition
  Παρέχει περισσότερες πληροφορίες σχετικά με το λογισμικό ModelSim – Intel FPGA Edition και περιέχει διάφορους συνδέσμους για θέματα όπως εγκατάσταση, χρήση και αντιμετώπιση προβλημάτων.
• Πρότυπα I/O για διεπαφή BLVDS σε συσκευές Intel FPGA στη σελίδα 7
  Εμφανίζει τις ακίδες και τα πρότυπα I/O που μπορείτε να εκχωρήσετε μη αυτόματα στις υποστηριζόμενες συσκευές Intel FPGA για εφαρμογές BLVDS.
• Design Examples για AN 522
  Παρέχει το σχεδιασμό Intel Quartus Prime examples που χρησιμοποιούνται σε αυτήν τη σημείωση εφαρμογής.

Design ExampΟδηγίες για συσκευές Intel MAX 10
Αυτά τα βήματα ισχύουν μόνο για συσκευές Intel MAX 10. Βεβαιωθείτε ότι χρησιμοποιείτε τον πυρήνα IP GPIO Lite Intel FPGA.

1. Δημιουργήστε έναν πυρήνα GPIO Lite Intel FPGA IP που μπορεί να υποστηρίξει μια αμφίδρομη προσωρινή μνήμη εισόδου και εξόδου:
   • ένα. Δημιουργήστε τον πυρήνα IP του GPIO Lite Intel FPGA.
   • σι. Στο Data Direction, επιλέξτε Bidir.
   • ντο. Στο Πλάτος δεδομένων, πληκτρολογήστε 1.
   • ρε. Ενεργοποίηση Χρήση ψευδοδιαφορικού buffer.
   • μι. Στη λειτουργία εγγραφής, επιλέξτε Παράκαμψη.
2. Συνδέστε τις μονάδες και τις θύρες εισόδου και εξόδου όπως φαίνεται στην παρακάτω εικόνα:
    Σύνδεση θυρών εισόδου και εξόδου Π.χample για συσκευές Intel MAX 10
3. Στο Assignment Editor, αντιστοιχίστε το σχετικό πρότυπο I/O όπως φαίνεται στην παρακάτω εικόνα. Μπορείτε επίσης να ρυθμίσετε τις επιλογές τρέχουσας ισχύος και ταχύτητας περιστροφής. Διαφορετικά, το λογισμικό Intel Quartus Prime αναλαμβάνει τις προεπιλεγμένες ρυθμίσεις.
   BLVDS I/O Assignment στον επεξεργαστή εκχώρησης Intel Quartus Prime για συσκευές Intel MAX 10
4. Μεταγλώττιση και εκτέλεση λειτουργικής προσομοίωσης με το λογισμικό ModelSim – Intel FPGA Edition.

Σχετικές Πληροφορίες

• ModelSim – Υποστήριξη λογισμικού Intel FPGA Edition
  Παρέχει περισσότερες πληροφορίες σχετικά με το λογισμικό ModelSim – Intel FPGA Edition και περιέχει διάφορους συνδέσμους για θέματα όπως εγκατάσταση, χρήση και αντιμετώπιση προβλημάτων.
• Πρότυπα I/O για διεπαφή BLVDS σε συσκευές Intel FPGA στη σελίδα 7
  Εμφανίζει τις ακίδες και τα πρότυπα I/O που μπορείτε να εκχωρήσετε μη αυτόματα στις υποστηριζόμενες συσκευές Intel FPGA για εφαρμογές BLVDS.
• Design Examples για AN 522
  Παρέχει το σχεδιασμό Intel Quartus Prime examples που χρησιμοποιούνται σε αυτήν τη σημείωση εφαρμογής.

Design Example Οδηγίες για όλες τις υποστηριζόμενες συσκευές εκτός από Intel Arria 10, Intel Cyclone 10 GX και Intel MAX 10

Αυτά τα βήματα ισχύουν για όλες τις υποστηριζόμενες συσκευές εκτός από τα Intel Arria 10, Intel Cyclone 10 GX και Intel MAX 10. Βεβαιωθείτε ότι χρησιμοποιείτε τον πυρήνα IP ALTIOBUF.

1.  Δημιουργήστε έναν πυρήνα IP ALTIOBUF που μπορεί να υποστηρίξει ένα αμφίδρομο buffer εισόδου και εξόδου:
   • ένα. Δημιουργήστε τον πυρήνα IP ALTIOBUF.
   • σι. Διαμόρφωση της μονάδας ως αμφίδρομη προσωρινή μνήμη.
   • ντο. Στο Ποιος είναι ο αριθμός των buffers που θα δημιουργηθούν, πληκτρολογήστε 1.
   • ρε. Ενεργοποιήστε τη λειτουργία Χρήση διαφορικού.
2. Συνδέστε τις μονάδες και τις θύρες εισόδου και εξόδου όπως φαίνεται στην παρακάτω εικόνα:
    Σύνδεση θυρών εισόδου και εξόδου Π.χample για όλες τις υποστηριζόμενες συσκευές εκτός από τις συσκευές Intel Arria 10, Intel Cyclone 10 GX και Intel MAX 10
3. Στο Assignment Editor, αντιστοιχίστε το σχετικό πρότυπο I/O όπως φαίνεται στην παρακάτω εικόνα, ανάλογα με τη συσκευή σας. Μπορείτε επίσης να ρυθμίσετε τις επιλογές τρέχουσας ισχύος και ταχύτητας περιστροφής. Διαφορετικά, το λογισμικό Intel Quartus Prime αναλαμβάνει τις προεπιλεγμένες ρυθμίσεις.
   • Συσκευές Intel Cyclone 10 LP, Cyclone IV, Cyclone III και Cyclone III LS — Πρότυπο BLVDS I/O για τις αμφίδρομες ακίδες p και n όπως φαίνεται στην παρακάτω εικόνα.
   • Συσκευές Stratix V, Stratix IV, Stratix III, Arria V, Arria II και Cyclone V—Διαφορικό πρότυπο SSTL-2 Class I ή Class II I/O.
     BLVDS I/O Assignment στο Intel Quartus Prime Assignment EditorΣημείωμα: Μπορείτε να αντιστοιχίσετε μη αυτόματα τις θέσεις των καρφιτσών p και n για κάθε υποστηριζόμενη συσκευή με το Assignment Editor. Για τις υποστηριζόμενες συσκευές και τις ακίδες που μπορείτε να εκχωρήσετε μη αυτόματα, ανατρέξτε στις σχετικές πληροφορίες.
4. Μεταγλώττιση και εκτέλεση λειτουργικής προσομοίωσης με το λογισμικό ModelSim – Intel FPGA Edition.

Example of Functional Simulation Results
Όταν επιβεβαιωθεί το σήμα oe, το BLVDS βρίσκεται σε λειτουργία εγγραφής. Όταν το σήμα oe είναι απενεργοποιημένο, το BLVDS βρίσκεται σε λειτουργία ανάγνωσης.Σημείωμα:
Για προσομοίωση χρησιμοποιώντας Verilog HDL, μπορείτε να χρησιμοποιήσετε τον πάγκο δοκιμών blvds_tb.v, ο οποίος περιλαμβάνεται στο αντίστοιχο σχέδιο example.
Σχετικές Πληροφορίες

• ModelSim – Υποστήριξη λογισμικού Intel FPGA Edition
  Παρέχει περισσότερες πληροφορίες σχετικά με το λογισμικό ModelSim – Intel FPGA Edition και περιέχει διάφορους συνδέσμους για θέματα όπως εγκατάσταση, χρήση και αντιμετώπιση προβλημάτων.
• Πρότυπα I/O για διεπαφή BLVDS σε συσκευές Intel FPGA στη σελίδα 7
  Εμφανίζει τις ακίδες και τα πρότυπα I/O που μπορείτε να εκχωρήσετε μη αυτόματα στις υποστηριζόμενες συσκευές Intel FPGA για εφαρμογές BLVDS.
• Design Examples για AN 522
  Παρέχει το σχεδιασμό Intel Quartus Prime examples που χρησιμοποιούνται σε αυτήν τη σημείωση εφαρμογής.

Ανάλυση Απόδοσης

Η ανάλυση απόδοσης BLVDS πολλαπλών σημείων καταδεικνύει τον αντίκτυπο των χαρακτηριστικών τερματισμού διαύλου, φόρτωσης, οδηγού και δέκτη και τη θέση του δέκτη από τον οδηγό στο σύστημα. Μπορείτε να χρησιμοποιήσετε το συμπεριλαμβανόμενο σχέδιο BLVDS π.χamples για την ανάλυση της απόδοσης μιας εφαρμογής πολλαπλών σημείων:

•  Cyclone III BLVDS design example—αυτό το σχέδιο π.χampΤο le ισχύει για όλες τις υποστηριζόμενες σειρές συσκευών Stratix, Arria και Cyclone. Για την οικογένεια συσκευών Intel Arria 10 ή Intel Cyclone 10 GX, πρέπει να κάνετε μετεγκατάσταση της σχεδίασης πρώηνampμεταβείτε πρώτα στην αντίστοιχη οικογένεια συσκευών προτού μπορέσετε να τη χρησιμοποιήσετε.
• Σχεδίαση Intel MAX 10 BLVDS π.χample—αυτό το σχέδιο π.χampΤο le ισχύει για την οικογένεια συσκευών Intel MAX 10.
• Σχεδιασμός Intel Stratix 10 BLVDS example—αυτό το σχέδιο π.χampισχύει για την οικογένεια συσκευών Intel Stratix 10.

Σημείωμα:
Η ανάλυση απόδοσης ενός BLVDS πολλαπλών σημείων σε αυτήν την ενότητα βασίζεται στην προσομοίωση του μοντέλου Cyclone III BLVDS προδιαγραφών πληροφοριών προσωρινής μνήμης εισόδου/εξόδου (IBIS) στο HyperLynx*.
Η Intel συνιστά να χρησιμοποιείτε αυτά τα μοντέλα Intel IBIS για προσομοίωση:

• Συσκευές Stratix III, Stratix IV και Stratix V—μοντέλο IBIS διαφορικό SSTL-2 για συγκεκριμένη συσκευή
• Συσκευές Intel Stratix 10, Intel Arria 10(2) και Intel Cyclone 10 GX:
  •  Ενδιάμεση μνήμη εξόδου—Διαφορικό μοντέλο SSTL-18 IBIS
  • Ενδιάμεση μνήμη εισόδου—μοντέλο LVDS IBIS

Σχετικές Πληροφορίες

• Σελίδα μοντέλου Intel FPGA IBIS
  Παρέχει λήψεις μοντέλων συσκευών Intel FPGA.
•  Design Examples για AN 522
  Παρέχει το σχεδιασμό Intel Quartus Prime examples που χρησιμοποιούνται σε αυτήν τη σημείωση εφαρμογής.

Ρύθμιση συστήματος

 BLVDS πολλαπλών σημείων με πομποδέκτες Cyclone III BLVDS
Αυτό το σχήμα δείχνει τη σχηματική εικόνα μιας τοπολογίας πολλαπλών σημείων με δέκα πομποδέκτες Cyclone III BLVDS (που ονομάζονται U1 έως U10).Η γραμμή μεταφοράς διαύλου θεωρείται ότι έχει τα ακόλουθα χαρακτηριστικά:

•  Μια λωρίδα
•  Χαρακτηριστική σύνθετη αντίσταση 50 Ω
• Χαρακτηριστική χωρητικότητα 3.6 pF ανά ίντσα
•  Μήκος 10 ίντσες
• Τα μοντέλα Intel Arria 10 IBIS είναι προκαταρκτικά και δεν είναι διαθέσιμα στο μοντέλο Intel IBIS web σελίδα. Εάν χρειάζεστε αυτά τα προκαταρκτικά μοντέλα Intel Arria 10 IBIS, επικοινωνήστε με την Intel.
• Χαρακτηριστική σύνθετη αντίσταση διαφορικού διαύλου περίπου 100 Ω
•  Διάστημα μεταξύ κάθε πομποδέκτη 1 ίντσας
• Ο δίαυλος τερματίζεται και στα δύο άκρα με αντίσταση τερματισμού RT

• Προεπιλεγμένη ισχύς μετάδοσης κίνησης 12 mA
• Ρυθμίσεις αργού ρυθμού από προεπιλογή
• Χωρητικότητα pin κάθε πομποδέκτη 6 pF
•  Το Stub σε κάθε πομποδέκτη BLVDS είναι μια μικρολωρίδα 1 ιντσών με χαρακτηριστική σύνθετη αντίσταση 50 Ω και χαρακτηριστική χωρητικότητα 3 pF ανά ίντσα
•  Η χωρητικότητα της σύνδεσης (σύνδεσμος, pad και μέσω PCB) κάθε πομποδέκτη με το δίαυλο θεωρείται ότι είναι 2 pF
• Η συνολική χωρητικότητα κάθε φορτίου είναι περίπου 11 pF

Για απόσταση φορτίου 1 ίντσας, η κατανεμημένη χωρητικότητα είναι ίση με 11 pF ανά ίντσα. Για να μειώσει την ανάκλαση που προκαλείται από τα στελέχη, και επίσης να εξασθενίσει τα σήματα που βγαίνουν από
στον οδηγό, μια αντίσταση αντίστασης 50 Ω RS τοποθετείται στην έξοδο κάθε πομποδέκτη.

Διακοπή διαύλου
Η πραγματική σύνθετη αντίσταση του πλήρως φορτωμένου διαύλου είναι 52 Ω, εάν αντικαταστήσετε τη χαρακτηριστική χωρητικότητα του διαύλου και την κατανεμημένη χωρητικότητα ανά μονάδα μήκους της εγκατάστασης στην εξίσωση ενεργού διαφορικής σύνθετης αντίστασης. Για βέλτιστη ακεραιότητα σήματος, πρέπει να αντιστοιχίσετε το RT στα 52 Ω. Τα παρακάτω σχήματα δείχνουν τα αποτελέσματα του ταιριάσματος, του υπο- και του υπερτερματισμού στη διαφορική κυματομορφή (VID) στις ακίδες εισόδου του δέκτη. Ο ρυθμός μετάδοσης δεδομένων είναι 100 Mbps. Σε αυτά τα σχήματα, ο υποτερματισμός (RT = 25 Ω) έχει ως αποτέλεσμα αντανακλάσεις και σημαντική μείωση του περιθωρίου θορύβου. Σε ορισμένες περιπτώσεις, ο τερματισμός παραβιάζει ακόμη και το όριο του δέκτη (VTH = ±100 mV). Όταν το RT αλλάζει σε 50 Ω, υπάρχει ένα σημαντικό περιθώριο θορύβου σε σχέση με το VTH και η ανάκλαση είναι αμελητέα.

Επίδραση τερματισμού λεωφορείου (Οδηγός σε U1, Δέκτης σε U2)
Σε αυτό το σχήμα, το U1 λειτουργεί ως πομπός και το U2 έως το U10 είναι οι δέκτες.

Επίδραση τερματισμού λεωφορείου (Οδηγός σε U1, Δέκτης σε U10)
Σε αυτό το σχήμα, το U1 λειτουργεί ως πομπός και το U2 έως το U10 είναι οι δέκτες.

Επίδραση τερματισμού λεωφορείου (Οδηγός σε U5, Δέκτης σε U6)
Σε αυτό το σχήμα, το U5 είναι ο πομπός και οι υπόλοιποι δέκτες.

Επίδραση τερματισμού λεωφορείου (Οδηγός σε U5, Δέκτης σε U10)
Σε αυτό το σχήμα, το U5 είναι ο πομπός και οι υπόλοιποι δέκτες.Η σχετική θέση του οδηγού και του δέκτη στο λεωφορείο επηρεάζει επίσης την ποιότητα του λαμβανόμενου σήματος. Ο πλησιέστερος δέκτης στον οδηγό αντιμετωπίζει το χειρότερο αποτέλεσμα της γραμμής μετάδοσης, επειδή σε αυτή τη θέση, ο ρυθμός ακμής είναι ο ταχύτερος. Αυτό επιδεινώνεται όταν ο οδηγός βρίσκεται στη μέση του λεωφορείου.
Για π.χample, συγκρίνετε την Εικόνα 16 στη σελίδα 20 και την Εικόνα 18 στη σελίδα 21. Το VID στον δέκτη U6 (πρόγραμμα οδήγησης στο U5) δείχνει μεγαλύτερο κουδούνισμα από αυτό στον δέκτη U2 (πρόγραμμα οδήγησης στο U1). Από την άλλη πλευρά, ο ρυθμός ακμής επιβραδύνεται όταν ο δέκτης βρίσκεται πιο μακριά από τον οδηγό. Ο μεγαλύτερος χρόνος ανύψωσης που καταγράφηκε είναι 1.14 ns με τον οδηγό να βρίσκεται στο ένα άκρο του διαύλου (U1) και τον δέκτη στο άλλο άκρο (U10).

Μήκος στελέχους
Το μεγαλύτερο μήκος στελέχους όχι μόνο αυξάνει τον χρόνο πτήσης από τον οδηγό στον δέκτη, αλλά έχει επίσης ως αποτέλεσμα μεγαλύτερη χωρητικότητα φορτίου, η οποία προκαλεί μεγαλύτερη ανάκλαση.

Επίδραση αύξησης του μήκους στελέχους (πρόγραμμα οδήγησης σε U1, δέκτης σε U10)
Αυτός ο αριθμός συγκρίνει το VID στο U10 όταν το μήκος του στελέχους αυξάνεται από μία ίντσα σε δύο ίντσες και ο οδηγός βρίσκεται στο U1.

Τερματισμός στέλεχος
Πρέπει να αντιστοιχίσετε τη σύνθετη αντίσταση του οδηγού με τη χαρακτηριστική σύνθετη αντίσταση. Η τοποθέτηση μιας αντίστασης τερματισμού σειράς RS στην έξοδο του οδηγού μειώνει σημαντικά το δυσμενές αποτέλεσμα της γραμμής μετάδοσης που προκαλείται από το μεγάλο στέλεχος και τους γρήγορους ρυθμούς ακμών. Επιπλέον, το RS μπορεί να αλλάξει για να μετριάσει το VID ώστε να πληροί τις προδιαγραφές του δέκτη.

Επίδραση τερματισμού Stub (Πρόγραμμα οδήγησης σε U1, Δέκτης σε U2 και U10)
Αυτό το σχήμα συγκρίνει το VID στο U2 και το U10 όταν το U1 εκπέμπει.

Rate Slew Driver
Ο γρήγορος ρυθμός περιστροφής βοηθά στη βελτίωση του χρόνου ανόδου, ειδικά στον δέκτη που βρίσκεται πιο μακριά από τον οδηγό. Ωστόσο, ένας ταχύτερος ρυθμός περιστροφής μεγεθύνει επίσης το κουδούνισμα λόγω ανάκλασης.

Επίδραση του ρυθμού αιχμής προγράμματος οδήγησης (Πρόγραμμα οδήγησης σε U1, δέκτης σε U2 και U10)
Αυτό το σχήμα δείχνει το αποτέλεσμα του ρυθμού περιστροφής του οδηγού. Γίνεται σύγκριση μεταξύ του αργού και του γρήγορου ρυθμού περιστροφής με ισχύ μετάδοσης κίνησης 12 mA. Ο οδηγός βρίσκεται στο U1 και εξετάζονται οι διαφορικές κυματομορφές σε U2 και U10.

Συνολική απόδοση συστήματος

Ο υψηλότερος ρυθμός μετάδοσης δεδομένων που υποστηρίζεται από ένα BLVDS πολλαπλών σημείων καθορίζεται κοιτάζοντας το οφθαλμικό διάγραμμα του πιο απομακρυσμένου δέκτη από έναν οδηγό. Σε αυτή τη θέση, το μεταδιδόμενο σήμα έχει τον πιο αργό ρυθμό ακμών και επηρεάζει το άνοιγμα των ματιών. Αν και η ποιότητα του λαμβανόμενου σήματος και ο στόχος του περιθωρίου θορύβου εξαρτώνται από τις εφαρμογές, όσο μεγαλύτερο είναι το άνοιγμα των ματιών, τόσο το καλύτερο. Ωστόσο, πρέπει επίσης να ελέγξετε τον δέκτη που βρίσκεται πιο κοντά στον οδηγό, επειδή τα αποτελέσματα της γραμμής μετάδοσης τείνουν να είναι χειρότερα εάν ο δέκτης βρίσκεται πιο κοντά στον οδηγό.
Εικόνα 23. Οφθαλμικό διάγραμμα στα 400 Mbps (Πρόγραμμα οδήγησης σε U1, Δέκτης σε U2 και U10)
Αυτό το σχήμα απεικονίζει τα οφθαλμικά διαγράμματα σε U2 (κόκκινη καμπύλη) και U10 (μπλε καμπύλη) για ρυθμό μετάδοσης δεδομένων στα 400 Mbps. Το τυχαίο jitter ενός διαστήματος μονάδας 1% υποτίθεται στην προσομοίωση. Το πρόγραμμα οδήγησης βρίσκεται στο U1 με προεπιλεγμένες ρυθμίσεις τρέχουσας ισχύος και ταχύτητας περιστροφής. Ο δίαυλος είναι πλήρως φορτωμένος με βέλτιστη RT = 50 Ω. Το μικρότερο άνοιγμα των ματιών βρίσκεται στο U10, το οποίο είναι πιο μακριά από το U1. Το ύψος των ματιών sampΤο led στο διάστημα 0.5 μονάδων είναι 692 mV και 543 mV για U2 και U10, αντίστοιχα. Υπάρχει ένα σημαντικό περιθώριο θορύβου σε σχέση με VTH = ±100 mV και για τις δύο περιπτώσεις.

Ιστορικό αναθεώρησης εγγράφων για AN 522: Εφαρμογή διασύνδεσης διαύλου LVDS σε υποστηριζόμενες οικογένειες συσκευών Intel FPGA

Έγγραφα / Πόροι

intel AN 522 Εφαρμογή διεπαφής LVDS διαύλου σε υποστηριζόμενες οικογένειες συσκευών FPGA [pdf] Οδηγός χρήστη AN 522 Implementing Bus LVDS Interface in Supported FPGA Device Families, AN 522, Implementing Bus LVDS Interface in Supported Device Families, Interface in FPGA Device Families, FPGA Device Families

Αναφορές

• Εγχειρίδιο χρήστη