intel 750856 Agilex FPGA Development Board

Émbaran produk

Desain rujukan ieu kanggo Intel Agilex F-Series FPGA Development Board. Éta ngagunakeun Partial Reconfiguration External Configuration Controller Intel FPGA IP sareng gaduh wilayah PR anu sederhana. Setup Hardware Host External Device Intel Agilex diwangun ku alat éksternal (Helper FPGA), DUT FPGA, sareng desain host éksternal anjeun. Desain host dina alat éksternal tanggung jawab hosting prosés PR. Pin PR dipaké pikeun nyambungkeun kadua alat eta tur tiasa wae pamaké I / OS sadia.

Parentah Pamakéan Produk

Konfigurasi Host éksternal

Pikeun ngalakukeun konfigurasi host éksternal, tuturkeun léngkah ieu:

1. Jieun desain host dina alat éksternal pikeun host prosés PR.
2. Sambungkeun pin PR ti alat éksternal ka Partial Reconfiguration éksternal Konfigurasi Controller Intel FPGA IP di DUT FPGA.
3. Data konfigurasi stream tina desain host kana pin panganteur streaming Intel Agilex Avalon anu pakait sareng sinyal handshaking PR ti IP.

Parsial Reconfiguration via Konfigurasi Pin Operasi

Runtuyan di handap ieu ngajelaskeun operasi konfigurasi ulang parsial ngaliwatan pin konfigurasi:

1. Negeskeun pin pr_request disambungkeun ka Reconfiguration parsial Konfigurasi éksternal Controller Intel FPGA IP.
2. IP negeskeun sinyal sibuk pikeun nunjukkeun yén prosés PR nuju lumangsung (opsional).
3. Lamun sistem konfigurasi geus siap pikeun operasi PR, avst_ready pin negeskeun, nunjukkeun yén éta téh siap pikeun nampa data.
4. Ngalirkeun data konfigurasi PR ngaliwatan pin avst_data jeung pin avst_valid, nuturkeun spésifikasi streaming Avalon pikeun mindahkeun data kalawan backpressure.
5. Streaming eureun nalika pin avst_ready geus de-negeskeun.
6. De-negeskeun pin avst_ready pikeun nunjukkeun yén euweuh deui data anu diperlukeun pikeun operasi PR.
7. Konfigurasi Parsial Konfigurasi Eksternal Controller Intel FPGA IP de-negeskeun sinyal sibuk pikeun nunjukkeun tungtung prosés (opsional).

Parsial Reconfiguration via Pin Konfigurasi (Host éksternal) Desain Rujukan

Catetan aplikasi ieu nunjukkeun konfigurasi ulang parsial via pin konfigurasi (host éksternal) dina papan pamekaran Intel® Agilex® F-Series FPGA.

Desain Rujukan Leuwihview

Fitur parsial reconfiguration (PR) ngidinan Anjeun pikeun reconfigure bagian tina FPGA dinamis, bari desain FPGA sésana terus fungsi. Anjeun tiasa nyiptakeun sababaraha personas pikeun daérah khusus dina desain anjeun anu henteu mangaruhan operasi di daérah luar daérah ieu. Métodologi ieu mujarab dina sistem dimana sababaraha fungsi waktos-ngabagi sumber daya alat FPGA anu sami. Versi ayeuna parangkat lunak Intel Quartus® Prime Pro Edition ngenalkeun aliran kompilasi énggal sareng saderhana pikeun konfigurasi ulang parsial. Desain rujukan Intel Agilex ieu ngagunakeun Partial Reconfiguration External Configuration Controller Intel FPGA IP sarta ngabogaan wewengkon PR basajan.

Intel Agilex Alat Setup Hardware Host éksternal

Konfigurasi Host éksternal

Dina konfigurasi host éksternal, Anjeun mimitina kudu nyieun desain host dina alat éksternal pikeun host prosés PR, sakumaha Intel Agilex Device External Host Hardware Setup nembongkeun. Desain host ngalirkeun data konfigurasi ka pin panganteur streaming Intel Agilex Avalon nu pakait jeung sinyal handshaking PR nu asalna tina Reconfiguration parsial Konfigurasi éksternal Controller Intel FPGA IP. Pin PR nu Anjeun pake pikeun nyambungkeun kadua alat eta tiasa wae pamaké I / OS sadia.

Runtuyan di handap ieu ngajelaskeun konfigurasi ulang parsial ngaliwatan operasi pin konfigurasi:

1. Mimiti negeskeun pin pr_request nu disambungkeun ka Reconfiguration parsial Konfigurasi éksternal Controller Intel FPGA IP.
2. IP negeskeun sinyal sibuk pikeun nunjukkeun yén prosés PR nuju lumangsung (opsional).
3. Lamun sistem konfigurasi geus siap ngalaman operasi PR, avst_ready pin negeskeun nunjukkeun yén éta téh siap pikeun nampa data.
4. Ngawitan ngalirkeun data konfigurasi PR ngaliwatan pin avst_data jeung pin avst_valid, bari observasi Avalon spésifikasi streaming pikeun mindahkeun data kalawan backpressure.
5. Streaming eureun iraha waé pin avst_ready dicabut.
6. Saatos ngalirkeun data sadaya konfigurasi, avst_ready pin ieu de-negeskeun nunjukkeun yén euweuh deui data anu diperlukeun pikeun operasi PR.
7. Konfigurasi Parsial Konfigurasi Eksternal Controller Intel FPGA IP dessert sinyal sibuk pikeun nunjukkeun tungtung prosés (opsional).
8. Anjeun tiasa mariksa pin pr_done sareng pr_error pikeun ngonfirmasi naha operasi PR parantos suksés. Upami aya kasalahan, sapertos gagal dina pamariksaan vérsi sareng pamariksaan otorisasina, operasi PR ditungtungan.

Émbaran patali

• Intel Agilex F-Series FPGA Development Kit Web Kaca
• Intel Agilex F-Series FPGA Development Kit Guide pamaké
• Pituduh Pamaké Intel Quartus Prime Pro Edition: Konfigurasi Parsial

Parsial Reconfiguration Konfigurasi éksternal Controller Intel FPGA IP
The Partial Reconfiguration External Configuration Controller diwajibkeun ngagunakeun pin konfigurasi pikeun ngalirkeun data PR pikeun operasi PR. Anjeun kudu nyambungkeun sakabéh palabuhan-tingkat luhur tina Reconfiguration parsial Konfigurasi éksternal Controller Intel FPGA IP ka pin pr_request pikeun ngidinan handshaking tina host jeung manajer alat aman (SDM) ti inti. SDM nangtukeun jenis pin konfigurasi nu dipaké, nurutkeun setelan MSEL Anjeun.

Parsial Reconfiguration Konfigurasi éksternal Controller Intel FPGA IP

Parsial Reconfiguration éksternal Konfigurasi Controller Parameter Setélan

Parameter	Nilai	Katerangan
Aktipkeun Interface Sibuk	Aktipkeun or Pareuman	Ngidinan Anjeun Aktipkeun atawa Nonaktipkeun panganteur Sibuk, nu negeskeun sinyal pikeun nunjukkeun yén processing PR keur lumangsung salila konfigurasi éksternal. Setélan standar nyaéta Pareuman.

Parsial Reconfiguration External Configuration Controller Ports

Ngaran Port	Lebar	Arah	Fungsi
pr_request	1	Input	Nunjukkeun yén prosés PR geus siap dimimitian. Sinyalna mangrupikeun saluran anu henteu sinkron sareng sinyal jam.
pr_error	2	Kaluaran	Nunjukkeun kasalahan konfigurasi ulang parsial.: • 2'b01-kasalahan PR umum • 2'b11-kasalahan bitstream sauyunan Sinyal ieu mangrupikeun saluran anu henteu sinkron sareng sumber jam.
pr_réngsé	1	Kaluaran	Nunjukkeun yén prosés PR geus réngsé. Sinyalna mangrupikeun saluran anu henteu sinkron sareng sinyal jam.
start_addr	1	Input	Nangtukeun alamat mimiti data PR dina Active Serial Flash. Anjeun ngaktifkeun sinyal ieu ku milih boh Avalon®-ST or Serial aktip pikeun Aktipkeun Avalon-ST Pins atanapi Active Serial Pins parameter. Sinyalna mangrupikeun saluran anu henteu sinkron sareng sinyal jam.
ngareset	1	Input	Aktif tinggi, sinyal reset sinkron.
kaluar_clk	1	Kaluaran	Sumber jam anu dibangkitkeun tina osilator internal.
sibuk	1	Kaluaran	IP negeskeun sinyal ieu nunjukkeun transfer data PR nuju lumangsung. Anjeun ngaktipkeun sinyal ieu ku milih Aktipkeun pikeun Aktipkeun panganteur sibuk parameter.

Syarat Desain Rujukan

Pamakéan desain rujukan ieu merlukeun di handap:

• Pamasangan versi Intel Quartus Prime Pro Edition 22.3 kalayan dukungan pikeun kulawarga alat Intel Agilex.
• Sambungan ka papan pamekaran Intel Agilex F-Series FPGA dina bangku.
• Unduh desain exampsayogi di lokasi ieu: https://github.com/intel/fpga-partial-reconfig.

Pikeun ngundeur desain example:

1. Pencét Klon atanapi unduh.
2. Pencét Unduh ZIP. Buka zip fpga-partial-reconfig-master.zip file.
3. Arahkeun ka tutorials / agilex_external_pr_configuration subfolder pikeun aksés rarancang rujukan.

Rujukan Desain Walkthrough

Léngkah-léngkah di handap ieu ngajelaskeun palaksanaan konfigurasi ulang parsial via pin konfigurasi (host éksternal) dina papan pamekaran Intel Agilex F-Series FPGA:

• Lengkah 1: Ngamimitian
• Lengkah 2: Nyieun Partisi Desain
• Lengkah 3: Alokasi Panempatan sareng Routing Wewengkon
• Lengkah 4: Nambahkeun Reconfiguration parsial Konfigurasi éksternal Controller IP
• Lengkah 5: Nangtukeun Personas
• Lengkah 6: Nyiptakeun Révisi
• Lengkah 7: Nyusun Révisi Dasar
• Lengkah 8: Nyiapkeun Révisi Palaksanaan PR
• Lengkah 9: Programming Déwan

Lengkah 1: Ngamimitian
Pikeun nyalin desain rujukan files kana lingkungan kerja anjeun sareng kompilasi desain datar blinking_led:

1. Jieun diréktori di lingkungan gawé anjeun, agilex_pcie_devkit_blinking_led_pr.
2. Nyalin tutorials diundeur / agilex_pcie_devkit_blinking_led / sub-folder datar ka diréktori, agilex_pcie_devkit_blinking_led_pr.
3. Dina parangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ Buka Project tur pilih blinking_led.qpf.
4. Pikeun ngajentrekeun hirarki desain datar, klik Processing ➤ Start ➤ Start Analysis & Synthesis. Alternatipna, dina garis paréntah, jalankeun paréntah di handap ieu: quartus_syn blinking_led -c blinking_led

Nyieun Partisi Desain

Anjeun kudu nyieun partisi desain pikeun tiap wilayah PR nu Anjeun hoyong sawaréh reconfigure. Léngkah-léngkah ieu nyiptakeun partisi desain pikeun conto u_blinking_led.

Nyieun Partitions Desain

1. Klik-katuhu instance u_blinking_led dina Project Navigator teras klik Design Partition ➤ Reconfigurable. Ikon partisi desain nembongan di gigireun unggal conto anu disetél salaku partisi.
2. Klik Assignments ➤ Design Partitions Window. Jandéla nunjukkeun sadaya partisi desain dina proyék.
3. Édit nami partisi dina Jandéla Partisi Desain ku ngaklik dua kali nami. Pikeun desain rujukan ieu, ganti ngaran partisi kana pr_partition
   • Catetan: Nalika anjeun nyiptakeun partisi, parangkat lunak Intel Quartus Prime otomatis ngahasilkeun nami partisi, dumasar kana nami conto sareng jalur hierarki. Ngaran partisi standar ieu tiasa rupa-rupa sareng unggal conto.
4. Pikeun ngékspor daérah statik anu parantos réngsé tina kompilasi révisi dasar, klik dua kali éntri pikeun root_partition dina Ékspor Akhir Pasca File kolom, sareng ketik blinking_led_static. gdb.

Exporting Post Final Snapshot dina Desain Partitions JandelaPariksa yén blinking_led.qsf ngandung tugas di handap ieu, pakait jeung partisi desain reconfigurable Anjeun:

Émbaran patali
"Jieun Partisi Desain" dina Pituduh Pamaké Intel Quartus Prime Pro Edition: Konfigurasi Parsial

Alokasi Panempatan sareng Wilayah Rute pikeun Partisi PR
Pikeun unggal révisi dasar anu anjeun jieun, aliran desain PR nempatkeun inti persona anu aya dina daérah partisi PR anjeun. Pikeun milarian sareng netepkeun wilayah PR dina rencana lantai alat pikeun révisi dasar anjeun:

1. Klik-katuhu instance u_blinking_led dina Project Navigator teras klik Logic Lock Region ➤ Create New Logic Lock Region. Wewengkon némbongan dina Jandéla Logic Lock Regions.
2. Wewengkon panempatan anjeun kedah ngalampirkeun logika blinking_led. Pilih wewengkon panempatan ku locating titik dina Chip Nu Ngarencana. Klik-katuhu ngaran wewengkon u_blinking_led dina Logic Lock Regions Window teras klik

Teangan Node ➤ Teangan di Chip Nu Ngarencana. Wewengkon u_blinking_led dikodekeun warna

Chip Nu Ngarencana titik lokasi pikeun blinking_led

1. Dina jandela Logic Lock Wewengkon, tangtukeun koordinat wilayah panempatan dina kolom Asal. Asalna pakait jeung pojok kénca handap wewengkon. Pikeun example, pikeun set hiji wewengkon panempatan kalawan (X1 Y1) co-ordinates salaku (163 4), nangtukeun Asal salaku X163_Y4. Parangkat lunak Intel Quartus Prime otomatis ngitung koordinat (X2 Y2) (katuhu luhur) pikeun daérah panempatan, dumasar kana jangkungna sareng lebar anu anjeun tangtukeun.
   • Catetan: Tutorial ieu nganggo koordinat (X1 Y1) - (163 4), sareng jangkungna sareng rubak 20 pikeun daérah panempatan. Nangtukeun nilai naon waé pikeun daérah panempatan. Pastikeun yén wewengkon nutupan logika blinking_led.
2. Aktipkeun pilihan Reserved sareng Inti-Ngan.
3. Klik dua kali pilihan Routing Region. Kotak dialog Logic Lock Routing Region Settings nembongan.
4. Pilih Maneuh sareng ékspansi pikeun jinis Routing. Milih pilihan ieu otomatis nangtukeun panjang ékspansi 2.
   • Catetan: Wewengkon routing kudu leuwih badag batan wewengkon panempatan, pikeun nyadiakeun kalenturan tambahan pikeun Fitter nalika mesin ruteu personas béda.

Logika konci Wewengkon JandelaPastikeun yén blinking_led.qsf ngandung tugas-tugas di handap ieu, pakait sareng perencanaan lantai anjeun:

Émbaran patali
"Floorplan the Partial Reconfiguration Design" dina Pituduh Pamaké Intel Quartus Prime Pro Edition: Parsial Reconfiguration

Nambahkeun Partial Reconfiguration External Configuration Controller Intel FPGA IP
Reconfiguration parsial Konfigurasi éksternal Controller Intel FPGA IP interfaces jeung blok kontrol Intel Agilex PR pikeun ngatur sumber bitstream. Anjeun kedah nambihan IP ieu kana desain anjeun pikeun nerapkeun konfigurasi éksternal. Turutan lengkah ieu pikeun nambahkeun Partial Reconfiguration External Configuration Controller
Intel FPGA IP kana proyék anjeun:

1. Ketik Parsial Reconfiguration dina widang pilarian IP Catalog (Tools ➤ IP Catalog).
2. Klik-dua kali Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. Dina kotak dialog Jieun Varian IP, ketik external_host_pr_ip salaku File nami, teras klik Jieun. Editor parameter nembongan.
4. Pikeun Aktipkeun parameter panganteur sibuk, pilih Nonaktipkeun (setting standar). Nalika anjeun kedah nganggo sinyal ieu, anjeun tiasa ngalihkeun setélan ka Aktipkeun.

Aktipkeun Parameter Antarmuka Sibuk dina Editor Parameter

1. Pencét File ➤ Simpen sareng kaluar éditor parameter tanpa ngahasilkeun sistem. Éditor parameter ngahasilkeun variasi IP external_host_pr_ip.ip file sareng nambihan file kana proyék blinking_led. AN 991: Rekonfigurasi parsial via Pin Konfigurasi (Host éksternal) Desain Rujukan 750856 | 2022.11.14 AN 991:
   • Catetan:
   • a. Upami anjeun nyalin external_host_pr_ip.ip file ti diréktori pr, sacara manual ngédit blinking_led.qsf file ngawengku baris di handap ieu: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Pasang IP_FILE tugas saatos SDC_FILE assignments (blinking_led. dc) di blinking_led.qsf Anjeun file. Pesenan ieu mastikeun konstraining anu pas tina inti IP Controller Reconfiguration Parsial.
   • Catetan: Pikeun ngadeteksi jam, .sdc file pikeun PR IP kudu nuturkeun sagala .sdc nu nyiptakeun jam nu ngagunakeun inti IP. Anjeun mempermudah urutan ieu ku mastikeun yén .ip file pikeun inti PR IP mucunghul sanggeus .ip wae files atawa .sdc files nu Anjeun pake pikeun ngartikeun jam ieu dina .qsf file pikeun révisi proyék Intel Quartus Prime Anjeun. Kanggo inpo nu leuwih lengkep, tingal Pituduh Pamaké Solusi IP Konfigurasi Parsial.

Ngamutahirkeun Desain Top-Level

Pikeun ngapdet top.sv file kalawan conto PR_IP:

1. Pikeun nambihan conto external_host_pr_ip kana desain tingkat luhur, cabut koméntar blok kode di handap ieu di top.sv file:

Nangtukeun Personas
Desain rujukan ieu ngahartikeun tilu personas misah pikeun partisi PR tunggal. Pikeun ngartikeun sareng ngalebetkeun personas dina proyék anjeun:

1. Jieun tilu SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, sarta blinking_led_empty.sv dina diréktori gawé anjeun pikeun tilu personas.

Référénsi Desain Personas

Catetan:

• blinking_led.sv geus sadia salaku bagian tina fileAnjeun nyalin ti datar / sub-diréktori. Anjeun ngan saukur tiasa nganggo deui ieu file.
• Lamun anjeun nyieun SystemVerilog files ti Intel Quartus Prime Text Editor, nganonaktipkeun Add file kana pilihan proyék ayeuna, nalika nyimpen files.

Nyiptakeun Révisi

Aliran desain PR ngagunakeun fitur révisi proyék dina parangkat lunak Intel Quartus Prime. Desain awal anjeun nyaéta révisi dasar, dimana anjeun nangtukeun wates wilayah statik sareng wilayah anu tiasa dikonfigurasi deui dina FPGA. Tina révisi dasar, anjeun nyiptakeun sababaraha révisi. Révisi ieu ngandung palaksanaan anu béda pikeun daérah PR. Nanging, sadaya révisi palaksanaan PR nganggo panempatan tingkat luhur anu sami sareng hasil routing tina révisi dasar. Pikeun nyusun desain PR, anjeun kedah ngadamel révisi palaksanaan PR pikeun tiap persona. Salaku tambahan, anjeun kedah netepkeun jinis révisi pikeun tiap révisi. Jenis révisi anu sayogi nyaéta:

• Parsial Reconfiguration - Base
• Parsial Reconfiguration - Palaksanaan persona

Tabel di handap ieu daptar ngaran révisi sareng jinis révisi pikeun tiap révisi:

Ngaran révisi jeung Jenis

Ngaran révisi	Tipe Révisi
blinking_led.qsf	Parsial Reconfiguration - Base
blinking_led_default.qsf	Parsial Reconfiguration - Palaksanaan persona
blinking_led_slow.qsf	Parsial Reconfiguration - Palaksanaan persona
blinking_led_empty.qsf	Parsial Reconfiguration - Palaksanaan persona

Nyetél Tipe Révisi Dasar

1. Klik Project ➤ Révisi.
2. Dina Ngaran Révisi, pilih révisi blinking_led, teras klik Atur Ayeuna.
3. Klik Larapkeun. Révisi blinking_led dipintonkeun salaku révisi ayeuna.
4. Pikeun nyetel Tipe Révisi pikeun blinking_led, klik Assignments ➤ Setélan ➤ Umum.
5. Pikeun Tipe Révisi, pilih Konfigurasi Parsial - Dasar, teras klik OKÉ.
6. Pariksa yén blinking_led.qsf ayeuna ngandung tugas di handap ieu: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Nyieun Révisi Palaksanaan

1. Pikeun muka kotak dialog Révisi, klik Proyék ➤ Révisi.
2. Pikeun nyieun révisi anyar, ganda-klik < >.
3. Dina ngaran révisi, tangtukeun blinking_led_default tur pilih blinking_led pikeun Dumasar révisi.
4. Pikeun tipe révisi, pilih Parsial Reconfiguration - PersonaImplementation.

Nyiptakeun Révisi

1. Nya kitu, setel tipe Révisi pikeun blinking_led_slow jeung blinking_led_empty révisi.
2. Pariksa yén unggal .qsf file ayeuna ngandung tugas di handap ieu: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led dimana, place_holder teh ngaran éntitas standar pikeun révisi palaksanaan PR karek dijieun.

Révisi Proyék

Nyusun Révisi Dasar

1. Pikeun nyusun révisi dasar, klik Processing ➤ Start Compilation. Alternatipna, paréntah di handap ieu nyusun révisi dasar: quartus_sh –flow compile blinking_led -c blinking_led
2. Pariksa bitstream files anu ngahasilkeun dina output_files diréktori.

Dihasilkeun Files

Ngaran	Tipe	Katerangan
blinking_led.sof	programming dasar file	Dipaké pikeun konfigurasi base full-chip
blinking_led.pr_partition.rbf	PR bitstream file pikeun persona dasar	Dipaké pikeun reconfiguration parsial persona dasar.
blinking_led_static.qdb	.qdb database file	Databés réngsé file dipaké pikeun ngimpor wewengkon statik.

Émbaran patali

• "Floorplan the Partial Reconfiguration Design" dina Pituduh Pamaké Intel Quartus Prime Pro Edition: Parsial Reconfiguration
• "Nerapkeun Konstrain Pelan Lantai sacara Incremental" dina Pituduh Pamaké Intel Quartus Prime Pro Edition: Konfigurasi Parsial

Nyiapkeun Révisi Palaksanaan PR
Anjeun kedah nyiapkeun révisi palaksanaan PR sateuacan anjeun tiasa nyusun sareng ngahasilkeun bitstream PR pikeun program alat. setelan ieu ngawengku nambahkeun wewengkon statik .qdb file salaku sumber file pikeun unggal révisi palaksanaan. Salaku tambahan, anjeun kedah netepkeun éntitas anu cocog pikeun daérah PR.

1. Pikeun nyetel révisi ayeuna, klik Proyék ➤ Révisi, pilih blinking_led_default salaku ngaran Révisi, teras klik Setel Ayeuna.
2. Pikeun pariksa sumber anu bener pikeun tiap révisi palaksanaan, klik Project ➤Tambahkeun/Hapus Files dina Project. The blinking_led.sv file nembongan dina file daptar.

Files Kaca

1. Malikan deui léngkah 1 nepi ka 2 pikeun mariksa sumber révisi palaksanaan séjén files:

Ngaran Révisi Palaksanaan	Sumber File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Pikeun pariksa .qdb file pakait jeung partisi root, klik Assignments ➤ Desain Partitions Jandela. Mastikeun yén Partition Database File nangtukeun blinking_led_static.qdb file, atawa dua kali klik Partition Database File sél pikeun nangtukeun ieu file. Alternatipna, paréntah di handap napelkeun ieu file: set_instance_assignment -ngaran QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Dina sél Entity Re-binding, tangtukeun nami éntitas unggal partisi PR anu anjeun robih dina révisi palaksanaan. Pikeun révisi palaksanaan blinking_led_default, nami éntitas nyaéta blinking_led. Dina tutorial ieu, anjeun nimpa conto u_blinking_led tina révisi dasar anu disusun sareng éntitas blinking_led énggal.

Catetan: A entitas placeholder rebinding ngerjakeun ditambahkeun kana révisi palaksanaan otomatis. Nanging, anjeun kedah ngarobih nami éntitas standar dina tugas janten nami éntitas anu cocog pikeun desain anjeun.

Ngaran Révisi Palaksanaan	Éntitas ulang ngariung
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Éntitas Rebinding

1. Pikeun nyusun desain, klik Processing ➤ Start Compilation. Alternatipna, paréntah di handap ieu nyusun proyék ieu: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Malikan deui léngkah-léngkah di luhur pikeun nyiapkeun révisi blinking_led_slow sareng blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Catetan: Anjeun tiasa netepkeun setélan khusus Fitter anu anjeun badé nerapkeun salami kompilasi palaksanaan PR. Setélan spésifik fitter ngan ukur mangaruhan pas persona, tanpa mangaruhan daérah statik anu diimpor.

Programming Déwan
Tutorial ieu ngagunakeun papan pangembangan FPGA Intel Agilex F-Series dina bangku, di luar slot PCIe * dina mesin host anjeun. Sateuacan Anjeun program dewan, pastikeun yén anjeun geus réngsé léngkah di handap ieu:

1. Sambungkeun catu daya ka papan pamekaran Intel Agilex F-Series FPGA.
2. Sambungkeun Intel FPGA Download Cable antara port USB PC Anjeun jeung Intel FPGA Download Cable port dina dewan ngembangkeun.

Pikeun ngajalankeun desain dina papan pamekaran Intel Agilex F-Series FPGA:

1. Buka software Intel Quartus Prime teras klik Tools ➤ Programmer.
2. Dina Programmer, klik Hardware Setup tur pilih USB-Blaster.
3. Klik Otomatis Deteksi tur pilih alat, AGFB014R24AR0.
4. Pencét OK. Parangkat lunak Intel Quartus Prime ngadeteksi sareng ngapdet Programmer sareng tilu alat FPGA di papan tulis.
5. Pilih alat AGFB014R24AR0, klik Robah File sarta beban blinking_led_default.sof file.
6. Aktipkeun Program / Konpigurasikeun pikeun blinking_led_default.sof file.
7. Pencét Mimitian sareng ngantosan bar kamajuan ngahontal 100%.
8. Nitenan LEDs dina dewan blinking dina frékuénsi anu sarua sakumaha desain datar aslina.
9. Pikeun program ngan wewengkon PR,-klik katuhu blinking_led_default.sof file dina Programmer teras klik Tambahkeun PR Programming File.
10. Pilih blinking_led_slow.pr_partition.rbf file.
11. Nonaktipkeun Program / Konpigurasikeun pikeun blinking_led_default.sof file.
12. Aktipkeun Program / Konpigurasikeun pikeun blinking_led_slow.pr_partition.rbf file tur klik Mimitian. Di papan tulis, perhatikeun LED[0] jeung LED[1] terus kedip-kedip. Nalika bar kamajuan ngahontal 100%, LED [2] sareng LED [3] kedip-kedip langkung laun.
13. Pikeun reprogram wilayah PR,-klik katuhu .rbf file dina Programmer teras klik Robah PR Programing File.
14. Pilih .rbf files pikeun dua personas séjén pikeun niténan kabiasaan di papan tulis. Ngamuat blinking_led_default.rbf file ngabalukarkeun LEDs Blink dina frékuénsi husus, sarta loading blinking_led_empty.rbf file ngabalukarkeun LEDs tetep ON.

Programing Intel Agilex F-Series FPGA Development BoardAliran Uji Hardware

Runtuyan di handap ngajelaskeun aliran nguji hardware design rujukan.
Intel Agilex Alat Setup Hardware Host éksternal

Program Helper FPGA (Host External)
Runtuyan di handap ieu ngajelaskeun program asisten FPGA anu beroperasi salaku host éksternal prosés PR:

1. Sebutkeun setelan antarmuka streaming Avalon anu cocog sareng mode anu anjeun pilih (x8, x16, atanapi x32).
2. Initialize platform ku program FPGA helper ngagunakeun Intel Quartus Prime Programmer jeung kabel konfigurasi disambungkeun.
3. Nganggo helper FPGA, baca sinyal CONF_DONE sareng AVST_READY. CONF_DONE kedah 0, AVST_READY kedah 1. Logika luhur dina pin ieu nunjukkeun SDM siap nampi data ti host éksternal. Kaluaran ieu mangrupikeun bagian tina SDM I/O.

Catetan: PIN CONF_DONE sinyal host éksternal anu mindahkeun bitstream suksés. Anggo sinyal ieu ngan ukur pikeun ngawas prosés konfigurasi chip pinuh. Tingal Panungtun Pamaké Konfigurasi Intel Agilex pikeun inpormasi anu langkung lengkep ihwal pin ieu.

Program DUT FPGA sareng Full Chip SOF via External Host Runtuyan di handap ieu ngajelaskeun program DUT FPGA sareng Obyek SRAM chip pinuh. File (.sof) ngagunakeun panganteur streaming Avalon host:

1. Tulis bitstream chip pinuh kana memori éksternal DDR4 tina helper FPGA (host éksternal).
2. Ngonpigurasikeun DUT FPGA kalawan chip pinuh .sof ngagunakeun panganteur streaming Avalon (x8, x16, x32).
3. Baca status sinyal konfigurasi DUT FPGA. CONF_DONE kedah 1, AVST_READY kedah 0.

Spésifikasi Timing: Parsial Reconfiguration External Controller Intel FPGA IP

Program DUT FPGA sareng Persona Kahiji liwat Host Eksternal

1. Larapkeun freeze dina target wilayah PR dina DUT FPGA.
2. Ngagunakeun Intel Quartus Prime System Konsol, negeskeun pr_request pikeun ngamimitian reconfiguration parsial. AVST_READY kedahna 1.
3. Nulis bitstream PR persona munggaran kana memori éksternal DDR4 tina FPGA nulungan (host éksternal).
4. Ngagunakeun panganteur streaming Avalon (x8, x16, x32), reconfigure DUT FPGA jeung bitstream persona munggaran.
5. Pikeun ngawas status PR, klik Pakakas ➤ System Console pikeun ngajalankeun System Console. Dina System Console, monitor status PR:
   • pr_error nyaeta 2-reconfiguration dina prosés.
   • pr_error nyaeta 3-reconfiguration geus réngsé.
6. Larapkeun unfreeze dina wilayah PR di DUT FPGA.

Catetan: Upami aya kasalahan nalika operasi PR, sapertos gagal dina pamariksaan versi atanapi pamariksaan otorisasi, operasi PR bakal ditungtungan.

Émbaran patali

• Intel Agilex Konfigurasi Guide pamaké
• Pituduh Pamaké Intel Quartus Prime Pro Edition: Alat Debug

Sajarah Révisi Dokumén pikeun AN 991: Konfigurasi Parsial liwat Pin Konfigurasi (Host Éksternal) Desain Rujukan pikeun Papan Pangembangan FPGA Intel Agilex F-Series

Vérsi Dokumén	Intel Quartus Prime Vérsi	Parobahan
2022.11.14	22.3	• release awal.

AN 991: Konfigurasi Parsial liwat Pin Konfigurasi (Host Eksternal) Desain Rujukan: pikeun Intel Agilex F-Series FPGA Development Board

Jawaban kana FAQs Top:

• Q Naon PR via pin konfigurasi?
• A Konfigurasi Host éksternal dina kaca 3
• Q Naon anu kuring peryogikeun pikeun desain rujukan ieu?
• A Sarat Desain Rujukan dina kaca 6
• Q Dimana abdi tiasa kéngingkeun desain rujukan?
• A Sarat Desain Rujukan dina kaca 6
• Q Kumaha kuring ngalakukeun PR via konfigurasi éksternal?
• A Pitunjuk Desain Rujukan dina kaca 6
• Q Naon ari PR persona?
• A Nangtukeun Personas dina kaca 11
• Q Kumaha kuring program dewan?
• A Program Dewan dina kaca 17
• Q Naon masalah sareng watesan PR anu dipikanyaho?
• A Panglawungan Rojongan Intel FPGA: PR
• Q Dupi anjeun gaduh latihan PR?
• A Katalog Pelatihan Téknis Intel FPGA

Vérsi Online Kirim Eupan Balik

• ID: 750856
• Vérsi: 2022.11.14

Dokumén / Sumberdaya

intel 750856 Agilex FPGA Development Board [pdf] Pituduh pamaké 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Rujukan

• Manual pamaké