Carte de développement Intel 750856 Agilex FPGA

Informations sur le produit

Cette conception de référence est destinée à la carte de développement FPGA Intel Agilex série F. Il utilise le contrôleur de configuration externe à reconfiguration partielle Intel FPGA IP et dispose d'une simple région PR. La configuration matérielle de l'hôte externe du périphérique Intel Agilex se compose d'un périphérique externe (Helper FPGA), d'un FPGA DUT et de la conception de votre hôte externe. La conception hôte du périphérique externe est responsable de l’hébergement du processus PR. Les broches PR sont utilisées pour connecter les deux appareils et peuvent être n'importe quelle E/S utilisateur disponible.

Instructions d'utilisation du produit

Configuration de l'hôte externe

Pour effectuer la configuration de l'hôte externe, procédez comme suit :

1. Créez une conception hôte dans un périphérique externe pour héberger le processus PR.
2. Connectez les broches PR du périphérique externe au contrôleur de configuration externe de reconfiguration partielle Intel FPGA IP dans le FPGA DUT.
3. Diffusez les données de configuration de la conception de l'hôte vers les broches de l'interface de streaming Intel Agilex Avalon qui correspondent aux signaux d'établissement de liaison PR de l'IP.

Reconfiguration partielle via le fonctionnement des broches de configuration

La séquence suivante décrit l'opération de reconfiguration partielle via les broches de configuration :

1. Affirmez la broche pr_request connectée au contrôleur de configuration externe de reconfiguration partielle Intel FPGA IP.
2. L'IP émet un signal occupé pour indiquer que le processus PR est en cours (facultatif).
3. Si le système de configuration est prêt pour une opération PR, la broche avst_ready est affirmée, indiquant qu'il est prêt à accepter des données.
4. Diffusez les données de configuration PR sur les broches avst_data et la broche avst_valid, en suivant la spécification de streaming Avalon pour le transfert de données avec contre-pression.
5. La diffusion s'arrête lorsque la broche avst_ready est désactivée.
6. Désaffirmez la broche avst_ready pour indiquer qu'aucune donnée supplémentaire n'est requise pour l'opération PR.
7. Le contrôleur de configuration externe de reconfiguration partielle Intel FPGA IP désaffirme le signal occupé pour indiquer la fin du processus (facultatif).

Reconfiguration partielle via les broches de configuration (hôte externe) Conception de référence

Cette note d'application illustre une reconfiguration partielle via des broches de configuration (hôte externe) sur la carte de développement FPGA Intel® Agilex® F-Series.

Conception de référence terminéeview

La fonction de reconfiguration partielle (PR) vous permet de reconfigurer dynamiquement une partie du FPGA, tandis que la conception FPGA restante continue de fonctionner. Vous pouvez créer plusieurs personnages pour une région particulière de votre conception qui n'ont pas d'impact sur les opérations dans les zones en dehors de cette région. Cette méthodologie est efficace dans les systèmes où plusieurs fonctions partagent le temps des mêmes ressources de périphérique FPGA. La version actuelle du logiciel Intel Quartus® Prime Pro Edition introduit un nouveau flux de compilation simplifié pour une reconfiguration partielle. Cette conception de référence Intel Agilex utilise le contrôleur de configuration externe à reconfiguration partielle Intel FPGA IP et possède une simple région PR.

Configuration matérielle de l'hôte externe du périphérique Intel Agilex

Configuration de l'hôte externe

Dans la configuration de l'hôte externe, vous devez d'abord créer une conception d'hôte dans un périphérique externe pour héberger le processus PR, comme le montre la configuration matérielle de l'hôte externe du périphérique Intel Agilex. La conception de l'hôte transmet les données de configuration aux broches de l'interface de diffusion Intel Agilex Avalon qui correspondent aux signaux d'établissement de liaison PR provenant de l'IP Intel FPGA du contrôleur de configuration externe de reconfiguration partielle. Les broches PR que vous utilisez pour connecter les deux appareils peuvent être n'importe quelle E/S utilisateur disponible.

La séquence suivante décrit l'opération de reconfiguration partielle via les broches de configuration :

1. Affirmez d’abord la broche pr_request qui est connectée au contrôleur de configuration externe de reconfiguration partielle Intel FPGA IP.
2. L'IP émet un signal occupé pour indiquer que le processus PR est en cours (facultatif).
3. Si le système de configuration est prêt à subir une opération PR, la broche avst_ready est affirmée, indiquant qu'il est prêt à accepter des données.
4. Commencez à diffuser les données de configuration PR sur les broches avst_data et la broche avst_valid, tout en respectant la spécification de streaming Avalon pour le transfert de données avec contre-pression.
5. Le streaming s'arrête chaque fois que la broche avst_ready est annulée.
6. Après avoir diffusé toutes les données de configuration, la broche avst_ready est supprimée pour indiquer qu'aucune donnée supplémentaire n'est requise pour le fonctionnement du PR.
7. Le contrôleur de configuration externe de reconfiguration partielle Intel FPGA IP supprime le signal occupé pour indiquer la fin du processus (en option).
8. Vous pouvez vérifier les broches pr_done et pr_error pour confirmer si l'opération PR s'est terminée avec succès. Si une erreur se produit, telle qu'un échec dans la vérification de version et la vérification d'autorisation, l'opération PR se termine.

Informations connexes

• Kit de développement FPGA Intel Agilex série F Web Page
• Guide de l'utilisateur du kit de développement FPGA Intel Agilex série F
• Guide de l'utilisateur Intel Quartus Prime Pro Edition : reconfiguration partielle

Reconfiguration partielle Contrôleur de configuration externe Intel FPGA IP
Le contrôleur de configuration externe de reconfiguration partielle doit utiliser des broches de configuration pour diffuser les données PR pour le fonctionnement du PR. Vous devez connecter tous les ports de niveau supérieur du contrôleur de configuration externe à reconfiguration partielle Intel FPGA IP à la broche pr_request pour permettre l'établissement de liaison de l'hôte avec le gestionnaire de périphériques sécurisé (SDM) à partir du noyau. Le SDM détermine les types de broches de configuration à utiliser, en fonction de votre paramètre MSEL.

Reconfiguration partielle Contrôleur de configuration externe Intel FPGA IP

Reconfiguration partielle Réglages des paramètres du contrôleur de configuration externe

Paramètre	Valeur	Description
Activer l'interface occupée	Activer or Désactiver	Vous permet d'activer ou de désactiver l'interface Occupé, qui émet un signal pour indiquer que le traitement PR est en cours lors de la configuration externe. Le paramètre par défaut est Désactiver.

Reconfiguration partielle des ports du contrôleur de configuration externe

Nom du port	Largeur	Direction	Fonction
pr_request	1	Saisir	Indique que le processus de RP est prêt à commencer. Le signal est un conduit qui n'est synchrone d'aucun signal d'horloge.
pr_erreur	2	Sortir	Indique une erreur de reconfiguration partielle. : • 2'b01 : erreur PR générale • 2'b11 : erreur de flux binaire incompatible Ces signaux sont des conduits non synchrones avec une source d'horloge.
pr_done	1	Sortir	Indique que le processus de PR est terminé. Le signal est un conduit qui n'est synchrone d'aucun signal d'horloge.
adresse_début	1	Saisir	Spécifie l'adresse de début des données PR dans Active Serial Flash. Vous activez ce signal en sélectionnant soit Avalon®-ST or Série active pour le Activer les broches Avalon-ST ou les broches série actives paramètre. Le signal est un conduit non synchrone avec un signal d'horloge.
réinitialiser	1	Saisir	Signal de réinitialisation actif haut et synchrone.
out_clk	1	Sortir	Source d'horloge générée à partir d'un oscillateur interne.
occupé	1	Sortir	L'IP affirme ce signal pour indiquer que le transfert de données PR est en cours. Vous activez ce signal en sélectionnant Activer pour le Activer l'interface occupée paramètre.

Exigences de conception de référence

L’utilisation de cette conception de référence nécessite les éléments suivants :

• Installation d'Intel Quartus Prime Pro Edition version 22.3 avec prise en charge de la famille de périphériques Intel Agilex.
• Connexion à la carte de développement FPGA Intel Agilex F-Series sur le banc.
• Téléchargement du design example disponible à l'emplacement suivant : https://github.com/intel/fpga-partial-reconfig.

Pour télécharger le design example:

1. Cliquez sur Cloner ou télécharger.
2. Cliquez sur Télécharger le ZIP. Décompressez le fpga-partial-reconfig-master.zip file.
3. Accédez au sous-dossier tutoriels/agilex_external_pr_configuration pour accéder à la conception de référence.

Procédure pas à pas de conception de référence

Les étapes suivantes décrivent la mise en œuvre d'une reconfiguration partielle via des broches de configuration (hôte externe) sur la carte de développement FPGA Intel Agilex F-Series :

• Étape 1: Commencer
• Étape 2 : Création d'une partition de conception
• Étape 3 : Attribution de régions de placement et de routage
• Étape 4 : Ajout de l'adresse IP du contrôleur de configuration externe de reconfiguration partielle
• Étape 5: Définir les personas
• Étape 6 : Création de révisions
• Étape 7: Compilation de la révision de base
• Étape 8: Préparation des révisions de mise en œuvre des relations publiques
• Étape 9 : Programmation de la carte

Étape 1 : Mise en route
Pour copier le dessin de référence files à votre environnement de travail et compilez le design plat blinking_led :

1. Créez un répertoire dans votre environnement de travail, agilex_pcie_devkit_blinking_led_pr.
2. Copiez le sous-dossier tutoriels/agilex_pcie_devkit_blinking_led/flat téléchargé dans le répertoire agilex_pcie_devkit_blinking_led_pr.
3. Dans le logiciel Intel Quartus Prime Pro Edition, cliquez sur File ➤ Ouvrez Projet et sélectionnez blinking_led.qpf.
4. Pour élaborer la hiérarchie du design plat, cliquez sur Traitement ➤ Démarrer ➤ Démarrer l'analyse et la synthèse. Vous pouvez également, sur la ligne de commande, exécuter la commande suivante : quartus_syn clignotant_led -c clignotant_led

Création d'une partition de conception

Vous devez créer des partitions de conception pour chaque région PR que vous souhaitez reconfigurer partiellement. Les étapes suivantes créent une partition de conception pour l'instance u_blinking_led.

Création de partitions de conception

1. Cliquez avec le bouton droit sur l'instance u_blinking_led dans le navigateur de projet et cliquez sur Concevoir une partition ➤ Reconfigurable. Une icône de partition de conception apparaît à côté de chaque instance définie comme partition.
2. Cliquez sur Affectations ➤ Fenêtre Concevoir des partitions. La fenêtre affiche toutes les partitions de conception du projet.
3. Modifiez le nom de la partition dans la fenêtre Conception de partitions en double-cliquant sur le nom. Pour cette conception de référence, renommez le nom de la partition en pr_partition
   • Note: Lorsque vous créez une partition, le logiciel Intel Quartus Prime génère automatiquement un nom de partition, basé sur le nom de l'instance et le chemin de la hiérarchie. Ce nom de partition par défaut peut varier avec chaque instance.
4. Pour exporter la région statique finalisée à partir de la compilation de la révision de base, double-cliquez sur l'entrée pour root_partition dans l'exportation post-finale. File colonne et tapez clignotant_led_static. gdb.

Exportation de l'instantané post-final dans la fenêtre Concevoir des partitionsVérifiez que le fichier blinking_led.qsf contient les affectations suivantes, correspondant à votre partition de conception reconfigurable :

Informations connexes
"Créer des partitions de conception" dans le Guide de l'utilisateur d'Intel Quartus Prime Pro Edition : Reconfiguration partielle

Allocation de région de placement et de routage pour une partition PR
Pour chaque révision de base que vous créez, le flux de conception PR place le noyau de persona correspondant dans votre région de partition PR. Pour localiser et attribuer la région PR dans le plan d'étage de l'appareil pour votre révision de base :

1. Cliquez avec le bouton droit sur l'instance u_blinking_led dans le navigateur de projet et cliquez sur Région de verrouillage logique ➤ Créer une nouvelle région de verrouillage logique. La région apparaît dans la fenêtre Régions de Logic Lock.
2. Votre région de placement doit contenir la logique clignotante_led. Sélectionnez la région de placement en localisant le nœud dans Chip Planner. Cliquez avec le bouton droit sur le nom de la région u_blinking_led dans la fenêtre Régions de verrouillage logique et cliquez sur

Localiser le nœud ➤ Localiser dans Chip Planner. La région u_blinking_led est codée par couleur

Emplacement du nœud du planificateur de puces pour blinking_led

1. Dans la fenêtre Régions de verrouillage logique, spécifiez les coordonnées de la région de placement dans la colonne Origine. L'origine correspond au coin inférieur gauche de la région. Par exempleample, pour définir une région de placement avec des coordonnées (X1 Y1) comme (163 4), spécifiez l'Origine comme X163_Y4. Le logiciel Intel Quartus Prime calcule automatiquement les coordonnées (X2 Y2) (en haut à droite) pour la région de placement, en fonction de la hauteur et de la largeur que vous spécifiez.
   • Note: Ce didacticiel utilise les coordonnées (X1 Y1) – (163 4), ainsi qu'une hauteur et une largeur de 20 pour la région de placement. Définissez n’importe quelle valeur pour la région de placement. Assurez-vous que la région couvre la logique clignotante_led.
2. Activez les options Réservé et Cœur uniquement.
3. Double-cliquez sur l'option Région de routage. La boîte de dialogue Paramètres de région de routage de verrouillage logique s'affiche.
4. Sélectionnez Fixe avec extension pour le type de routage. La sélection de cette option attribue automatiquement une longueur d'expansion de 2.
   • Note: La région de routage doit être plus grande que la région de placement, pour offrir une flexibilité supplémentaire au Fitter lorsque le moteur achemine différents personnages.

Fenêtre Régions de verrouillage logiqueVérifiez que le fichier blinking_led.qsf contient les affectations suivantes, correspondant à votre floorplanning :

Informations connexes
« Plan de la conception de la reconfiguration partielle » dans le Guide de l'utilisateur Intel Quartus Prime Pro Edition : Reconfiguration partielle

Ajout du contrôleur de configuration externe de reconfiguration partielle Intel FPGA IP
Le contrôleur de configuration externe à reconfiguration partielle Intel FPGA IP s'interface avec le bloc de contrôle Intel Agilex PR pour gérer la source du flux binaire. Vous devez ajouter cette adresse IP à votre conception pour implémenter une configuration externe. Suivez ces étapes pour ajouter le contrôleur de configuration externe de reconfiguration partielle
Intel FPGA IP pour votre projet :

1. Saisissez Reconfiguration partielle dans le champ de recherche du catalogue IP (Outils ➤ Catalogue IP).
2. Double-cliquez sur Contrôleur de configuration externe de reconfiguration partielle Intel FPGA IP.
3. Dans la boîte de dialogue Créer une variante IP, saisissez external_host_pr_ip comme File nom, puis cliquez sur Créer. L'éditeur de paramètres apparaît.
4. Pour le paramètre Activer l’interface occupée, sélectionnez Désactiver (le paramètre par défaut). Lorsque vous devez utiliser ce signal, vous pouvez basculer le paramètre sur Activer.

Activer le paramètre d'interface occupée dans l'éditeur de paramètres

1. Cliquez File ➤ Enregistrez et quittez l'éditeur de paramètres sans générer le système. L'éditeur de paramètres génère la variation IP external_host_pr_ip.ip file et ajoute le file au projet clignotant_led. AN 991 : Reconfiguration partielle via les broches de configuration (hôte externe) Conception de référence 750856 | 2022.11.14 AN 991 :
   • Note:
   • a. Si vous copiez le fichier external_host_pr_ip.ip file depuis le répertoire pr, éditez manuellement le blinking_led.qsf file pour inclure la ligne suivante : set_global_assignment -name IP_FILE pr_ip.ip
   • b. Placez l'IP_FILE affectation après le SDC_FILE affectations (blinking_led. dc) dans votre clignotant_led.qsf file. Cet ordre garantit une contrainte appropriée du noyau IP du contrôleur de reconfiguration partielle.
   • Note: Pour détecter les horloges, le .sdc file pour le PR IP doit suivre tout .sdc qui crée les horloges utilisées par le cœur IP. Vous facilitez cette commande en vous assurant que le .ip file pour le noyau PR IP apparaît après tout .ip files ou .sdc files que vous utilisez pour définir ces horloges dans le .qsf file pour la révision de votre projet Intel Quartus Prime. Pour plus d'informations, reportez-vous au Guide de l'utilisateur des solutions IP de reconfiguration partielle.

Mise à jour de la conception de niveau supérieur

Pour mettre à jour le top.sv file avec l'instance PR_IP :

1. Pour ajouter l'instance external_host_pr_ip à la conception de niveau supérieur, décommentez les blocs de code suivants dans le top.sv file:

Définir des personnages
Cette conception de référence définit trois personnages distincts pour la partition PR unique. Pour définir et inclure les personas dans votre projet :

1. Créez trois SystemVerilog files, clignotant_led.sv, clignotant_led_slow.sv et clignotant_led_empty.sv dans votre répertoire de travail pour les trois personnages.

Personnages de conception de référence

Note:

• clignotant_led.sv est déjà disponible dans le cadre du files vous copiez depuis le sous-répertoire flat/. Vous pouvez simplement réutiliser ce file.
• Si vous créez le SystemVerilog files depuis l'éditeur de texte Intel Quartus Prime, désactivez l'option Ajouter file à l'option de projet en cours, lors de l'enregistrement du files.

Création de révisions

Le flux de conception PR utilise la fonctionnalité de révisions de projet du logiciel Intel Quartus Prime. Votre conception initiale est la révision de base, dans laquelle vous définissez les limites des régions statiques et les régions reconfigurables sur le FPGA. À partir de la révision de base, vous créez plusieurs révisions. Ces révisions contiennent les différentes implémentations pour les régions PR. Cependant, toutes les révisions d'implémentation PR utilisent les mêmes résultats de placement et de routage de niveau supérieur que la révision de base. Pour compiler une conception de relations publiques, vous devez créer une révision d'implémentation de relations publiques pour chaque personnage. De plus, vous devez attribuer des types de révision pour chacune des révisions. Les types de révision disponibles sont :

• Reconfiguration partielle – Base
• Reconfiguration partielle – Implémentation Persona

Le tableau suivant répertorie le nom de la révision et le type de révision pour chacune des révisions :

Noms et types de révision

Nom de révision	Type de révision
clignotant_led.qsf	Reconfiguration partielle – Base
clignotant_led_default.qsf	Reconfiguration partielle – Implémentation Persona
led_clignotant_lent.qsf	Reconfiguration partielle – Implémentation Persona
clignotant_led_empty.qsf	Reconfiguration partielle – Implémentation Persona

Définition du type de révision de base

1. Cliquez sur Projet ➤ Révisions.
2. Dans Nom de la révision, sélectionnez la révision clignotante_led, puis cliquez sur Définir actuel.
3. Cliquez sur Appliquer. La révision clignotante_led s'affiche comme révision actuelle.
4. Pour définir le type de révision pour clignotant_led, cliquez sur Affectations ➤ Paramètres ➤ Général.
5. Pour Type de révision, sélectionnez Reconfiguration partielle – Base, puis cliquez sur OK.
6. Vérifiez que le fichier clignotant_led.qsf contient désormais l'affectation suivante : ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Création de révisions d'implémentation

1. Pour ouvrir la boîte de dialogue Révisions, cliquez sur Projet ➤ Révisions.
2. Pour créer une nouvelle révision, double-cliquez sur < >.
3. Dans Nom de la révision, spécifiez clignotant_led_default et sélectionnez clignotant_led pour Basé sur la révision.
4. Pour le type de révision, sélectionnez Reconfiguration partielle – PersonaImplementation.

Création de révisions

1. De même, définissez le type de révision pour les révisions clignotantes_led_slow et clignotantes_led_empty.
2. Vérifiez que chaque .qsf file contient désormais l'affectation suivante : set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led où, place_holder est le nom d'entité par défaut pour la révision d'implémentation PR nouvellement créée.

Révisions du projet

Compilation de la révision de base

1. Pour compiler la révision de base, cliquez sur Traitement ➤ Démarrer la compilation. Alternativement, la commande suivante compile la révision de base : quartus_sh –flow compile clignotant_led -c clignotant_led
2. Inspecter le flux binaire files qui génèrent dans le output_filerépertoire s.

Généré Files

Nom	Taper	Description
led_clignotant.sof	Programmation de base file	Utilisé pour la configuration de base à puce complète
clignotant_led.pr_partition.rbf	Flux binaire de relations publiques file pour le personnage de base	Utilisé pour la reconfiguration partielle du personnage de base.
clignotant_led_statique.qdb	base de données .qdb file	Base de données finalisée file utilisé pour importer la région statique.

Informations connexes

• « Plan de la conception de la reconfiguration partielle » dans le Guide de l'utilisateur Intel Quartus Prime Pro Edition : Reconfiguration partielle
• « Application incrémentielle des contraintes de plan d'étage » dans le Guide de l'utilisateur Intel Quartus Prime Pro Edition : Reconfiguration partielle

Préparation des révisions de mise en œuvre des relations publiques
Vous devez préparer les révisions de l'implémentation PR avant de pouvoir compiler et générer le flux binaire PR pour la programmation de l'appareil. Cette configuration inclut l'ajout de la région statique .qdb file comme source file pour chaque révision d'implémentation. De plus, vous devez spécifier l'entité correspondante de la région PR.

1. Pour définir la révision actuelle, cliquez sur Projet ➤ Révisions, sélectionnez clignotant_led_default comme nom de la révision, puis cliquez sur Définir la révision actuelle.
2. Pour vérifier la source correcte pour chaque révision d'implémentation, cliquez sur Projet ➤Ajouter/Supprimer Files dans Projet. Le clignotant_led.sv file apparaît dans le file liste.

Filela page

1. Répétez les étapes 1 à 2 pour vérifier l'autre source de révision d'implémentation. files:

Nom de la révision de l'implémentation	Source File
clignotant_led_default	clignotant_led.sv
clignotant_led_empty	clignotant_led_empty.sv
clignotement_led_lent	clignotant_led_slow.sv

1. Pour vérifier le .qdb file associé à la partition racine, cliquez sur Affectations ➤ Fenêtre Concevoir des partitions. Confirmez que la base de données de partition File spécifie le blinking_led_static.qdb file, ou double-cliquez sur la base de données de partition File cellule pour le spécifier file. Alternativement, la commande suivante attribue ceci file: set_instance_assignment -nom QDB_FILE_PARTITION \ clignotant_led_static.qdb -to |
2. Dans la cellule Entity Re-binding, spécifiez le nom d'entité de chaque partition PR que vous modifiez dans la révision d'implémentation. Pour la révision d'implémentation de clignotant_led_default, le nom de l'entité est clignotant_led. Dans ce didacticiel, vous écrasez l'instance u_blinking_led de la compilation de révision de base par la nouvelle entité clignotante_led.

Note: Une affectation de rereliure d’entité d’espace réservé est automatiquement ajoutée à la révision d’implémentation. Cependant, vous devez remplacer le nom d'entité par défaut dans l'affectation par un nom d'entité approprié pour votre conception.

Nom de la révision de l'implémentation	Re-liaison d'entité
clignotant_led_default	led_clignotant
clignotement_led_lent	clignotement_led_lent
clignotant_led_empty	clignotant_led_empty

Reliaison d'entité

1. Pour compiler la conception, cliquez sur Traitement ➤ Démarrer la compilation. Alternativement, la commande suivante compile ce projet : quartus_sh –flow compile clignotant_led –c clignotant_led_default
2. Répétez les étapes ci-dessus pour préparer les révisions clignotantes_led_slow et clignotantes_led_empty : quartus_sh –flow compile clignotant_led –c clignotant_led_slow quartus_sh –flow compile clignotant_led –c clignotant_led_empt

Note: Vous pouvez spécifier tous les paramètres spécifiques à Fitter que vous souhaitez appliquer lors de la compilation de l'implémentation du PR. Les paramètres spécifiques à Fitter ont un impact uniquement sur l'ajustement du personnage, sans affecter la région statique importée.

Programmation de la carte
Ce didacticiel utilise une carte de développement FPGA Intel Agilex série F sur le banc, en dehors de l'emplacement PCIe* de votre machine hôte. Avant de programmer la carte, assurez-vous d'avoir effectué les étapes suivantes :

1. Connectez l'alimentation à la carte de développement FPGA Intel Agilex F-Series.
2. Connectez le câble de téléchargement Intel FPGA entre le port USB de votre PC et le port du câble de téléchargement Intel FPGA sur la carte de développement.

Pour exécuter la conception sur la carte de développement FPGA Intel Agilex série F :

1. Ouvrez le logiciel Intel Quartus Prime et cliquez sur Outils ➤ Programmeur.
2. Dans le programmeur, cliquez sur Hardware Setup et sélectionnez USB-Blaster.
3. Cliquez sur Détection automatique et sélectionnez le périphérique, AGFB014R24AR0.
4. Cliquez sur OK. Le logiciel Intel Quartus Prime détecte et met à jour le programmeur avec les trois périphériques FPGA de la carte.
5. Sélectionnez l'appareil AGFB014R24AR0, cliquez sur Modifier File et chargez le blinking_led_default.sof file.
6. Activer Programme/Configurer pour clignotant_led_default.sof file.
7. Cliquez sur Démarrer et attendez que la barre de progression atteigne 100 %.
8. Observez les LED sur la carte clignoter à la même fréquence que la conception plate d'origine.
9. Pour programmer uniquement la région PR, cliquez avec le bouton droit sur clignotant_led_default.sof file dans le programmeur et cliquez sur Ajouter une programmation PR File.
10. Sélectionnez le clignotant_led_slow.pr_partition.rbf file.
11. Désactiver Programme/Configurer pour clignotant_led_default.sof file.
12. Activer Programme/Configurer pour clignotant_led_slow.pr_partition.rbf file et cliquez sur Démarrer. Sur la carte, observez les LED[0] et LED[1] continuer à clignoter. Lorsque la barre de progression atteint 100 %, les LED[2] et LED[3] clignotent plus lentement.
13. Pour reprogrammer la région PR, cliquez avec le bouton droit sur le .rbf file dans le programmeur et cliquez sur Modifier la programmation PR File.
14. Sélectionnez le .rbf files pour les deux autres personnages d'observer le comportement sur le tableau. Chargement du blinking_led_default.rbf file fait clignoter les LED à une fréquence spécifique et charge le blinking_led_empty.rbf file fait que les LED restent allumées.

Programmation de la carte de développement FPGA Intel Agilex série FFlux de test du matériel

Les séquences suivantes décrivent le flux de test du matériel de conception de référence.
Configuration matérielle de l'hôte externe du périphérique Intel Agilex

Programmer le FPGA auxiliaire (hôte externe)
La séquence suivante décrit la programmation du FPGA auxiliaire qui fonctionne comme hôte externe du processus PR :

1. Spécifiez le paramètre d'interface de streaming Avalon qui correspond au mode que vous sélectionnez (x8, x16 ou x32).
2. Initialisez la plate-forme en programmant le FPGA auxiliaire à l'aide du programmeur Intel Quartus Prime et du câble de configuration connecté.
3. À l'aide du FPGA assistant, lisez les signaux CONF_DONE et AVST_READY. CONF_DONE doit être 0, AVST_READY doit être 1. La logique haute sur cette broche indique que le SDM est prêt à accepter les données d'un hôte externe. Cette sortie fait partie des E/S SDM.

Note: La broche CONF_DONE signale à un hôte externe que le transfert de flux binaire est réussi. Utilisez ces signaux uniquement pour surveiller le processus complet de configuration de la puce. Reportez-vous au Guide de l'utilisateur de configuration Intel Agilex pour plus d'informations sur cette broche.

Programmer le FPGA DUT avec un SOF à puce complète via un hôte externe La séquence suivante décrit la programmation du FPGA DUT avec l'objet SRAM à puce complète File (.sof) à l'aide de l'interface de streaming hôte Avalon :

1. Écrivez le flux binaire complet de la puce dans la mémoire externe DDR4 du FPGA auxiliaire (hôte externe).
2. Configurez le DUT FPGA avec la puce complète .sof à l'aide de l'interface de streaming Avalon (x8, x16, x32).
3. Lisez les signaux de configuration du DUT FPGA d’état. CONF_DONE doit être 1, AVST_READY doit être 0.

Spécifications de synchronisation : Reconfiguration partielle Contrôleur externe Intel FPGA IP

Programmer le DUT FPGA avec le First Persona via un hôte externe

1. Appliquez le gel sur la région PR cible dans le FPGA DUT.
2. À l’aide de la console système Intel Quartus Prime, affirmez pr_request pour démarrer la reconfiguration partielle. AVST_READY devrait être 1.
3. Écrivez le premier flux binaire du personnage PR dans la mémoire externe DDR4 du FPGA auxiliaire (hôte externe).
4. À l'aide de l'interface de streaming Avalon (x8, x16, x32), reconfigurez le FPGA DUT avec le premier flux binaire personnel.
5. Pour surveiller l'état du PR, cliquez sur Outils ➤ Console système pour lancer la console système. Dans la console système, surveillez l'état du PR :
   • pr_error est 2 : reconfiguration en cours.
   • pr_error est 3 : la reconfiguration est terminée.
6. Appliquez le dégel sur la région PR dans le FPGA DUT.

Note: Si une erreur se produit pendant l'opération PR, telle qu'un échec de la vérification de version ou de la vérification d'autorisation, l'opération PR se termine.

Informations connexes

• Guide de l'utilisateur de configuration d'Intel Agilex
• Guide de l'utilisateur Intel Quartus Prime Pro Edition : outils de débogage

Historique de révision du document pour AN 991 : Reconfiguration partielle via les broches de configuration (hôte externe) Conception de référence pour la carte de développement FPGA Intel Agilex série F

Version du document	Version Intel Quartus Prime	Changements
2022.11.14	22.3	• Première version.

AN 991 : reconfiguration partielle via des broches de configuration (hôte externe) Conception de référence : pour carte de développement FPGA Intel Agilex série F

Réponses aux principales FAQ :

• Q Qu'est-ce que le PR via les broches de configuration ?
• A Configuration de l'hôte externe à la page 3
• Q De quoi ai-je besoin pour cette conception de référence ?
• A Exigences de conception de référence à la page 6
• Q Où puis-je obtenir le modèle de référence ?
• A Exigences de conception de référence à la page 6
• Q Comment effectuer des relations publiques via une configuration externe ?
• A Procédure pas à pas de conception de référence à la page 6
• Q Qu'est-ce qu'un personnage de relations publiques ?
• A Définition des Personas à la page 11
• Q Comment programmer la carte ?
• A Programmer la carte à la page 17
• Q Quels sont les problèmes et limites connus des relations publiques ?
• A Forums de support Intel FPGA : RP
• Q Avez-vous une formation en relations publiques ?
• A Catalogue de formation technique Intel FPGA

Version en ligne Envoyer des commentaires

• IDENTIFIANT: 750856
• Version: 2022.11.14

Documents / Ressources

Carte de développement FPGA Intel 750856 Agilex [pdf] Guide de l'utilisateur 750856, 750857, 750856 Carte de développement Agilex FPGA, Carte de développement Agilex FPGA, Carte de développement FPGA, Carte de développement, Carte

Références

• Manuel d'utilisation