Papan Pengembangan FPGA Agilex Intel 750856
Informasi Produk
Desain referensi ini ditujukan untuk Intel Agilex F-Series FPGA Development Board. Desain ini menggunakan Partial Reconfiguration External Configuration Controller Intel FPGA IP dan memiliki wilayah PR yang sederhana. Intel Agilex Device External Host Hardware Setup terdiri dari perangkat eksternal (Helper FPGA), DUT FPGA, dan desain host eksternal Anda. Desain host di perangkat eksternal bertanggung jawab untuk menghosting proses PR. Pin PR digunakan untuk menghubungkan kedua perangkat dan dapat berupa I/O pengguna yang tersedia.
Petunjuk Penggunaan Produk
Konfigurasi Host Eksternal
Untuk melakukan konfigurasi host eksternal, ikuti langkah-langkah berikut:
- Buat desain host di perangkat eksternal untuk menghosting proses PR.
- Hubungkan pin PR dari perangkat eksternal ke Pengontrol Konfigurasi Eksternal Rekonfigurasi Parsial Intel FPGA IP di DUT FPGA.
- Mengalirkan data konfigurasi dari desain host ke pin antarmuka streaming Intel Agilex Avalon yang bersesuaian dengan sinyal jabat tangan PR dari IP.
Konfigurasi Ulang Sebagian melalui Operasi Pin Konfigurasi
Urutan berikut menjelaskan operasi konfigurasi ulang parsial melalui pin konfigurasi:
- Tetapkan pin pr_request yang terhubung ke IP Intel FPGA Pengontrol Konfigurasi Eksternal Konfigurasi Ulang Sebagian.
- IP menyatakan sinyal sibuk untuk menunjukkan bahwa proses PR sedang berlangsung (opsional).
- Jika sistem konfigurasi siap untuk operasi PR, pin avst_ready diaktifkan, yang menunjukkan sistem siap menerima data.
- Alirkan data konfigurasi PR melalui pin avst_data dan pin avst_valid, ikuti spesifikasi streaming Avalon untuk transfer data dengan tekanan balik.
- Streaming berhenti saat pin avst_ready dibatalkan penyataannya.
- Batalkan penegasan pin avst_ready untuk menunjukkan bahwa tidak ada lagi data yang diperlukan untuk operasi PR.
- Pengontrol Konfigurasi Eksternal Rekonfigurasi Sebagian Intel FPGA IP menonaktifkan sinyal sibuk untuk menunjukkan akhir proses (opsional).
Desain Referensi Konfigurasi Ulang Sebagian melalui Pin Konfigurasi (Host Eksternal)
Catatan aplikasi ini menunjukkan konfigurasi ulang parsial melalui pin konfigurasi (host eksternal) pada papan pengembangan Intel® Agilex® F-Series FPGA.
Desain Referensi Selesaiview
Fitur konfigurasi ulang parsial (PR) memungkinkan Anda untuk mengonfigurasi ulang sebagian FPGA secara dinamis, sementara desain FPGA yang tersisa terus berfungsi. Anda dapat membuat beberapa persona untuk wilayah tertentu dalam desain Anda yang tidak memengaruhi operasi di area di luar wilayah ini. Metodologi ini efektif dalam sistem tempat beberapa fungsi berbagi waktu sumber daya perangkat FPGA yang sama. Versi terkini perangkat lunak Intel Quartus® Prime Pro Edition memperkenalkan alur kompilasi baru dan yang disederhanakan untuk konfigurasi ulang parsial. Desain referensi Intel Agilex ini menggunakan Pengontrol Konfigurasi Eksternal Rekonfigurasi Parsial Intel FPGA IP dan memiliki wilayah PR yang sederhana.
Pengaturan Perangkat Keras Host Eksternal Intel Agilex Device
Konfigurasi Host Eksternal
Dalam konfigurasi host eksternal, Anda harus terlebih dahulu membuat desain host di perangkat eksternal untuk menghosting proses PR, seperti yang ditunjukkan oleh Intel Agilex Device External Host Hardware Setup. Desain host mengalirkan data konfigurasi ke pin antarmuka streaming Intel Agilex Avalon yang sesuai dengan sinyal jabat tangan PR yang berasal dari Partial Reconfiguration External Configuration Controller Intel FPGA IP. Pin PR yang Anda gunakan untuk menghubungkan kedua perangkat dapat berupa I/O pengguna yang tersedia.
Urutan berikut menggambarkan konfigurasi ulang parsial melalui operasi pin konfigurasi:
- Pertama-tama tegaskan pin pr_request yang terhubung ke IP Intel FPGA Pengontrol Konfigurasi Eksternal Rekonfigurasi Sebagian.
- IP menyatakan sinyal sibuk untuk menunjukkan bahwa proses PR sedang berlangsung (opsional).
- Jika sistem konfigurasi siap menjalani operasi PR, pin avst_ready ditegaskan yang menunjukkan bahwa sistem siap menerima data.
- Mulailah mengalirkan data konfigurasi PR melalui pin avst_data dan pin avst_valid, sambil mengamati spesifikasi streaming Avalon untuk transfer data dengan tekanan balik.
- Streaming berhenti setiap kali pin avst_ready dinonaktifkan.
- Setelah mengalirkan semua data konfigurasi, pin avst_ready dinonaktifkan untuk menunjukkan bahwa tidak ada lagi data yang diperlukan untuk operasi PR.
- Pengontrol Konfigurasi Eksternal Rekonfigurasi Parsial Intel FPGA IP mengeluarkan sinyal sibuk untuk menunjukkan akhir proses (opsional).
- Anda dapat memeriksa pin pr_done dan pr_error untuk mengonfirmasi apakah operasi PR berhasil diselesaikan. Jika terjadi kesalahan, seperti kegagalan dalam pengecekan versi dan pengecekan otorisasi, operasi PR akan dihentikan.
Informasi Terkait
- Kit Pengembangan FPGA Seri F Intel Agilex Web Halaman
- Panduan Pengguna Kit Pengembangan FPGA Intel Agilex Seri F
- Panduan Pengguna Intel Quartus Prime Pro Edition: Konfigurasi Ulang Sebagian
Konfigurasi Ulang Sebagian Pengontrol Konfigurasi Eksternal Intel FPGA IP
Pengontrol Konfigurasi Eksternal Rekonfigurasi Parsial diperlukan untuk menggunakan pin konfigurasi guna mengalirkan data PR untuk operasi PR. Anda harus menghubungkan semua port tingkat atas dari Pengontrol Konfigurasi Eksternal Rekonfigurasi Parsial Intel FPGA IP ke pin pr_request untuk memungkinkan jabat tangan host dengan pengelola perangkat aman (SDM) dari inti. SDM menentukan jenis pin konfigurasi yang akan digunakan, menurut pengaturan MSEL Anda.
Konfigurasi Ulang Sebagian Pengontrol Konfigurasi Eksternal Intel FPGA IP
Pengaturan Parameter Pengontrol Konfigurasi Eksternal Rekonfigurasi Sebagian
| Parameter | Nilai | Keterangan |
| Aktifkan Antarmuka Sibuk | Memungkinkan or
Cacat |
Memungkinkan Anda Mengaktifkan atau Menonaktifkan antarmuka Sibuk, yang menegaskan sinyal untuk menunjukkan bahwa pemrosesan PR sedang berlangsung selama konfigurasi eksternal.
Pengaturan default adalah Cacat. |
Konfigurasi Ulang Sebagian Port Pengontrol Konfigurasi Eksternal
| Nama Pelabuhan | Lebar | Arah | Fungsi |
| pr_permintaan | 1 | Masukan | Menunjukkan bahwa proses PR siap untuk dimulai. Sinyal tersebut merupakan saluran yang tidak sinkron dengan sinyal jam apa pun. |
| pr_kesalahan | 2 | Keluaran | Menunjukkan kesalahan konfigurasi ulang sebagian.:
• 2'b01—kesalahan PR umum • 2'b11—kesalahan bitstream tidak kompatibel Sinyal-sinyal ini adalah saluran yang tidak sinkron dengan sumber jam mana pun. |
| pr_selesai | 1 | Keluaran | Menunjukkan bahwa proses PR telah selesai. Sinyal tersebut merupakan saluran yang tidak sinkron dengan sinyal jam apa pun. |
| alamat_mulai | 1 | Masukan | Menentukan alamat awal data PR di Active Serial Flash. Anda mengaktifkan sinyal ini dengan memilih Alun-alun®-ST or Serial Aktif untuk Aktifkan Pin Avalon-ST atau Pin Serial Aktif parameter. Sinyal tersebut merupakan saluran yang tidak sinkron dengan sinyal jam apa pun. |
| mengatur ulang | 1 | Masukan | Sinyal reset sinkron tinggi aktif. |
| keluar_clk | 1 | Keluaran | Sumber jam yang dihasilkan dari osilator internal. |
| sibuk | 1 | Keluaran | IP menegaskan sinyal ini untuk menunjukkan transfer data PR sedang berlangsung. Anda mengaktifkan sinyal ini dengan memilih Memungkinkan untuk Aktifkan antarmuka sibuk parameter. |
Persyaratan Desain Referensi
Penggunaan desain referensi ini memerlukan hal berikut:
- Instalasi Intel Quartus Prime Pro Edition versi 22.3 dengan dukungan untuk keluarga perangkat Intel Agilex.
- Koneksi ke papan pengembangan FPGA Intel Agilex F-Series di bangku kerja.
- Unduh desain example tersedia di lokasi berikut: https://github.com/intel/fpga-partial-reconfig.
Untuk mengunduh desain exampsaya:
- Klik Klon atau unduh.
- Klik Unduh ZIP. Buka zip fpga-partial-reconfig-master.zip file.
- Navigasi ke subfolder tutorial/agilex_external_pr_configuration untuk mengakses desain referensi.
Panduan Desain Referensi
Langkah-langkah berikut menjelaskan penerapan konfigurasi ulang parsial melalui pin konfigurasi (host eksternal) pada papan pengembangan FPGA Intel Agilex F-Series:
- Langkah 1: Mulai
- Langkah 2: Membuat Partisi Desain
- Langkah 3: Menetapkan Wilayah Penempatan dan Perutean
- Langkah 4: Menambahkan IP Pengontrol Konfigurasi Eksternal Rekonfigurasi Sebagian
- Langkah 5: Mendefinisikan Persona
- Langkah 6: Membuat Revisi
- Langkah 7: Menyusun Revisi Dasar
- Langkah 8: Mempersiapkan Revisi Implementasi PR
- Langkah 9: Pemrograman Papan
Langkah 1: Memulai
Untuk menyalin desain referensi files ke lingkungan kerja Anda dan kompilasi desain datar flashing_led:
- Buat direktori di lingkungan kerja Anda, agilex_pcie_devkit_blinking_led_pr.
- Salin subfolder tutorial/agilex_pcie_devkit_blinking_led/flat yang diunduh ke direktori, agilex_pcie_devkit_blinking_led_pr.
- Di perangkat lunak Intel Quartus Prime Pro Edition, klik File ➤ Buka Proyek dan pilih blinking_led.qpf.
- Untuk menguraikan hierarki desain datar, klik Pemrosesan ➤ Mulai ➤ Mulai Analisis & Sintesis. Atau, pada baris perintah, jalankan perintah berikut: quartus_syn blinking_led -c blinking_led
Membuat Partisi Desain
Anda harus membuat partisi desain untuk setiap wilayah PR yang ingin Anda konfigurasi ulang sebagian. Langkah-langkah berikut membuat partisi desain untuk instans u_blinking_led.
Membuat Partisi Desain
- Klik kanan instance u_blinking_led di Project Navigator dan klik Design Partition ➤ Reconfigurable. Ikon partisi desain akan muncul di samping setiap instance yang ditetapkan sebagai partisi.
- Klik Tugas ➤ Jendela Desain Partisi. Jendela menampilkan semua partisi desain dalam proyek.
- Ubah nama partisi di Jendela Partisi Desain dengan mengklik dua kali nama tersebut. Untuk desain referensi ini, ganti nama partisi menjadi pr_partition
- Catatan: Saat Anda membuat partisi, perangkat lunak Intel Quartus Prime secara otomatis membuat nama partisi, berdasarkan nama instans dan jalur hierarki. Nama partisi default ini dapat bervariasi pada setiap instans.
- Untuk mengekspor wilayah statis yang telah difinalisasi dari kompilasi revisi dasar, klik dua kali entri untuk root_partition di Post Final Export File kolom, dan ketik blinking_led_static.gdb.
Mengekspor Snapshot Post Final di Jendela Partisi Desain
Verifikasi bahwa blinking_led.qsf berisi tugas berikut, sesuai dengan partisi desain yang dapat dikonfigurasi ulang:
Informasi Terkait
“Buat Partisi Desain” dalam Panduan Pengguna Intel Quartus Prime Pro Edition: Konfigurasi Ulang Sebagian
Menetapkan Wilayah Penempatan dan Perutean untuk Partisi PR
Untuk setiap revisi dasar yang Anda buat, alur desain PR menempatkan inti persona yang sesuai di wilayah partisi PR Anda. Untuk menemukan dan menetapkan wilayah PR di denah perangkat untuk revisi dasar Anda:
- Klik kanan instance u_blinking_led di Project Navigator dan klik Logic Lock Region ➤ Create New Logic Lock Region. Wilayah tersebut muncul di Jendela Logic Lock Regions.
- Wilayah penempatan Anda harus menyertakan logika blinking_led. Pilih wilayah penempatan dengan mencari node di Chip Planner. Klik kanan nama wilayah u_blinking_led di Jendela Logic Lock Regions dan klik
Temukan Node ➤ Temukan di Chip Planner. Wilayah u_blinking_led diberi kode warna
Lokasi Node Perencana Chip untuk blinking_led
- Di jendela Logic Lock Regions, tentukan koordinat wilayah penempatan di kolom Origin. Origin sesuai dengan sudut kiri bawah wilayah. Misalnyaample, untuk menetapkan wilayah penempatan dengan koordinat (X1 Y1) sebagai (163 4), tentukan Origin sebagai X163_Y4. Perangkat lunak Intel Quartus Prime secara otomatis menghitung koordinat (X2 Y2) (kanan atas) untuk wilayah penempatan, berdasarkan tinggi dan lebar yang Anda tentukan.
- Catatan: Tutorial ini menggunakan koordinat (X1 Y1) – (163 4), dan tinggi serta lebar 20 untuk wilayah penempatan. Tentukan nilai apa pun untuk wilayah penempatan. Pastikan wilayah tersebut mencakup logika blinking_led.
- Aktifkan opsi Reserved dan Core-Only.
- Klik dua kali opsi Wilayah Perutean. Kotak dialog Pengaturan Wilayah Perutean Kunci Logika muncul.
- Pilih Tetap dengan perluasan untuk Jenis perutean. Memilih opsi ini secara otomatis menetapkan panjang perluasan sebesar 2.
- Catatan: Wilayah perutean harus lebih besar daripada wilayah penempatan, untuk memberikan fleksibilitas ekstra bagi Fitter saat mesin mengarahkan persona yang berbeda.
Jendela Wilayah Kunci Logika
Verifikasi bahwa blinking_led.qsf berisi tugas berikut, sesuai dengan denah lantai Anda:
Informasi Terkait
“Denah Desain Konfigurasi Ulang Sebagian” dalam Panduan Pengguna Intel Quartus Prime Pro Edition: Konfigurasi Ulang Sebagian
Menambahkan Pengontrol Konfigurasi Eksternal Rekonfigurasi Sebagian Intel FPGA IP
Pengontrol Konfigurasi Eksternal Rekonfigurasi Sebagian Intel FPGA IP berinteraksi dengan blok kontrol Intel Agilex PR untuk mengelola sumber bitstream. Anda harus menambahkan IP ini ke desain Anda untuk menerapkan konfigurasi eksternal. Ikuti langkah-langkah berikut untuk menambahkan Pengontrol Konfigurasi Eksternal Rekonfigurasi Sebagian
IP FPGA Intel untuk proyek Anda:
- Ketik Konfigurasi Ulang Sebagian di kolom pencarian Katalog IP (Alat ➤ Katalog IP).
- Klik dua kali Konfigurasi Ulang Sebagian Pengontrol Konfigurasi Eksternal Intel FPGA IP.
- Pada kotak dialog Buat Varian IP, ketik external_host_pr_ip sebagai File nama, lalu klik Buat. Editor parameter akan muncul.
- Untuk parameter Enable busy interface, pilih Disable (pengaturan default). Bila Anda perlu menggunakan sinyal ini, Anda dapat mengubah pengaturan ke Enable.
Aktifkan Parameter Antarmuka Sibuk di Editor Parameter
- Klik File ➤ Simpan dan keluar dari editor parameter tanpa membuat sistem. Editor parameter membuat variasi IP external_host_pr_ip.ip file dan menambahkan file ke proyek blinking_led. AN 991: Konfigurasi Ulang Sebagian melalui Pin Konfigurasi (Host Eksternal) Desain Referensi 750856 | 2022.11.14 AN 991:
- Catatan:
- a. Jika Anda menyalin external_host_pr_ip.ip file dari direktori pr, edit blinking_led.qsf secara manual file untuk menyertakan baris berikut: set_global_assignment -name IP_FILE pr_ip.ip
- b. Tempatkan IP_FILE tugas setelah SDC_FILE tugas (blinking_led.dc) di blinking_led.qsf Anda fileUrutan ini memastikan pembatasan yang tepat terhadap inti IP Pengontrol Konfigurasi Ulang Sebagian.
- Catatan: Untuk mendeteksi jam, .sdc file untuk PR IP harus mengikuti .sdc yang membuat jam yang digunakan oleh inti IP. Anda memfasilitasi pesanan ini dengan memastikan bahwa .ip file untuk inti IP PR muncul setelah .ip apa pun files atau .sdc fileyang Anda gunakan untuk menentukan jam ini di .qsf file untuk revisi proyek Intel Quartus Prime Anda. Untuk informasi lebih lanjut, lihat Panduan Pengguna Solusi IP Konfigurasi Ulang Sebagian.
Memperbarui Desain Tingkat Atas
Untuk memperbarui top.sv file dengan contoh PR_IP:
- Untuk menambahkan instance external_host_pr_ip ke desain tingkat atas, hapus komentar pada blok kode berikut di top.sv file:
Mendefinisikan Persona
Desain referensi ini mendefinisikan tiga persona terpisah untuk partisi PR tunggal. Untuk mendefinisikan dan menyertakan persona dalam proyek Anda:
- Buat tiga SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, dan blinking_led_empty.sv di direktori kerja Anda untuk ketiga persona.
Referensi Desain Persona
Catatan:
- blinking_led.sv sudah tersedia sebagai bagian dari filejika Anda menyalin dari sub-direktori flat/. Anda cukup menggunakan kembali ini file.
- Jika Anda membuat SystemVerilog filedari Editor Teks Intel Quartus Prime, nonaktifkan Tambah file ke opsi proyek saat ini, saat menyimpan files.
Membuat Revisi
Alur desain PR menggunakan fitur revisi proyek dalam perangkat lunak Intel Quartus Prime. Desain awal Anda adalah revisi dasar, tempat Anda menentukan batas wilayah statis dan wilayah yang dapat dikonfigurasi ulang pada FPGA. Dari revisi dasar, Anda membuat beberapa revisi. Revisi ini berisi implementasi yang berbeda untuk wilayah PR. Namun, semua revisi implementasi PR menggunakan hasil penempatan dan perutean tingkat atas yang sama dari revisi dasar. Untuk mengompilasi desain PR, Anda harus membuat revisi implementasi PR untuk setiap persona. Selain itu, Anda harus menetapkan jenis revisi untuk setiap revisi. Jenis revisi yang tersedia adalah:
- Konfigurasi Ulang Sebagian – Basis
- Konfigurasi Ulang Sebagian – Implementasi Persona
Tabel berikut mencantumkan nama revisi dan jenis revisi untuk setiap revisi:
Nama dan Jenis Revisi
| Nama Revisi | Jenis Revisi |
| berkedip_led.qsf | Konfigurasi Ulang Sebagian – Basis |
| berkedip_led_default.qsf | Konfigurasi Ulang Sebagian – Implementasi Persona |
| berkedip_led_lambat.qsf | Konfigurasi Ulang Sebagian – Implementasi Persona |
| berkedip_led_kosong.qsf | Konfigurasi Ulang Sebagian – Implementasi Persona |
Mengatur Jenis Revisi Dasar
- Klik Proyek ➤ Revisi.
- Pada Nama Revisi, pilih revisi yang berkedip_led, lalu klik Tetapkan Saat Ini.
- Klik Terapkan. Revisi yang berkedip-kedip akan ditampilkan sebagai revisi terkini.
- Untuk mengatur Jenis Revisi untuk blinking_led, klik Penugasan ➤ Pengaturan ➤ Umum.
- Untuk Jenis Revisi, pilih Konfigurasi Ulang Sebagian – Dasar, lalu klik OK.
- Verifikasi bahwa blinking_led.qsf sekarang berisi tugas berikut: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
Membuat Revisi Implementasi
- Untuk membuka kotak dialog Revisi, klik Proyek ➤ Revisi.
- Untuk membuat revisi baru, klik dua kali < >.
- Di Nama revisi, tentukan flashing_led_default dan pilih flashing_led untuk Berdasarkan revisi.
- Untuk jenis Revisi, pilih Konfigurasi Ulang Sebagian – Implementasi Persona.
Membuat Revisi
- Demikian pula, tetapkan jenis Revisi untuk revisi blinking_led_slow dan blinking_led_empty.
- Verifikasi bahwa setiap .qsf file sekarang berisi penugasan berikut: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led di mana, place_holder adalah nama entitas default untuk revisi implementasi PR yang baru dibuat.
Revisi Proyek
Menyusun Revisi Dasar
- Untuk mengkompilasi revisi dasar, klik Pemrosesan ➤ Mulai Kompilasi. Atau, perintah berikut mengkompilasi revisi dasar: quartus_sh –flow compile blinking_led -c blinking_led
- Periksa aliran bit files yang dihasilkan dalam output_filedirektori s.
Dihasilkan Files
| Nama | Jenis | Keterangan |
| berkedip_led.sof | Pemrograman dasar file | Digunakan untuk konfigurasi dasar chip penuh |
| berkedip_led.pr_partisi.rbf | PR aliran bit file untuk persona dasar | Digunakan untuk konfigurasi ulang sebagian persona dasar. |
| berkedip_led_statis.qdb | basis data .qdb file | Basis data yang sudah diselesaikan file digunakan untuk mengimpor wilayah statis. |
Informasi Terkait
- “Denah Desain Konfigurasi Ulang Sebagian” dalam Panduan Pengguna Intel Quartus Prime Pro Edition: Konfigurasi Ulang Sebagian
- “Menerapkan Batasan Denah Lantai Secara Bertahap” dalam Panduan Pengguna Intel Quartus Prime Pro Edition: Konfigurasi Ulang Sebagian
Mempersiapkan Revisi Implementasi PR
Anda harus menyiapkan revisi implementasi PR sebelum Anda dapat mengompilasi dan menghasilkan bitstream PR untuk pemrograman perangkat. Pengaturan ini mencakup penambahan wilayah statis .qdb file sebagai sumbernya file untuk setiap revisi implementasi. Selain itu, Anda harus menentukan entitas terkait dari wilayah PR.
- Untuk menetapkan revisi terkini, klik Proyek ➤ Revisi, pilih blinking_led_default sebagai nama Revisi, lalu klik Tetapkan Saat Ini.
- Untuk memverifikasi sumber yang benar untuk setiap revisi implementasi, klik Proyek ➤Tambah/Hapus Files dalam Proyek. blinking_led.sv file muncul di file daftar.
FileHalaman s
- Ulangi langkah 1 hingga 2 untuk memverifikasi sumber revisi implementasi lainnya files:
| Nama Revisi Implementasi | Sumber File |
| berkedip_led_default | berkedip_led.sv |
| berkedip_led_kosong | berkedip_led_empty.sv |
| berkedip_led_lambat | berkedip_led_lambat.sv |
- Untuk memverifikasi .qdb file terkait dengan partisi root, klik Assignments ➤ Design Partitions Window. Konfirmasikan bahwa Partition Database File menentukan blinking_led_static.qdb file, atau klik dua kali pada Partisi Database File sel untuk menentukan ini fileAtau, perintah berikut menetapkan ini file: set_instance_assignment -nama QDB_FILE_PARTITION\blinking_led_static.qdb -ke |
- Di sel Entity Re-binding, tentukan nama entitas dari setiap partisi PR yang Anda ubah dalam revisi implementasi. Untuk revisi implementasi blinking_led_default, nama entitasnya adalah blinking_led. Dalam tutorial ini, Anda menimpa instance u_blinking_led dari kompilasi revisi dasar dengan entitas blinking_led yang baru.
Catatan: Penugasan pengikatan ulang entitas placeholder ditambahkan ke revisi implementasi secara otomatis. Namun, Anda harus mengubah nama entitas default dalam penugasan ke nama entitas yang sesuai untuk desain Anda.
| Nama Revisi Implementasi | Pengikatan Ulang Entitas |
| berkedip_led_default | berkedip_led |
| berkedip_led_lambat | berkedip_led_lambat |
| berkedip_led_kosong | berkedip_led_kosong |
Pengikatan Ulang Entitas
- Untuk mengkompilasi desain, klik Processing ➤ Start Compilation. Atau, perintah berikut mengkompilasi proyek ini: quartus_sh –flow compile blinking_led –c blinking_led_default
- Ulangi langkah-langkah di atas untuk menyiapkan revisi blinking_led_slow dan blinking_led_empty: quartus_sh –flow kompilasi blinking_led –c blinking_led_slow quartus_sh –flow kompilasi blinking_led –c blinking_led_empt
Catatan: Anda dapat menentukan pengaturan khusus Fitter yang ingin Anda terapkan selama kompilasi implementasi PR. Pengaturan khusus Fitter hanya memengaruhi kecocokan persona, tanpa memengaruhi wilayah statis yang diimpor.
Pemrograman Papan
Tutorial ini menggunakan papan pengembangan FPGA Intel Agilex F-Series di bangku, di luar slot PCIe* di mesin host Anda. Sebelum Anda memprogram papan, pastikan Anda telah menyelesaikan langkah-langkah berikut:
- Hubungkan catu daya ke papan pengembangan Intel Agilex F-Series FPGA.
- Hubungkan Kabel Unduhan Intel FPGA antara port USB PC dan port Kabel Unduhan Intel FPGA pada papan pengembangan.
Untuk menjalankan desain pada papan pengembangan FPGA Intel Agilex F-Series:
- Buka perangkat lunak Intel Quartus Prime dan klik Alat ➤ Programmer.
- Pada Programmer, klik Hardware Setup dan pilih USB-Blaster.
- Klik Deteksi Otomatis dan pilih perangkat, AGFB014R24AR0.
- Klik Oke. Perangkat lunak Intel Quartus Prime mendeteksi dan memperbarui Programmer dengan tiga perangkat FPGA di papan.
- Pilih perangkat AGFB014R24AR0, klik Ubah File dan memuat blinking_led_default.sof file.
- Aktifkan Program/Konfigurasi untuk blinking_led_default.sof file.
- Klik Mulai dan tunggu hingga bilah kemajuan mencapai 100%.
- Amati LED pada papan berkedip pada frekuensi yang sama dengan desain datar aslinya.
- Untuk memprogram wilayah PR saja, klik kanan flashing_led_default.sof file di Programmer dan klik Tambah Pemrograman PR File.
- Pilih blinking_led_slow.pr_partition.rbf file.
- Nonaktifkan Program/Konfigurasi untuk blinking_led_default.sof file.
- Aktifkan Program/Konfigurasi untuk blinking_led_slow.pr_partition.rbf file dan klik Mulai. Pada papan, amati LED[0] dan LED[1] terus berkedip. Saat bilah kemajuan mencapai 100%, LED[2] dan LED[3] berkedip lebih lambat.
- Untuk memprogram ulang wilayah PR, klik kanan .rbf file di Programmer dan klik Ubah Pemrograman PR File.
- Pilih .rbf files untuk dua persona lainnya untuk mengamati perilaku di papan. Memuat blinking_led_default.rbf file menyebabkan LED berkedip pada frekuensi tertentu, dan memuat blinking_led_empty.rbf file menyebabkan LED tetap MENYALA.
Pemrograman Papan Pengembangan FPGA Intel Agilex Seri F
Alur Pengujian Perangkat Keras
Urutan berikut menggambarkan alur pengujian perangkat keras desain referensi.
Pengaturan Perangkat Keras Host Eksternal Intel Agilex Device
Memprogram FPGA Pembantu (Host Eksternal)
Urutan berikut menjelaskan pemrograman FPGA pembantu yang beroperasi sebagai host eksternal proses PR:
- Tentukan pengaturan antarmuka streaming Avalon yang sesuai dengan mode yang Anda pilih (x8, x16, atau x32).
- Inisialisasi platform dengan memprogram FPGA pembantu menggunakan Intel Quartus Prime Programmer dan kabel konfigurasi yang terhubung.
- Dengan menggunakan FPGA pembantu, baca sinyal CONF_DONE dan AVST_READY. CONF_DONE harus 0, AVST_READY harus 1. Logika tinggi pada pin ini menunjukkan SDM siap menerima data dari host eksternal. Output ini merupakan bagian dari SDM I/O.
Catatan: Pin CONF_DONE memberi sinyal ke host eksternal bahwa transfer bitstream berhasil. Gunakan sinyal ini hanya untuk memantau proses konfigurasi chip secara keseluruhan. Lihat Panduan Pengguna Konfigurasi Intel Agilex untuk informasi lebih lanjut tentang pin ini.
Memprogram DUT FPGA dengan Full Chip SOF melalui Host Eksternal Urutan berikut menjelaskan pemrograman DUT FPGA dengan SRAM Object chip penuh File (.sof) menggunakan antarmuka streaming host Avalon:
- Tulis bitstream chip penuh ke dalam memori eksternal DDR4 dari FPGA pembantu (host eksternal).
- Konfigurasikan FPGA DUT dengan chip .sof lengkap menggunakan antarmuka streaming Avalon (x8, x16, x32).
- Baca status sinyal konfigurasi DUT FPGA. CONF_DONE harus 1, AVST_READY harus 0.
Spesifikasi Waktu: Konfigurasi Ulang Sebagian Pengontrol Eksternal Intel FPGA IP
Programkan FPGA DUT dengan Persona Pertama melalui Host Eksternal
- Terapkan pembekuan pada wilayah PR target di DUT FPGA.
- Dengan menggunakan Intel Quartus Prime System Console, aktifkan pr_request untuk memulai konfigurasi ulang sebagian. AVST_READY harus bernilai 1.
- Tulis bitstream persona PR pertama ke dalam memori eksternal DDR4 dari FPGA pembantu (host eksternal).
- Menggunakan antarmuka streaming Avalon (x8, x16, x32), konfigurasikan ulang DUT FPGA dengan bitstream persona pertama.
- Untuk memantau status PR, klik Alat ➤ Konsol Sistem untuk meluncurkan Konsol Sistem. Di Konsol Sistem, pantau status PR:
- pr_error adalah 2—konfigurasi ulang sedang diproses.
- pr_error adalah 3—konfigurasi ulang selesai.
- Terapkan pencairan beku pada daerah PR di DUT FPGA.
Catatan: Jika kesalahan terjadi selama operasi PR, seperti kegagalan dalam pemeriksaan versi atau pemeriksaan otorisasi, operasi PR akan dihentikan.
Informasi Terkait
- Panduan Pengguna Konfigurasi Intel Agilex
- Panduan Pengguna Intel Quartus Prime Pro Edition: Alat Debug
Riwayat Revisi Dokumen untuk AN 991: Konfigurasi Ulang Sebagian melalui Pin Konfigurasi (Host Eksternal) Desain Referensi untuk Papan Pengembangan FPGA Intel Agilex Seri F
| Versi Dokumen | Versi Intel Quartus Prime | Perubahan |
| 2022.11.14 | 22.3 | • Rilis awal. |
AN 991: Desain Referensi Konfigurasi Ulang Sebagian melalui Pin Konfigurasi (Host Eksternal): untuk Papan Pengembangan FPGA Intel Agilex Seri F
Jawaban atas FAQ Teratas:
- Q Apa itu PR melalui pin konfigurasi?
- A Konfigurasi Host Eksternal pada halaman 3
- Q Apa yang saya perlukan untuk desain referensi ini?
- A Persyaratan Desain Referensi pada halaman 6
- Q Di mana saya bisa mendapatkan desain referensi?
- A Persyaratan Desain Referensi pada halaman 6
- Q Bagaimana cara melakukan PR melalui konfigurasi eksternal?
- A Panduan Desain Referensi di halaman 6
- Q Apa itu persona PR?
- A Mendefinisikan Persona pada halaman 11
- Q Bagaimana cara memprogram papan?
- A Program Papan pada halaman 17
- Q Apa saja masalah dan batasan PR yang diketahui?
- A Forum Dukungan Intel FPGA: PR
- Q Apakah Anda memiliki pelatihan tentang PR?
- A Katalog Pelatihan Teknis Intel FPGA
Versi Online Kirim Umpan Balik
- PENGENAL: 750856
- Versi: 2022.11.14
Dokumen / Sumber Daya
 |
Papan Pengembangan FPGA Agilex Intel 750856 [Bahasa Indonesia:] Panduan Pengguna 750856, 750857, 750856 Papan Pengembangan FPGA Agilex, Papan Pengembangan FPGA Agilex, Papan Pengembangan FPGA, Papan Pengembangan, Papan |