intel 750856 Agilex FPGA razvojna plošča

Informacije o izdelku

Ta referenčna zasnova je za razvojno ploščo FPGA Intel Agilex serije F. Uporablja delno rekonfiguracijo zunanjega konfiguracijskega krmilnika Intel FPGA IP in ima preprosto PR regijo. Nastavitev strojne opreme zunanjega gostitelja naprave Intel Agilex je sestavljena iz zunanje naprave (Helper FPGA), DUT FPGA in zasnove vašega zunanjega gostitelja. Zasnova gostitelja v zunanji napravi je odgovorna za gostovanje procesa PR. Zatiči PR se uporabljajo za povezavo obeh naprav in so lahko kateri koli razpoložljivi uporabniški V/I.

Navodila za uporabo izdelka

Konfiguracija zunanjega gostitelja

Če želite izvesti konfiguracijo zunanjega gostitelja, sledite tem korakom:

1. Ustvarite zasnovo gostitelja v zunanji napravi za gostovanje procesa PR.
2. Povežite zatiče PR iz zunanje naprave z delno rekonfiguracijo zunanjega konfiguracijskega krmilnika Intel FPGA IP v DUT FPGA.
3. Pretakajte podatke o konfiguraciji iz zasnove gostitelja v zatiče vmesnika za pretakanje Intel Agilex Avalon, ki ustrezajo signalom rokovanja PR iz IP-ja.

Delna ponovna konfiguracija prek operacije konfiguracijskih zatičev

Naslednje zaporedje opisuje delovanje delne rekonfiguracije prek konfiguracijskih zatičev:

1. Uveljavite pin pr_request, povezan z zunanjim konfiguracijskim krmilnikom delne rekonfiguracije Intel FPGA IP.
2. IP potrdi signal zasedenosti, ki nakazuje, da je postopek PR v teku (neobvezno).
3. Če je konfiguracijski sistem pripravljen za operacijo PR, se potrdi pin avst_ready, ki označuje, da je pripravljen za sprejem podatkov.
4. Pretočite podatke o konfiguraciji PR prek zatičev avst_data in zatiča avst_valid, pri čemer upoštevajte specifikacijo pretakanja Avalon za prenos podatkov z protitlakom.
5. Pretakanje se ustavi, ko je zatič avst_ready odstranjen.
6. Odstranite pin avst_ready, da označite, da za operacijo PR niso potrebni nobeni podatki.
7. Zunanji konfiguracijski krmilnik za delno rekonfiguracijo Intel FPGA IP razveljavi signal zasedenosti, da nakaže konec postopka (izbirno).

Delna rekonfiguracija prek referenčne zasnove konfiguracijskih zatičev (zunanji gostitelj).

Ta opomba o aplikaciji prikazuje delno rekonfiguracijo prek konfiguracijskih zatičev (zunanji gostitelj) na razvojni plošči FPGA Intel® Agilex® F-Series.

Konec referenčnega oblikovanjaview

Funkcija delne rekonfiguracije (PR) vam omogoča, da dinamično ponovno konfigurirate del FPGA, medtem ko preostala zasnova FPGA še naprej deluje. Ustvarite lahko več osebnosti za določeno regijo v svojem dizajnu, ki ne vplivajo na delovanje na območjih zunaj te regije. Ta metodologija je učinkovita v sistemih, kjer več funkcij časovno deli iste vire naprave FPGA. Trenutna različica programske opreme Intel Quartus® Prime Pro Edition uvaja nov in poenostavljen tok prevajanja za delno rekonfiguracijo. Ta referenčna zasnova Intel Agilex uporablja delno rekonfiguracijo zunanjega konfiguracijskega krmilnika Intel FPGA IP in ima preprosto PR regijo.

Nastavitev strojne opreme zunanjega gostitelja naprave Intel Agilex

Konfiguracija zunanjega gostitelja

Pri konfiguraciji zunanjega gostitelja morate najprej ustvariti zasnovo gostitelja v zunanji napravi, ki bo gostila proces PR, kot prikazuje nastavitev strojne opreme zunanjega gostitelja naprave Intel Agilex. Zasnova gostitelja pretaka podatke o konfiguraciji na zatiče pretočnega vmesnika Intel Agilex Avalon, ki ustrezajo signalom rokovanja PR, ki prihajajo iz zunanjega konfiguracijskega krmilnika delne rekonfiguracije Intel FPGA IP. Zatiči PR, ki jih uporabljate za povezavo obeh naprav, so lahko kateri koli razpoložljivi uporabniški V/I.

Naslednje zaporedje opisuje delno rekonfiguracijo prek operacije konfiguracijskih zatičev:

1. Najprej potrdite pin pr_request, ki je povezan z zunanjim konfiguracijskim krmilnikom delne rekonfiguracije Intel FPGA IP.
2. IP potrdi signal zasedenosti, ki nakazuje, da je postopek PR v teku (neobvezno).
3. Če je konfiguracijski sistem pripravljen na operacijo PR, se potrdi pin avst_ready, ki označuje, da je pripravljen za sprejem podatkov.
4. Začnite pretakati konfiguracijske podatke PR prek zatičev avst_data in zatiča avst_valid, pri tem pa upoštevajte specifikacijo pretakanja Avalon za prenos podatkov z protitlakom.
5. Pretakanje se ustavi vsakič, ko je pin avst_ready razveljavljen.
6. Po pretakanju vseh konfiguracijskih podatkov se pin avst_ready razveljavi, kar pomeni, da za delovanje PR niso potrebni nobeni več podatki.
7. Krmilnik za zunanjo konfiguracijo z delno rekonfiguracijo Intel FPGA IP opusti signal zasedenosti, da označi konec postopka (izbirno).
8. Preverite lahko zatiča pr_done in pr_error, da potrdite, ali je bila operacija PR uspešno zaključena. Če pride do napake, kot je napaka pri preverjanju različice in preverjanju avtorizacije, se operacija PR prekine.

Povezane informacije

• Razvojni komplet FPGA Intel Agilex serije F Web Stran
• Uporabniški priročnik za razvojni komplet Intel Agilex F-serije FPGA
• Uporabniški priročnik za Intel Quartus Prime Pro Edition: Delna rekonfiguracija

Delna rekonfiguracija zunanjega konfiguracijskega krmilnika Intel FPGA IP
Zunanji konfiguracijski krmilnik za delno rekonfiguracijo je potreben za uporabo konfiguracijskih zatičev za pretakanje podatkov PR za delovanje PR. Vsa vrata najvišje ravni delno rekonfiguracijskega zunanjega konfiguracijskega krmilnika Intel FPGA IP morate povezati z zatičem pr_request, da omogočite rokovanje gostitelja z varnim upraviteljem naprav (SDM) iz jedra. SDM določa, katere vrste konfiguracijskih zatičev je treba uporabiti glede na vašo nastavitev MSEL.

Delna rekonfiguracija zunanjega konfiguracijskega krmilnika Intel FPGA IP

Nastavitve parametrov krmilnika zunanje konfiguracije delne rekonfiguracije

Parameter	Vrednost	Opis
Omogoči zaseden vmesnik	Omogoči or Onemogoči	Omogoča vam, da omogočite ali onemogočite vmesnik Busy, ki med zunanjo konfiguracijo potrdi signal, ki označuje, da poteka obdelava PR. Privzeta nastavitev je Onemogoči.

Vrata krmilnika zunanje konfiguracije delne rekonfiguracije

Ime vrat	širina	Smer	funkcija
pr_zahteva	1	Vnos	Označuje, da je PR proces pripravljen na začetek. Signal je prevodnik, ki ni sinhron z nobenim signalom ure.
pr_napaka	2	Izhod	Označuje napako delne ponovne konfiguracije.: • 2'b01—splošna napaka PR • 2'b11—napaka nezdružljivega bitnega toka Ti signali so vodi, ki niso sinhroni z nobenim virom ure.
pr_done	1	Izhod	Označuje, da je postopek PR končan. Signal je prevodnik, ki ni sinhron z nobenim signalom ure.
začetni_naslov	1	Vnos	Podaja začetni naslov podatkov PR v Active Serial Flash. Ta signal omogočite tako, da izberete bodisi Avalon®-ST or Aktivna serija za Omogočite zatiče Avalon-ST ali aktivne serijske zatiče parameter. Signal je prevodnik, ki ni sinhron z nobenim signalom ure.
ponastaviti	1	Vnos	Aktiven visok sinhroni ponastavitveni signal.
out_clk	1	Izhod	Vir takta, ki ga generira notranji oscilator.
zaseden	1	Izhod	IP potrdi ta signal, da nakaže prenos podatkov PR v teku. Ta signal omogočite z izbiro Omogoči za Omogoči zaseden vmesnik parameter.

Referenčne zahteve za načrtovanje

Uporaba tega referenčnega dizajna zahteva naslednje:

• Namestitev Intel Quartus Prime Pro Edition različice 22.3 s podporo za družino naprav Intel Agilex.
• Povezava z razvojno ploščo Intel Agilex F-Series FPGA na namizju.
• Prenos modela exampna voljo na naslednjem mestu: https://github.com/intel/fpga-partial-reconfig.

Za prenos modela example:

1. Kliknite Kloniraj ali prenesi.
2. Kliknite Prenesi ZIP. Razpakirajte fpga-partial-reconfig-master.zip file.
3. Za dostop do referenčnega načrta se pomaknite do podmape tutorials/agilex_external_pr_configuration.

Potek referenčnega oblikovanja

Naslednji koraki opisujejo izvedbo delne ponovne konfiguracije prek konfiguracijskih zatičev (zunanji gostitelj) na razvojni plošči FPGA Intel Agilex serije F:

• 1. korak: Kako začeti
• 2. korak: Ustvarjanje oblikovalske particije
• 3. korak: Dodeljevanje območij umestitve in usmerjanja
• 4. korak: Dodajanje IP-ja zunanjega konfiguracijskega krmilnika delne rekonfiguracije
• 5. korak: Definiranje osebnosti
• 6. korak: Ustvarjanje revizij
• 7. korak: Prevajanje osnovne revizije
• 8. korak: Priprava revizij implementacije PR
• 9. korak: Programiranje plošče

1. korak: Začetek
Za kopiranje referenčnega dizajna files v vaše delovno okolje in sestavite ravno zasnovo blinking_led:

1. Ustvarite imenik v svojem delovnem okolju, agilex_pcie_devkit_blinking_led_pr.
2. Kopirajte preneseno podmapo tutorials/agilex_pcie_devkit_blinking_led/flat v imenik agilex_pcie_devkit_blinking_led_pr.
3. V programski opremi Intel Quartus Prime Pro Edition kliknite File ➤ Odprite Project in izberite blinking_led.qpf.
4. Če želite izdelati hierarhijo ploščate zasnove, kliknite Processing ➤ Start ➤ Start Analysis & Synthesis. Druga možnost je, da v ukazni vrstici zaženete naslednji ukaz: quartus_syn blinking_led -c blinking_led

Ustvarjanje oblikovalske particije

Za vsako regijo PR, ki jo želite delno na novo konfigurirati, morate ustvariti načrtne particije. Naslednji koraki ustvarijo načrtno particijo za primerek u_blinking_led.

Ustvarjanje oblikovalskih particij

1. Z desno miškino tipko kliknite primerek u_blinking_led v Project Navigatorju in kliknite Design Partition ➤ Reconfigurable. Poleg vsakega primerka, ki je nastavljen kot particija, se prikaže ikona zasnove particije.
2. Kliknite Dodelitve ➤ Okno načrtovanja particij. V oknu so prikazane vse konstrukcijske particije v projektu.
3. Uredite ime particije v oknu Design Partitions Window, tako da dvokliknete ime. Za to referenčno zasnovo preimenujte ime particije v pr_partition
   • Opomba: Ko ustvarite particijo, programska oprema Intel Quartus Prime samodejno ustvari ime particije na podlagi imena primerka in hierarhične poti. To privzeto ime particije se lahko razlikuje od posameznega primerka.
4. Če želite izvoziti dokončano statično regijo iz prevajanja osnovne revizije, dvokliknite vnos za root_partition v Post Final Export File in vnesite blinking_led_static. gdb.

Izvažanje objave končnega posnetka v oknu Design PartitionsPreverite, ali blinking_led.qsf vsebuje naslednje dodelitve, ki ustrezajo vaši nastavljivi particiji zasnove:

Povezane informacije
»Ustvari načrtovalske particije« v uporabniškem priročniku Intel Quartus Prime Pro Edition: Delna rekonfiguracija

Dodeljevanje območja umestitve in usmerjanja za particijo PR
Za vsako osnovno revizijo, ki jo ustvarite, potek oblikovanja PR postavi ustrezno osebno jedro v vašo particijsko regijo PR. Če želite poiskati in dodeliti regijo PR v tlorisu naprave za vašo osnovno revizijo:

1. Z desno tipko miške kliknite primerek u_blinking_led v Project Navigatorju in kliknite Logic Lock Region ➤ Create New Logic Lock Region. Regija se prikaže v oknu Logic Lock Regions.
2. Vaša regija umestitve mora zajemati logiko blinking_led. Izberite območje postavitve tako, da poiščete vozlišče v načrtovalniku čipov. Z desno miškino tipko kliknite ime regije u_blinking_led v oknu Logic Lock Regions Window in kliknite

Poišči vozlišče ➤ Poišči v načrtovalniku čipov. Območje u_blinking_led je barvno kodirano

Lokacija vozlišča načrtovalnika čipov za blinking_led

1. V oknu Logic Lock Regions določite koordinate območja umestitve v stolpcu Origin. Izvor ustreza spodnjemu levemu kotu regije. Na primerample, če želite nastaviti območje umestitve s koordinatami (X1 Y1) kot (163 4), določite Izvor kot X163_Y4. Programska oprema Intel Quartus Prime samodejno izračuna (X2 Y2) koordinate (zgoraj desno) za območje postavitve na podlagi višine in širine, ki ju določite.
   • Opomba: Ta vadnica uporablja koordinate (X1 Y1) – (163 4) ter višino in širino 20 za območje umestitve. Določite poljubno vrednost za območje umestitve. Prepričajte se, da območje pokriva logiko blinking_led.
2. Omogočite možnosti Rezervirano in Samo jedro.
3. Dvokliknite možnost Routing Region. Prikaže se pogovorno okno Logic Lock Routing Region Settings.
4. Za vrsto usmerjanja izberite Fiksno z razširitvijo. Če izberete to možnost, se samodejno dodeli dolžina razširitve 2.
   • Opomba: Območje usmerjanja mora biti večje od območja namestitve, da se monterju zagotovi dodatna prilagodljivost, ko mehanizem usmerja različne osebe.

Okno Logic Lock RegionsPreverite, ali blinking_led.qsf vsebuje naslednje dodelitve, ki ustrezajo vašemu tlorisu:

Povezane informacije
»Floorplan the Partial Reconfiguration Design« v uporabniškem priročniku Intel Quartus Prime Pro Edition: delna rekonfiguracija

Dodajanje delne rekonfiguracije zunanjega konfiguracijskega krmilnika Intel FPGA IP
Zunanji konfiguracijski krmilnik z delno rekonfiguracijo Intel FPGA IP je povezan z nadzornim blokom Intel Agilex PR za upravljanje vira bitnega toka. Za implementacijo zunanje konfiguracije morate dodati ta IP svoji zasnovi. Sledite tem korakom, da dodate krmilnik zunanje konfiguracije delne rekonfiguracije
Intel FPGA IP za vaš projekt:

1. V iskalno polje IP Catalog (Orodja ➤ IP Catalog) vnesite delno rekonfiguracijo.
2. Dvokliknite Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. V pogovornem oknu Create IP Variant vnesite external_host_pr_ip kot File ime in nato kliknite Ustvari. Prikaže se urejevalnik parametrov.
4. Za parameter Omogoči zaseden vmesnik izberite Onemogoči (privzeta nastavitev). Ko morate uporabiti ta signal, lahko nastavitev preklopite na Omogoči.

Omogoči parameter zasedenega vmesnika v urejevalniku parametrov

1. Kliknite File ➤ Shranite in zapustite urejevalnik parametrov brez generiranja sistema. Urejevalnik parametrov generira različico IP external_host_pr_ip.ip file in dodaja file k projektu blinking_led. AN 991: Delna rekonfiguracija prek konfiguracijskih zatičev (zunanji gostitelj) Referenčna zasnova 750856 | 2022.11.14 AN 991:
   • Opomba:
   • a. Če kopirate external_host_pr_ip.ip file iz imenika pr ročno uredite blinking_led.qsf file vključite naslednjo vrstico: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Postavite IP_FILE dodelitev po SDC_FILE dodelitve (blinking_led. dc) v vašem blinking_led.qsf file. To razvrščanje zagotavlja ustrezno omejitev jedra IP krmilnika delne rekonfiguracije.
   • Opomba: Za zaznavanje ur je .sdc file za PR mora slediti vsem .sdc, ki ustvarjajo ure, ki jih uporablja jedro IP. To naročilo olajšate tako, da zagotovite, da .ip file za PR jedro IP se pojavi za katerim koli .ip files ali .sdc files, ki jih uporabljate za definiranje teh ur v .qsf file za vašo revizijo projekta Intel Quartus Prime. Za več informacij glejte Uporabniški priročnik za rešitve IP za delno rekonfiguracijo.

Posodabljanje zasnove najvišje ravni

Če želite posodobiti top.sv file s primerkom PR_IP:

1. Če želite dodati primerek external_host_pr_ip v zasnovo najvišje ravni, odkomentirajte naslednje bloke kode v top.sv file:

Definiranje osebnosti
Ta referenčna zasnova definira tri ločene osebe za eno PR particijo. Če želite definirati in vključiti osebe v svoj projekt:

1. Ustvarite tri SystemVerilog files, blinking_led.sv, blinking_led_slow.sv in blinking_led_empty.sv v vašem delovnem imeniku za tri osebe.

Referenčne oblikovalske osebnosti

Opomba:

• blinking_led.sv je že na voljo kot del files kopirate iz podimenika flat/. To lahko preprosto ponovno uporabite file.
• Če ustvarite SystemVerilog files iz urejevalnika besedil Intel Quartus Prime onemogočite možnost Dodaj file na trenutno možnost projekta, ko shranjujete files.

Ustvarjanje revizij

Potek načrtovanja PR uporablja funkcijo revizij projekta v programski opremi Intel Quartus Prime. Vaša začetna zasnova je osnovna revizija, kjer določite statične meje regij in rekonfigurabilna območja na FPGA. Iz osnovne revizije ustvarite več revizij. Te revizije vsebujejo različne izvedbe za PR regije. Vendar pa vse revizije izvedbe PR uporabljajo iste rezultate umestitve in usmerjanja na najvišji ravni iz osnovne revizije. Če želite sestaviti zasnovo PR, morate ustvariti revizijo implementacije PR za vsako osebo. Poleg tega morate za vsako revizijo dodeliti vrste revizije. Razpoložljive vrste revizij so:

• Delna rekonfiguracija – osnova
• Delna rekonfiguracija – Implementacija Persona

Naslednja tabela navaja ime revizije in vrsto revizije za vsako od revizij:

Imena in vrste revizij

Ime revizije	Vrsta revizije
blinking_led.qsf	Delna rekonfiguracija – osnova
blinking_led_default.qsf	Delna rekonfiguracija – Implementacija Persona
blinking_led_slow.qsf	Delna rekonfiguracija – Implementacija Persona
blinking_led_empty.qsf	Delna rekonfiguracija – Implementacija Persona

Nastavitev vrste osnovne revizije

1. Kliknite Projekt ➤ Revizije.
2. V Ime revizije izberite blinking_led revizijo in nato kliknite Nastavi trenutno.
3. Kliknite Uporabi. Utripajoča revizija se prikaže kot trenutna revizija.
4. Če želite nastaviti vrsto revizije za blinking_led, kliknite Dodelitve ➤ Nastavitve ➤ Splošno.
5. Za Vrsta revizije izberite Delna rekonfiguracija – Osnovna in kliknite V redu.
6. Preverite, ali blinking_led.qsf zdaj vsebuje naslednjo dodelitev: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Ustvarjanje revizij izvedbe

1. Če želite odpreti pogovorno okno Revizije, kliknite Projekt ➤ Revizije.
2. Če želite ustvariti novo revizijo, dvokliknite < >.
3. V Ime revizije podajte blinking_led_default in izberite blinking_led za Na podlagi revizije.
4. Za vrsto revizije izberite Delna rekonfiguracija – PersonaImplementation.

Ustvarjanje revizij

1. Podobno nastavite vrsto revizije za blinking_led_slow in blinking_led_empty reviziji.
2. Preverite, ali je vsak .qsf file zdaj vsebuje naslednjo dodelitev: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led kjer je place_holder privzeto ime entitete za novo ustvarjeno revizijo izvedbe PR.

Revizije projekta

Prevajanje osnovne revizije

1. Za prevajanje osnovne revizije kliknite Obdelava ➤ Začni prevajanje. Druga možnost je, da naslednji ukaz prevede osnovno revizijo: quartus_sh –flow compile blinking_led -c blinking_led
2. Preglejte bitni tok fileki ustvarjajo v izhodu_files imenik.

Ustvarjeno Files

Ime	Vrsta	Opis
utripajoča_led.sof	Osnovno programiranje file	Uporablja se za konfiguracijo celotnega čipa
blinking_led.pr_partition.rbf	PR bitni tok file za osnovno osebo	Uporablja se za delno rekonfiguracijo osnovne osebe.
blinking_led_static.qdb	baza podatkov .qdb file	Dokončana zbirka podatkov file uporablja za uvoz statične regije.

Povezane informacije

• »Floorplan the Partial Reconfiguration Design« v uporabniškem priročniku Intel Quartus Prime Pro Edition: delna rekonfiguracija
• »Postopna uporaba omejitev tlorisa« v uporabniškem priročniku za Intel Quartus Prime Pro Edition: delna rekonfiguracija

Priprava revizij implementacije PR
Preden lahko prevedete in ustvarite bitni tok PR za programiranje naprave, morate pripraviti revizije izvedbe PR. Ta nastavitev vključuje dodajanje statične regije .qdb file kot vir file za vsako revizijo izvedbe. Poleg tega morate navesti ustrezen subjekt regije PR.

1. Če želite nastaviti trenutno revizijo, kliknite Projekt ➤ Revizije, izberite blinking_led_default kot ime revizije in nato kliknite Nastavi trenutno.
2. Če želite preveriti pravilen vir za vsako revizijo izvedbe, kliknite Projekt ➤Dodaj/Odstrani Files v projektu. Blinking_led.sv file se pojavi v file seznam.

Files Stran

1. Ponovite korake od 1 do 2, da preverite drugi vir revizije izvedbe files:

Ime revizije izvedbe	Vir File
blinking_led_default	blinking_led.sv
utripajoča_led_prazna	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Za preverjanje .qdb file povezane s korensko particijo, kliknite Dodelitve ➤ Okno za načrtovanje particij. Potrdite, da je particijska zbirka podatkov File določa blinking_led_static.qdb fileali dvokliknite particijsko zbirko podatkov File celico, da to določite file. Druga možnost je, da to dodeli naslednji ukaz file: set_instance_assignment -name QDB_FILE_PARTICIJA \ blinking_led_static.qdb -to |
2. V celici Ponovna vezava entitete podajte ime entitete vsake PR particije, ki jo spremenite v reviziji izvedbe. Za revizijo implementacije blinking_led_default je ime entitete blinking_led. V tej vadnici prepišete primerek u_blinking_led iz prevajanja osnovne revizije z novo entiteto blinking_led.

Opomba: Dodelitev ponovnega povezovanja nadomestne entitete se samodejno doda reviziji izvedbe. Vendar pa morate spremeniti privzeto ime entitete v dodelitvi v ustrezno ime entitete za vaš dizajn.

Ime revizije izvedbe	Ponovna vezava entitete
blinking_led_default	utripajoča_led
blinking_led_slow	blinking_led_slow
utripajoča_led_prazna	utripajoča_led_prazna

Ponovno povezovanje entitet

1. Če želite prevesti načrt, kliknite Obdelava ➤ Začni prevajanje. Druga možnost je, da naslednji ukaz prevede ta projekt: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Ponovite zgornje korake, da pripravite revizije blinking_led_slow in blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Opomba: Določite lahko katere koli nastavitve, specifične za Monterja, ki jih želite uporabiti med kompilacijo izvedbe PR. Posebne nastavitve monterja vplivajo samo na prileganje osebe, ne da bi vplivale na uvoženo statično območje.

Programiranje plošče
Ta vadnica uporablja razvojno ploščo Intel Agilex F-Series FPGA na namizju, zunaj reže PCIe* v vašem gostiteljskem računalniku. Preden programirate ploščo, se prepričajte, da ste izvedli naslednje korake:

1. Priključite napajalnik na razvojno ploščo FPGA Intel Agilex serije F.
2. Povežite kabel za prenos Intel FPGA med vrati USB vašega računalnika in vrati kabla za prenos Intel FPGA na razvojni plošči.

Za zagon zasnove na razvojni plošči Intel Agilex F-Series FPGA:

1. Odprite programsko opremo Intel Quartus Prime in kliknite Orodja ➤ Programer.
2. V programatorju kliknite Nastavitev strojne opreme in izberite USB-Blaster.
3. Kliknite Samodejno zaznaj in izberite napravo, AGFB014R24AR0.
4. Kliknite OK. Programska oprema Intel Quartus Prime zazna in posodobi programator s tremi napravami FPGA na plošči.
5. Izberite napravo AGFB014R24AR0, kliknite Spremeni File in naložite blinking_led_default.sof file.
6. Omogoči program/konfiguriraj za blinking_led_default.sof file.
7. Kliknite Start in počakajte, da vrstica napredka doseže 100 %.
8. Opazujte LED diode na plošči, ki utripajo z enako frekvenco kot prvotna ploščata oblika.
9. Če želite programirati samo regijo PR, z desno miškino tipko kliknite blinking_led_default.sof file v programerju in kliknite Dodaj PR programiranje File.
10. Izberite blinking_led_slow.pr_partition.rbf file.
11. Onemogoči program/konfiguriraj za blinking_led_default.sof file.
12. Omogoči program/konfiguriraj za blinking_led_slow.pr_partition.rbf file in kliknite Start. Na plošči opazujte, kako LED [0] in LED [1] še naprej utripata. Ko vrstica napredka doseže 100 %, LED[2] in LED[3] utripata počasneje.
13. Če želite ponovno programirati regijo PR, z desno tipko miške kliknite .rbf file v programerju in kliknite Change PR Programing File.
14. Izberite datoteko .rbf filee, da drugi dve osebi opazujeta vedenje na tabli. Nalaganje blinking_led_default.rbf file povzroči utripanje LED-diod z določeno frekvenco in nalaganje blinking_led_empty.rbf file povzroči, da lučke LED ostanejo VKLOPLJENE.

Programiranje razvojne plošče FPGA Intel Agilex serije FPotek testiranja strojne opreme

Naslednja zaporedja opisujejo tok testiranja strojne opreme referenčne zasnove.
Nastavitev strojne opreme zunanjega gostitelja naprave Intel Agilex

Programirajte Helper FPGA (zunanji gostitelj)
Naslednje zaporedje opisuje programiranje pomožnega FPGA, ki deluje kot zunanji gostitelj procesa PR:

1. Določite nastavitev pretočnega vmesnika Avalon, ki ustreza načinu, ki ga izberete (x8, x16 ali x32).
2. Inicializirajte platformo s programiranjem pomožnega FPGA s programatorjem Intel Quartus Prime in povezanim konfiguracijskim kablom.
3. S pomožnim FPGA preberite signala CONF_DONE in AVST_READY. CONF_DONE bi moral biti 0, AVST_READY bi moral biti 1. Logika visoko na tem zatiču kaže, da je SDM pripravljen sprejeti podatke od zunanjega gostitelja. Ta izhod je del V/I SDM.

Opomba: Pin CONF_DONE signalizira zunanjemu gostitelju, da je prenos bitnega toka uspešen. Te signale uporabite samo za spremljanje celotnega procesa konfiguracije čipa. Za več informacij o tem zatiču glejte uporabniški priročnik za konfiguracijo Intel Agilex.

Programiranje DUT FPGA s polnim čipom SOF prek zunanjega gostitelja Naslednje zaporedje opisuje programiranje DUT FPGA s polnim čipom SRAM Object File (.sof) z uporabo pretočnega vmesnika gostitelja Avalon:

1. Zapišite celoten bitni tok čipa v zunanji pomnilnik DDR4 pomožne FPGA (zunanji gostitelj).
2. Konfigurirajte DUT FPGA s celotnim čipom .sof z uporabo pretočnega vmesnika Avalon (x8, x16, x32).
3. Preberite stanje konfiguracijskih signalov DUT FPGA. CONF_DONE mora biti 1, AVST_READY mora biti 0.

Specifikacije časovnega razporeda: zunanji krmilnik z delno rekonfiguracijo Intel FPGA IP

Programirajte DUT FPGA s prvo osebo prek zunanjega gostitelja

1. Uporabite zamrznitev na ciljni PR regiji v DUT FPGA.
2. Z uporabo sistemske konzole Intel Quartus Prime uveljavite pr_request za začetek delne rekonfiguracije. AVST_READY mora biti 1.
3. Zapišite prvi bitni tok osebe PR v zunanji pomnilnik DDR4 pomožne FPGA (zunanji gostitelj).
4. Z vmesnikom za pretakanje Avalon (x8, x16, x32) znova konfigurirajte DUT FPGA s prvim osebnim bitnim tokom.
5. Če želite spremljati stanje PR, kliknite Orodja ➤ Sistemska konzola, da zaženete Sistemsko konzolo. V sistemski konzoli spremljajte stanje PR:
   • pr_error je 2—ponovna konfiguracija v postopku.
   • pr_error je 3—ponovna konfiguracija je končana.
6. Uporabite odmrzovanje na območju PR v DUT FPGA.

Opomba: Če med operacijo PR pride do napake, kot je napaka pri preverjanju različice ali preverjanju avtorizacije, se operacija PR prekine.

Povezane informacije

• Uporabniški priročnik za konfiguracijo Intel Agilex
• Uporabniški priročnik za Intel Quartus Prime Pro Edition: Orodja za odpravljanje napak

Zgodovina revizij dokumenta za AN 991: Delna rekonfiguracija prek konfiguracijskih zatičev (zunanji gostitelj) Referenčna zasnova za razvojno ploščo FPGA Intel Agilex serije F

Različica dokumenta	Različica Intel Quartus Prime	Spremembe
2022.11.14	22.3	• Začetna izdaja.

AN 991: Delna rekonfiguracija prek konfiguracijskih zatičev (zunanji gostitelj) Referenčna zasnova: za razvojno ploščo FPGA Intel Agilex serije F

Odgovori na pogosta vprašanja:

• Q Kaj je PR prek konfiguracijskih zatičev?
• A Konfiguracija zunanjega gostitelja na strani 3
• Q Kaj potrebujem za ta referenčni dizajn?
• A Referenčne zahteve za načrtovanje na strani 6
• Q Kje lahko dobim referenčni dizajn?
• A Referenčne zahteve za načrtovanje na strani 6
• Q Kako izvajam PR prek zunanje konfiguracije?
• A Referenčni potek oblikovanja na strani 6
• Q Kaj je PR oseba?
• A Definiranje osebnosti na strani 11
• Q Kako programiram ploščo?
• A Programirajte ploščo na strani 17
• Q Katere so znane težave in omejitve PR?
• A Forumi za podporo Intel FPGA: PR
• Q Imate usposabljanje o PR?
• A Katalog tehničnega usposabljanja Intel FPGA

Spletna različica Pošlji povratne informacije

• ID: 750856
• Različica: 2022.11.14

Dokumenti / Viri

intel 750856 Agilex FPGA razvojna plošča [pdf] Uporabniški priročnik 750856, 750857, 750856 Razvojna plošča Agilex FPGA, Razvojna plošča Agilex FPGA, Razvojna plošča FPGA, Razvojna plošča, Plošča

Reference

• Uporabniški priročnik