Intel 750856 Placa de desenvolupament Agilex FPGA

Informació del producte

Aquest disseny de referència és per a la placa de desenvolupament FPGA Intel Agilex F-Series. Utilitza el controlador de configuració externa de reconfiguració parcial Intel FPGA IP i té una regió PR senzilla. La configuració del maquinari de l'amfitrió extern del dispositiu Intel Agilex consta d'un dispositiu extern (Helper FPGA), un DUT FPGA i el vostre disseny d'amfitrió extern. El disseny de l'amfitrió del dispositiu extern és responsable d'allotjar el procés de PR. Els pins PR s'utilitzen per connectar ambdós dispositius i poden ser qualsevol E/S d'usuari disponible.

Instruccions d'ús del producte

Configuració de l'amfitrió extern

Per dur a terme la configuració de l'amfitrió extern, seguiu aquests passos:

1. Creeu un disseny d'amfitrió en un dispositiu extern per allotjar el procés de relacions públiques.
2. Connecteu els pins PR del dispositiu extern al controlador de configuració externa de reconfiguració parcial Intel FPGA IP al DUT FPGA.
3. Transmet les dades de configuració des del disseny de l'amfitrió als pins de la interfície de transmissió d'Intel Agilex Avalon que corresponen als senyals d'enllaç de PR de la IP.

Reconfiguració parcial mitjançant l'operació de pins de configuració

La seqüència següent descriu el funcionament de la reconfiguració parcial mitjançant pins de configuració:

1. Afirmeu el pin pr_request connectat al controlador de configuració externa de reconfiguració parcial Intel FPGA IP.
2. La IP afirma un senyal d'ocupat per indicar que el procés de PR està en curs (opcional).
3. Si el sistema de configuració està preparat per a una operació de PR, s'afirma el pin avst_ready, que indica que està preparat per acceptar dades.
4. Transmet les dades de configuració de PR a través dels pins avst_data i el pin avst_valid, seguint l'especificació de streaming d'Avalon per a la transferència de dades amb contrapressió.
5. La reproducció en temps real s'atura quan es desactiva el pin avst_ready.
6. Desactiveu el pin avst_ready per indicar que no calen més dades per a l'operació PR.
7. El controlador de configuració externa de reconfiguració parcial Intel FPGA IP anul·la el senyal d'ocupat per indicar el final del procés (opcional).

Reconfiguració parcial mitjançant pins de configuració (amfitrió extern) Disseny de referència

Aquesta nota d'aplicació demostra una reconfiguració parcial mitjançant pins de configuració (amfitrió extern) a la placa de desenvolupament FPGA Intel® Agilex® F-Series.

Disseny de referència acabatview

La funció de reconfiguració parcial (PR) us permet reconfigurar una part de l'FPGA de manera dinàmica, mentre que el disseny de l'FPGA restant continua funcionant. Podeu crear diverses persones per a una regió concreta al vostre disseny que no afectin el funcionament a les àrees fora d'aquesta regió. Aquesta metodologia és eficaç en sistemes en què diverses funcions comparteixen els mateixos recursos del dispositiu FPGA. La versió actual del programari Intel Quartus® Prime Pro Edition introdueix un flux de compilació nou i simplificat per a una reconfiguració parcial. Aquest disseny de referència Intel Agilex utilitza el controlador de configuració externa de reconfiguració parcial Intel FPGA IP i té una regió PR senzilla.

Configuració del maquinari de l'amfitrió extern del dispositiu Intel Agilex

Configuració de l'amfitrió extern

En la configuració de l'amfitrió extern, primer heu de crear un disseny d'amfitrió en un dispositiu extern per allotjar el procés de PR, tal com mostra la configuració del maquinari de l'amfitrió extern del dispositiu Intel Agilex. El disseny de l'amfitrió transmet dades de configuració als pins de la interfície de transmissió d'Intel Agilex Avalon que corresponen als senyals de connexió de PR que provenen del controlador de configuració externa de reconfiguració parcial Intel FPGA IP. Els pins PR que utilitzeu per connectar ambdós dispositius poden ser qualsevol E/S d'usuari disponible.

La seqüència següent descriu la reconfiguració parcial mitjançant l'operació de pins de configuració:

1. Primer, afirmeu el pin pr_request que està connectat al controlador de configuració externa de reconfiguració parcial Intel FPGA IP.
2. La IP afirma un senyal d'ocupat per indicar que el procés de PR està en curs (opcional).
3. Si el sistema de configuració està preparat per a una operació de PR, s'afirma el pin avst_ready indicant que està preparat per acceptar dades.
4. Comenceu a transmetre les dades de configuració de PR sobre els pins avst_data i el pin avst_valid, mentre observeu l'especificació de transmissió de dades d'Avalon per a la transferència de dades amb contrapressió.
5. La reproducció en temps real s'atura quan es desactiva el pin avst_ready.
6. Després de transmetre totes les dades de configuració, el pin avst_ready es desactiva per indicar que no calen més dades per al funcionament de PR.
7. El controlador de configuració externa de reconfiguració parcial Intel FPGA IP envia el senyal d'ocupat per indicar el final del procés (opcional).
8. Podeu comprovar els pins pr_done i pr_error per confirmar si l'operació PR s'ha completat correctament. Si es produeix un error, com ara un error en la comprovació de la versió i la comprovació d'autorització, l'operació de PR finalitza.

Informació relacionada

• Kit de desenvolupament FPGA Intel Agilex F-Series Web Pàgina
• Guia d'usuari del kit de desenvolupament FPGA Intel Agilex F-Series
• Guia d'usuari d'Intel Quartus Prime Pro Edition: Reconfiguració parcial

Reconfiguració parcial Controlador de configuració externa Intel FPGA IP
El controlador de configuració externa de reconfiguració parcial és necessari per utilitzar pins de configuració per transmetre dades de PR per a l'operació de PR. Heu de connectar tots els ports de nivell superior del controlador de configuració externa de reconfiguració parcial Intel FPGA IP al pin pr_request per permetre l'enllaç de l'amfitrió amb el gestor de dispositius segur (SDM) des del nucli. L'SDM determina quins tipus de pins de configuració s'han d'utilitzar, segons la configuració de MSEL.

Reconfiguració parcial Controlador de configuració externa Intel FPGA IP

Reconfiguració parcial Configuració externa Paràmetres del controlador

Paràmetre	Valor	Descripció
Activa la interfície ocupada	Activa or Desactivar	Us permet activar o desactivar la interfície Ocupat, que afirma un senyal per indicar que el processament de PR està en curs durant la configuració externa. La configuració per defecte és Desactivar.

Reconfiguració parcial Ports del controlador de configuració externa

Nom del port	Amplada	Direcció	Funció
pr_request	1	Entrada	Indica que el procés de relacions públiques està a punt per començar. El senyal és un conducte no síncron amb cap senyal de rellotge.
pr_error	2	Sortida	Indica un error de reconfiguració parcial.: • 2'b01: error de PR general • 2'b11: error de flux de bits incompatible Aquests senyals són conductes no sincrònics amb cap font de rellotge.
pr_fet	1	Sortida	Indica que el procés de PR s'ha completat. El senyal és un conducte no síncron amb cap senyal de rellotge.
adreça_inici	1	Entrada	Especifica l'adreça inicial de les dades de PR a Active Serial Flash. Activeu aquest senyal seleccionant qualsevol Avalon®-ST or Serial activa per al Activeu els pins Avalon-ST o els pins de sèrie actius paràmetre. El senyal és un conducte no síncron amb cap senyal de rellotge.
restablir	1	Entrada	Senyal de reinici síncron i alt actiu.
out_clk	1	Sortida	Font de rellotge que es genera a partir d'un oscil·lador intern.
ocupat	1	Sortida	La IP afirma aquest senyal per indicar que la transferència de dades PR en curs. Per activar aquest senyal, seleccioneu Activa per al Activa la interfície ocupada paràmetre.

Requisits de disseny de referència

L'ús d'aquest disseny de referència requereix el següent:

• Instal·lació de l'Intel Quartus Prime Pro Edition versió 22.3 amb suport per a la família de dispositius Intel Agilex.
• Connexió a la placa de desenvolupament FPGA Intel Agilex F-Series al banc.
• Descàrrega del disseny exampdisponible a la següent ubicació: https://github.com/intel/fpga-partial-reconfig.

Per descarregar el disseny exampLI:

1. Feu clic a Clonar o descarregar.
2. Feu clic a Descarregar ZIP. Descomprimiu el fitxer fpga-partial-reconfig-master.zip file.
3. Navegueu a la subcarpeta tutorials/agilex_external_pr_configuration per accedir al disseny de referència.

Tutorial del disseny de referència

Els passos següents descriuen la implementació de la reconfiguració parcial mitjançant pins de configuració (amfitrió extern) a la placa de desenvolupament FPGA Intel Agilex F-Series:

• Pas 1: Començant
• Pas 2: Creació d'una partició de disseny
• Pas 3: Assignació de regions d'ubicació i encaminament
• Pas 4: Afegint la IP del controlador de configuració externa de reconfiguració parcial
• Pas 5: Definició de Personas
• Pas 6: Creació de revisions
• Pas 7: compilació de la revisió base
• Pas 8: Preparació de revisions d'implementació de PR
• Pas 9: Programació de la Junta

Pas 1: Primers passos
Per copiar el disseny de referència files al vostre entorn de treball i compileu el disseny pla blinking_led:

1. Creeu un directori al vostre entorn de treball, agilex_pcie_devkit_blinking_led_pr.
2. Copieu la subcarpeta tutorials/agilex_pcie_devkit_blinking_led/flat descarregada al directori, agilex_pcie_devkit_blinking_led_pr.
3. Al programari Intel Quartus Prime Pro Edition, feu clic a File ➤ Obriu Projecte i seleccioneu blinking_led.qpf.
4. Per elaborar la jerarquia del disseny pla, feu clic a Processament ➤ Inici ➤ Inicia anàlisi i síntesi. Alternativament, a la línia d'ordres, executeu l'ordre següent: quartus_syn blinking_led -c blinking_led

Creació d'una partició de disseny

Heu de crear particions de disseny per a cada regió PR que vulgueu reconfigurar parcialment. Els passos següents creen una partició de disseny per a la instància u_blinking_led.

Creació de particions de disseny

1. Feu clic amb el botó dret a la instància u_blinking_led al Navegador de projectes i feu clic a Partició de disseny ➤ Reconfigurable. Una icona de partició de disseny apareix al costat de cada instància que s'estableix com a partició.
2. Feu clic a Tasques ➤ Finestra de disseny de particions. La finestra mostra totes les particions de disseny del projecte.
3. Editeu el nom de la partició a la finestra de disseny de particions fent doble clic al nom. Per a aquest disseny de referència, canvieu el nom del nom de la partició a pr_partition
   • Nota: Quan creeu una partició, el programari Intel Quartus Prime genera automàticament un nom de partició, basat en el nom de la instància i la ruta de la jerarquia. Aquest nom de partició predeterminat pot variar amb cada instància.
4. Per exportar la regió estàtica finalitzada des de la compilació de la revisió base, feu doble clic a l'entrada de root_partition a l'exportació final posterior. File columna i escriviu blinking_led_static. gdb.

Exportació de la instantània posterior a la finestra de particions de dissenyVerifiqueu que el blinking_led.qsf contingui les assignacions següents, corresponents a la vostra partició de disseny reconfigurable:

Informació relacionada
"Crear particions de disseny" a la Guia d'usuari de l'Intel Quartus Prime Pro Edition: Reconfiguració parcial

Assignació d'ubicació i regió d'encaminament per a una partició PR
Per a cada revisió base que creeu, el flux de disseny de PR col·loca el nucli de la persona corresponent a la vostra regió de partició de PR. Per localitzar i assignar la regió PR al plànol del dispositiu per a la vostra revisió base:

1. Feu clic amb el botó dret a la instància u_blinking_led al Project Navigator i feu clic a Regió de bloqueig lògic ➤ Crea una regió de bloqueig lògic nou. La regió apareix a la finestra Regions de bloqueig lògic.
2. La vostra regió d'ubicació ha d'incloure la lògica blinking_led. Seleccioneu la regió d'ubicació localitzant el node a Chip Planner. Feu clic amb el botó dret al nom de la regió u_blinking_led a la finestra de regions de bloqueig lògic i feu clic

Localitza el node ➤ Localitza al planificador de xips. La regió u_blinking_led està codificada per colors

Ubicació del node del planificador de xips per a blinking_led

1. A la finestra Regions de bloqueig lògic, especifiqueu les coordenades de la regió de col·locació a la columna Origen. L'origen correspon a la cantonada inferior esquerra de la regió. Per example, per establir una regió de col·locació amb les coordenades (X1 Y1) com a (163 4), especifiqueu l'origen com a X163_Y4. El programari Intel Quartus Prime calcula automàticament les coordenades (X2 Y2) (a dalt a la dreta) per a la regió d'ubicació, en funció de l'alçada i l'amplada que especifiqueu.
   • Nota: Aquest tutorial utilitza les coordenades (X1 Y1) - (163 4) i una alçada i amplada de 20 per a la regió de col·locació. Definiu qualsevol valor per a la regió d'ubicació. Assegureu-vos que la regió cobreixi la lògica blinking_led.
2. Activeu les opcions Reservat i Només bàsic.
3. Feu doble clic a l'opció Regió d'encaminament. Apareix el quadre de diàleg Configuració de la regió d'enrutament de bloqueig lògic.
4. Seleccioneu Fixat amb expansió per al tipus d'encaminament. En seleccionar aquesta opció s'assigna automàticament una longitud d'expansió de 2.
   • Nota: La regió d'encaminament ha de ser més gran que la regió de col·locació, per proporcionar una flexibilitat addicional per a l'ajustador quan el motor dirigeix ​​​​persones diferents.

Finestra de regions de bloqueig lògicVerifiqueu que el blinking_led.qsf contingui les assignacions següents, corresponents a la vostra planificació de planta:

Informació relacionada
"Planificació del disseny de reconfiguració parcial" a la Guia d'usuari de l'Intel Quartus Prime Pro Edition: reconfiguració parcial

Afegint el controlador de configuració externa de reconfiguració parcial Intel FPGA IP
El controlador de configuració externa de reconfiguració parcial Intel FPGA IP s'enllaça amb el bloc de control Intel Agilex PR per gestionar la font de bitstream. Heu d'afegir aquesta IP al vostre disseny per implementar la configuració externa. Seguiu aquests passos per afegir el controlador de configuració externa de reconfiguració parcial
Intel FPGA IP al vostre projecte:

1. Escriviu Reconfiguració parcial al camp de cerca del Catàleg IP (Eines ➤ Catàleg IP).
2. Feu doble clic a Reconfiguració parcial Controlador de configuració externa Intel FPGA IP.
3. Al quadre de diàleg Crea una variant d'IP, escriviu external_host_pr_ip com a File nom i, a continuació, feu clic a Crea. Apareix l'editor de paràmetres.
4. Per al paràmetre Habilita la interfície ocupada, seleccioneu Desactiva (la configuració predeterminada). Quan necessiteu utilitzar aquest senyal, podeu canviar la configuració a Habilita.

Habiliteu el paràmetre de la interfície ocupada a l'editor de paràmetres

1. Feu clic File ➤ Deseu i sortiu de l'editor de paràmetres sense generar el sistema. L'editor de paràmetres genera la variació IP external_host_pr_ip.ip file i afegeix el file al projecte blinking_led. AN 991: Reconfiguració parcial mitjançant pins de configuració (amfitrió extern) Disseny de referència 750856 | 2022.11.14/991/XNUMX AN XNUMX:
   • Nota:
   • a. Si esteu copiant el fitxer external_host_pr_ip.ip file des del directori pr, editeu manualment el fitxer blinking_led.qsf file per incloure la línia següent: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Col·loca l'IP_FILE assignació després del SDC_FILE assignacions (blinking_led. dc) al vostre blinking_led.qsf file. Aquesta ordenació garanteix una restricció adequada del nucli IP del controlador de reconfiguració parcial.
   • Nota: Per detectar els rellotges, el fitxer .sdc file per a la IP PR ha de seguir qualsevol .sdc que creï els rellotges que utilitza el nucli IP. Faciliteu aquesta comanda assegurant-vos que el .ip file per al nucli IP de PR apareix després de qualsevol .ip files o .sdc files que utilitzeu per definir aquests rellotges al fitxer .qsf file per a la revisió del vostre projecte Intel Quartus Prime. Per obtenir més informació, consulteu la Guia d'usuari de solucions IP de reconfiguració parcial.

Actualització del disseny de primer nivell

Per actualitzar el fitxer top.sv file amb la instància PR_IP:

1. Per afegir la instància external_host_pr_ip al disseny de nivell superior, descomenta els blocs de codi següents a top.sv file:

Definició de Personas
Aquest disseny de referència defineix tres persones separades per a la partició PR única. Per definir i incloure les persones al vostre projecte:

1. Creeu tres SystemVerilog files, blinking_led.sv, blinking_led_slow.sv i blinking_led_empty.sv al vostre directori de treball per a les tres persones.

Personas de disseny de referència

Nota:

• blinking_led.sv ja està disponible com a part del fitxer files copieu des del subdirectori pla/. Simplement podeu reutilitzar això file.
• Si creeu el SystemVerilog files de l'editor de text Intel Quartus Prime, desactiveu l'opció Afegeix file a l'opció del projecte actual, en desar el fitxer files.

Creació de revisions

El flux de disseny de PR utilitza la funció de revisions del projecte del programari Intel Quartus Prime. El vostre disseny inicial és la revisió base, on definiu els límits de la regió estàtica i les regions reconfigurables a l'FPGA. A partir de la revisió base, creeu diverses revisions. Aquestes revisions contenen les diferents implementacions per a les regions PR. Tanmateix, totes les revisions d'implementació de PR utilitzen els mateixos resultats de col·locació i encaminament de nivell superior de la revisió base. Per compilar un disseny de relacions públiques, heu de crear una revisió d'implementació de relacions públiques per a cada persona. A més, heu d'assignar tipus de revisió per a cadascuna de les revisions. Els tipus de revisió disponibles són:

• Reconfiguració parcial – Base
• Reconfiguració parcial - Implementació de la persona

La taula següent mostra el nom de la revisió i el tipus de revisió per a cadascuna de les revisions:

Noms i tipus de revisions

Nom de la revisió	Tipus de revisió
blinking_led.qsf	Reconfiguració parcial – Base
blinking_led_default.qsf	Reconfiguració parcial - Implementació de la persona
blinking_led_slow.qsf	Reconfiguració parcial - Implementació de la persona
blinking_led_empty.qsf	Reconfiguració parcial - Implementació de la persona

Configuració del tipus de revisió base

1. Feu clic a Projecte ➤ Revisions.
2. A Nom de la revisió, seleccioneu la revisió blinking_led i, a continuació, feu clic a Establir actual.
3. Feu clic a Aplica. La revisió blinking_led es mostra com la revisió actual.
4. Per definir el tipus de revisió per a blinking_led, feu clic a Tasques ➤ Configuració ➤ General.
5. Per a Tipus de revisió, seleccioneu Reconfiguració parcial - Base i, a continuació, feu clic a D'acord.
6. Verifiqueu que el blinking_led.qsf ara conté l'assignació següent: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Creació de revisions d'implementació

1. Per obrir el quadre de diàleg Revisions, feu clic a Projecte ➤ Revisions.
2. Per crear una revisió nova, feu doble clic a < >.
3. A Nom de la revisió, especifiqueu blinking_led_default i seleccioneu blinking_led per Basat en la revisió.
4. Per al tipus de revisió, seleccioneu Reconfiguració parcial - Implementació personal.

Creació de revisions

1. De la mateixa manera, establiu el tipus de revisió per a les revisions blinking_led_slow i blinking_led_empty.
2. Comproveu que cada .qsf file ara conté l'assignació següent: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led on, place_holder és el nom d'entitat per defecte per a la revisió d'implementació de PR recentment creada.

Revisions de projectes

Compilació de la revisió base

1. Per compilar la revisió base, feu clic a Processament ➤ Inicia la compilació. Alternativament, l'ordre següent compila la revisió base: quartus_sh –flow compile blinking_led -c blinking_led
2. Inspeccioneu el flux de bits files que es generen a la sortida_filedirectori s.

Generat Files

Nom	Tipus	Descripció
blinking_led.sof	Programació base file	S'utilitza per a la configuració de base de xip complet
blinking_led.pr_partition.rbf	Flux de bits PR file per a la persona bàsica	S'utilitza per a la reconfiguració parcial de la persona bàsica.
blinking_led_static.qdb	base de dades .qdb file	Base de dades finalitzada file s'utilitza per importar la regió estàtica.

Informació relacionada

• "Planificació del disseny de reconfiguració parcial" a la Guia d'usuari de l'Intel Quartus Prime Pro Edition: reconfiguració parcial
• "Aplicació de restriccions de plànol de manera incremental" a la Guia d'usuari d'Intel Quartus Prime Pro Edition: reconfiguració parcial

Preparació de revisions d'implementació de PR
Heu de preparar les revisions de la implementació de PR abans de poder compilar i generar el flux de bits de PR per a la programació del dispositiu. Aquesta configuració inclou afegir la regió estàtica .qdb file com a font file per a cada revisió de la implementació. A més, heu d'especificar l'entitat corresponent de la regió PR.

1. Per establir la revisió actual, feu clic a Projecte ➤ Revisions, seleccioneu blinking_led_default com a nom de la revisió i, a continuació, feu clic a Establir actual.
2. Per verificar la font correcta per a cada revisió d'implementació, feu clic a Projecte ➤Afegeix/Elimina Files al Projecte. El fitxer blinking_led.sv file apareix a la file llista.

Files Pàgina

1. Repetiu els passos de l'1 al 2 per verificar l'altra font de revisió de la implementació files:

Nom de la revisió d'implementació	Font File
blinking_led_default	blinking_led.sv
parpelleig_led_buit	blinking_led_empty.sv
parpelleig_led_lent	blinking_led_slow.sv

1. Per verificar el fitxer .qdb file associada a la partició arrel, feu clic a Tasques ➤ Finestra de disseny de particions. Confirmeu que la base de dades de particions File especifica el blinking_led_static.qdb file, o feu doble clic a la base de dades de particions File cel·la per especificar-ho file. Alternativament, la següent comanda assigna això file: set_instance_assignment -name QDB_FILE_PARTICIÓ \ blinking_led_static.qdb -a |
2. A la cel·la Revinculació d'entitats, especifiqueu el nom de l'entitat de cada partició PR que canvieu a la revisió d'implementació. Per a la revisió d'implementació blinking_led_default, el nom de l'entitat és blinking_led. En aquest tutorial, sobreescriu la instància u_blinking_led de la compilació de la revisió base amb la nova entitat blinking_led.

Nota: S'afegeix automàticament una assignació de reenllaç d'entitats de marcador de posició a la revisió d'implementació. Tanmateix, heu de canviar el nom d'entitat predeterminat a l'assignació per un nom d'entitat adequat per al vostre disseny.

Nom de la revisió d'implementació	Revinculació d'entitats
blinking_led_default	parpellejant_led
parpelleig_led_lent	parpelleig_led_lent
parpelleig_led_buit	parpelleig_led_buit

Revinculació d'entitats

1. Per compilar el disseny, feu clic a Processament ➤ Inicia la compilació. Alternativament, l'ordre següent compila aquest projecte: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Repetiu els passos anteriors per preparar les revisions blinking_led_slow i blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nota: Podeu especificar qualsevol configuració específica de Fitter que vulgueu aplicar durant la compilació de la implementació de PR. Les configuracions específiques de l'ajustador només afecten l'ajust de la persona, sense afectar la regió estàtica importada.

Programació de la Junta
Aquest tutorial utilitza una placa de desenvolupament FPGA Intel Agilex F-Series al banc, fora de la ranura PCIe* de la vostra màquina amfitrió. Abans de programar el tauler, assegureu-vos que heu completat els passos següents:

1. Connecteu la font d'alimentació a la placa de desenvolupament FPGA Intel Agilex F-Series.
2. Connecteu el cable de descàrrega Intel FPGA entre el port USB del vostre ordinador i el port del cable de descàrrega Intel FPGA a la placa de desenvolupament.

Per executar el disseny a la placa de desenvolupament FPGA Intel Agilex F-Series:

1. Obriu el programari Intel Quartus Prime i feu clic a Eines ➤ Programador.
2. Al Programador, feu clic a Configuració del maquinari i seleccioneu USB-Blaster.
3. Feu clic a Detecció automàtica i seleccioneu el dispositiu, AGFB014R24AR0.
4. Feu clic a D'acord. El programari Intel Quartus Prime detecta i actualitza el programador amb els tres dispositius FPGA de la placa.
5. Seleccioneu el dispositiu AGFB014R24AR0 i feu clic a Canvia File i carregueu el blinking_led_default.sof file.
6. Habiliteu Programa/Configuració per a blinking_led_default.sof file.
7. Feu clic a Inici i espereu que la barra de progrés arribi al 100%.
8. Observeu que els LED del tauler parpellegen amb la mateixa freqüència que el disseny pla original.
9. Per programar només la regió PR, feu clic amb el botó dret del ratolí a blinking_led_default.sof file al Programador i feu clic a Afegeix programació de relacions públiques File.
10. Seleccioneu el blinking_led_slow.pr_partition.rbf file.
11. Desactiva Programa/Configura per a blinking_led_default.sof file.
12. Habiliteu Programa/Configuració per a blinking_led_slow.pr_partition.rbf file i feu clic a Inici. Al tauler, observeu que el LED[0] i el LED[1] continuen parpellejant. Quan la barra de progrés arriba al 100%, el LED[2] i el LED[3] parpellegen més lentament.
13. Per reprogramar la regió PR, feu clic amb el botó dret al fitxer .rbf file al Programador i feu clic a Canvia la programació de relacions públiques File.
14. Seleccioneu el .rbf files perquè les altres dues persones observen el comportament a la pissarra. S'està carregant el fitxer blinking_led_default.rbf file fa que els LED parpellegin a una freqüència específica i carreguen el blinking_led_empty.rbf file fa que els LED es mantinguin encès.

Programació de la placa de desenvolupament FPGA Intel Agilex F-SeriesFlux de proves de maquinari

Les seqüències següents descriuen el flux de proves de maquinari del disseny de referència.
Configuració del maquinari de l'amfitrió extern del dispositiu Intel Agilex

Programa l'ajudant FPGA (amfitrió extern)
La seqüència següent descriu la programació de l'FPGA auxiliar que funciona com a host extern del procés PR:

1. Especifiqueu la configuració de la interfície de transmissió d'Avalon que es correspon amb el mode que seleccioneu (x8, x16 o x32).
2. Inicieu la plataforma programant l'FPGA auxiliar mitjançant el programador Intel Quartus Prime i el cable de configuració connectat.
3. Utilitzant l'FPGA auxiliar, llegiu els senyals CONF_DONE i AVST_READY. CONF_DONE hauria de ser 0, AVST_READY hauria de ser 1. La lògica alta en aquest pin indica que l'SDM està preparat per acceptar dades d'un host extern. Aquesta sortida forma part de l'SDM I/O.

Nota: El pin CONF_DONE indica a un host extern que la transferència de flux de bits ha tingut èxit. Utilitzeu aquests senyals només per supervisar el procés complet de configuració del xip. Consulteu la Guia d'usuari de configuració d'Intel Agilex per obtenir més informació sobre aquest pin.

Programeu l'FPGA DUT amb SOF de xip complet mitjançant un host extern La seqüència següent descriu la programació de l'FPGA DUT amb l'objecte SRAM de xip complet File (.sof) utilitzant la interfície de transmissió de l'amfitrió Avalon:

1. Escriviu el flux de bits complet del xip a la memòria externa DDR4 de l'FPGA auxiliar (amfitrió extern).
2. Configureu el DUT FPGA amb el xip complet .sof mitjançant la interfície de streaming d'Avalon (x8, x16, x32).
3. Llegiu els senyals de configuració DUT FPGA d'estat. CONF_DONE hauria de ser 1, AVST_READY hauria de ser 0.

Especificacions de temporització: Reconfiguració parcial Controlador extern Intel FPGA IP

Programeu el DUT FPGA amb la First Persona mitjançant un host extern

1. Apliqueu la congelació a la regió PR objectiu al DUT FPGA.
2. Utilitzant la consola del sistema Intel Quartus Prime, afirmeu pr_request per iniciar la reconfiguració parcial. AVST_READY hauria de ser 1.
3. Escriviu el primer bitstream de la persona PR a la memòria externa DDR4 de l'FPGA auxiliar (amfitrió extern).
4. Utilitzant la interfície de transmissió d'Avalon (x8, x16, x32), reconfigureu el DUT FPGA amb el primer bitstream personal.
5. Per supervisar l'estat de PR, feu clic a Eines ➤ Consola del sistema per iniciar la Consola del sistema. A la consola del sistema, controleu l'estat de PR:
   • pr_error és 2: reconfiguració en procés.
   • pr_error és 3: la reconfiguració s'ha completat.
6. Apliqueu la descongelació a la regió PR al DUT FPGA.

Nota: Si es produeix un error durant l'operació de PR, com ara un error en la comprovació de la versió o la comprovació d'autorització, l'operació de PR finalitza.

Informació relacionada

• Guia d'usuari de configuració d'Intel Agilex
• Guia d'usuari d'Intel Quartus Prime Pro Edition: eines de depuració

Historial de revisions de documents per a AN 991: Reconfiguració parcial mitjançant pins de configuració (amfitrió extern) Disseny de referència per a la placa de desenvolupament FPGA Intel Agilex F-Series

Versió del document	Versió Intel Quartus Prime	Canvis
2022.11.14	22.3	• Versió inicial.

AN 991: Reconfiguració parcial mitjançant pins de configuració (amfitrió extern) Disseny de referència: per a la placa de desenvolupament FPGA Intel Agilex F-Series

Respostes a les principals preguntes freqüents:

• Q Què és PR mitjançant pins de configuració?
• A Configuració de l'amfitrió extern a la pàgina 3
• Q Què necessito per a aquest disseny de referència?
• A Requisits de disseny de referència a la pàgina 6
• Q On puc obtenir el disseny de referència?
• A Requisits de disseny de referència a la pàgina 6
• Q Com faig PR mitjançant una configuració externa?
• A Tutorial del disseny de referència a la pàgina 6
• Q Què és una persona de relacions públiques?
• A Definició de Personas a la pàgina 11
• Q Com programo el tauler?
• A Programa la Junta a la pàgina 17
• Q Quins són els problemes i limitacions coneguts de les relacions públiques?
• A Fòrums de suport d'Intel FPGA: PR
• Q Tens formació en relacions públiques?
• A Catàleg de formació tècnica d'Intel FPGA

Versió en línia Enviar comentaris

• ID: 750856
• Versió: 2022.11.14

Documents/Recursos

Intel 750856 Placa de desenvolupament Agilex FPGA [pdfGuia de l'usuari 750856, 750857, 750856 Placa de desenvolupament Agilex FPGA, Placa de desenvolupament Agilex FPGA, Placa de desenvolupament FPGA, Placa de desenvolupament, Placa

Referències

• Manual d'usuari