Intel 750856 Agilex FPGA Development Board

Informácie o produkte

Tento referenčný dizajn je pre vývojovú dosku Intel Agilex F-Series FPGA. Využíva externý konfiguračný radič Intel FPGA IP s čiastočnou rekonfiguráciou a má jednoduchú PR oblasť. Nastavenie hardvéru externého hostiteľa zariadenia Intel Agilex pozostáva z externého zariadenia (Helper FPGA), DUT FPGA a vášho externého hostiteľského dizajnu. Hostiteľský dizajn v externom zariadení je zodpovedný za hosťovanie procesu PR. Piny PR sa používajú na pripojenie oboch zariadení a môžu to byť akékoľvek dostupné vstupy a výstupy používateľa.

Návod na použitie produktu

Konfigurácia externého hostiteľa

Ak chcete vykonať konfiguráciu externého hostiteľa, postupujte takto:

1. Vytvorte dizajn hostiteľa v externom zariadení na hosťovanie procesu PR.
2. Pripojte piny PR z externého zariadenia k externému konfiguračnému radiču Intel FPGA IP Partial Reconfiguration v DUT FPGA.
3. Streamujte konfiguračné údaje z hostiteľského dizajnu na piny streamovacieho rozhrania Intel Agilex Avalon, ktoré zodpovedajú PR signálom handshakingu z IP.

Čiastočná rekonfigurácia pomocou prevádzky konfiguračných kolíkov

Nasledujúca sekvencia popisuje činnosť čiastočnej rekonfigurácie prostredníctvom konfiguračných kolíkov:

1. Upevnite kolík pr_request pripojený k externému konfiguračnému ovládaču Intel FPGA IP s čiastočnou rekonfiguráciou.
2. IP vyšle obsadzovací signál, ktorý indikuje, že proces PR prebieha (voliteľné).
3. Ak je konfiguračný systém pripravený na operáciu PR, aktivuje sa pin avst_ready, čo znamená, že je pripravený prijať údaje.
4. Streamujte konfiguračné údaje PR cez piny avst_data a pin avst_valid podľa špecifikácie streamovania Avalon pre prenos dát s protitlakom.
5. Streamovanie sa zastaví, keď je pin avst_ready zrušený.
6. Zrušte uplatnenie pinu avst_ready, aby ste naznačili, že na operáciu PR nie sú potrebné žiadne ďalšie údaje.
7. Čiastočná rekonfigurácia Externý konfiguračný radič Intel FPGA IP deaktivuje signál obsadenia, aby indikoval koniec procesu (voliteľné).

Čiastočná rekonfigurácia pomocou konfiguračných kolíkov (externý hostiteľ) Referenčný dizajn

Táto aplikačná poznámka demonštruje čiastočnú rekonfiguráciu prostredníctvom konfiguračných kolíkov (externý hostiteľ) na vývojovej doske Intel® Agilex® F-Series FPGA.

Referenčný dizajn skončilview

Funkcia čiastočnej rekonfigurácie (PR) vám umožňuje dynamicky prekonfigurovať časť FPGA, zatiaľ čo zostávajúci návrh FPGA naďalej funguje. Vo svojom návrhu môžete vytvoriť viacero osôb pre konkrétny región, ktoré neovplyvnia prevádzku v oblastiach mimo tohto regiónu. Táto metodika je účinná v systémoch, kde viaceré funkcie zdieľajú rovnaké prostriedky FPGA zariadenia. Aktuálna verzia softvéru Intel Quartus® Prime Pro Edition predstavuje nový a zjednodušený tok kompilácie na čiastočnú rekonfiguráciu. Tento referenčný dizajn Intel Agilex využíva externý konfiguračný radič Intel FPGA IP s čiastočnou rekonfiguráciou a má jednoduchú PR oblasť.

Nastavenie hardvéru externého hostiteľa zariadenia Intel Agilex

Konfigurácia externého hostiteľa

V konfigurácii externého hostiteľa musíte najprv vytvoriť návrh hostiteľa v externom zariadení, aby ste mohli hostiť proces PR, ako ukazuje nastavenie externého hostiteľa zariadenia Intel Agilex. Návrh hostiteľa prenáša konfiguračné údaje na piny streamingového rozhrania Intel Agilex Avalon, ktoré zodpovedajú signálom PR handshaking, ktoré prichádzajú z externého konfiguračného kontroléra Intel FPGA IP s čiastočnou rekonfiguráciou. Piny PR, ktoré používate na pripojenie oboch zariadení, môžu byť ľubovoľné dostupné vstupy a výstupy používateľa.

Nasledujúca sekvencia popisuje čiastočnú rekonfiguráciu pomocou operácie konfiguračných kolíkov:

1. Najprv aktivujte pin pr_request, ktorý je pripojený k externému konfiguračnému kontroléru Intel FPGA IP s čiastočnou rekonfiguráciou.
2. IP vyšle obsadzovací signál, ktorý indikuje, že proces PR prebieha (voliteľné).
3. Ak je konfiguračný systém pripravený podstúpiť operáciu PR, potvrdí sa pin avst_ready, čo znamená, že je pripravený prijať dáta.
4. Začnite streamovať konfiguračné údaje PR cez piny avst_data a pin avst_valid, pričom dodržiavajte špecifikáciu streamovania Avalon pre prenos údajov so spätným tlakom.
5. Streamovanie sa zastaví vždy, keď je pin avst_ready zrušený.
6. Po streamovaní všetkých konfiguračných údajov sa pin avst_ready zruší, čo znamená, že na operáciu PR nie sú potrebné žiadne ďalšie údaje.
7. Čiastočná rekonfigurácia externého konfiguračného radiča Intel FPGA IP dezertuje obsadený signál, aby oznámil koniec procesu (voliteľné).
8. Môžete skontrolovať kolíky pr_done a pr_error, aby ste potvrdili, či sa operácia PR úspešne dokončila. Ak sa vyskytne chyba, napríklad zlyhanie pri kontrole verzie a kontrole autorizácie, operácia PR sa ukončí.

Súvisiace informácie

• Vývojová súprava Intel Agilex F-Series FPGA Web Stránka
• Používateľská príručka vývojovej súpravy Intel Agilex F-Series FPGA
• Používateľská príručka Intel Quartus Prime Pro Edition: Čiastočná rekonfigurácia

Čiastočná rekonfigurácia Externý konfiguračný radič Intel FPGA IP
Na používanie konfiguračných kolíkov na streamovanie údajov PR pre operáciu PR je potrebný externý konfiguračný radič čiastočnej rekonfigurácie. Musíte pripojiť všetky porty najvyššej úrovne externého konfiguračného kontroléra Intel FPGA IP na najvyššej úrovni k pinu pr_request, aby ste umožnili nadviazanie spojenia medzi hostiteľom a správcom bezpečných zariadení (SDM) z jadra. SDM určuje, ktoré typy konfiguračných kolíkov sa majú použiť, podľa vášho nastavenia MSEL.

Čiastočná rekonfigurácia Externý konfiguračný radič Intel FPGA IP

Čiastočná rekonfigurácia Nastavenia parametrov externého konfiguračného radiča

Parameter	Hodnota	Popis
Povoliť zaneprázdnené rozhranie	Povoliť or Zakázať	Umožňuje povoliť alebo zakázať rozhranie Busy, ktoré signalizuje, že počas externej konfigurácie prebieha spracovanie PR. Predvolené nastavenie je Zakázať.

Čiastočná rekonfigurácia Porty externého konfiguračného radiča

Názov portu	šírka	Smer	Funkcia
pr_request	1	Vstup	Označuje, že proces PR je pripravený začať. Signál je kanál, ktorý nie je synchrónny so žiadnym hodinovým signálom.
pr_error	2	Výstup	Označuje chybu čiastočnej rekonfigurácie.: • 2'b01—všeobecná chyba PR • 2'b11 – chyba nekompatibilného bitového toku Tieto signály sú kanály, ktoré nie sú synchrónne so žiadnym zdrojom hodín.
pr_hotovo	1	Výstup	Označuje, že proces PR je dokončený. Signál je kanál, ktorý nie je synchrónny so žiadnym hodinovým signálom.
start_addr	1	Vstup	Určuje počiatočnú adresu údajov PR v Active Serial Flash. Tento signál aktivujete výberom jedného z nich Avalon®-ST or Aktívny seriál pre Povoliť piny Avalon-ST alebo aktívne sériové piny parameter. Signál je kanál, ktorý nie je synchrónny so žiadnym hodinovým signálom.
resetovať	1	Vstup	Aktívny vysoký, synchrónny resetovací signál.
out_clk	1	Výstup	Zdroj hodín, ktorý generuje z interného oscilátora.
zaneprázdnený	1	Výstup	IP presadzuje tento signál na označenie prebiehajúceho prenosu údajov PR. Tento signál aktivujete výberom Povoliť pre Povoliť zaneprázdnené rozhranie parameter.

Referenčné požiadavky na dizajn

Použitie tohto referenčného dizajnu vyžaduje nasledovné:

• Inštalácia Intel Quartus Prime Pro Edition verzie 22.3 s podporou pre rodinu zariadení Intel Agilex.
• Pripojenie k vývojovej doske Intel Agilex F-Series FPGA na stole.
• Stiahnite si dizajn naprampk dispozícii na nasledujúcom mieste: https://github.com/intel/fpga-partial-reconfig.

Na stiahnutie dizajnu naprample:

1. Kliknite na položku Klonovať alebo stiahnuť.
2. Kliknite na Stiahnuť ZIP. Rozbaľte súbor fpga-partial-reconfig-master.zip file.
3. Prejdite do podpriečinka tutorials/agilex_external_pr_configuration, aby ste získali prístup k referenčnému dizajnu.

Návod na referenčný dizajn

Nasledujúce kroky popisujú implementáciu čiastočnej rekonfigurácie cez konfiguračné piny (externý hostiteľ) na vývojovej doske Intel Agilex F-Series FPGA:

• Krok 1: Začíname
• Krok 2: Vytvorenie dizajnového oddielu
• Krok 3: Prideľovanie oblastí umiestnenia a smerovania
• Krok 4: Pridanie IP externého konfiguračného radiča čiastočnej rekonfigurácie
• Krok 5: Definovanie osôb
• Krok 6: Vytváranie revízií
• Krok 7: Zostavenie základnej revízie
• Krok 8: Príprava revízií implementácie PR
• Krok 9: Programovanie rady

Krok 1: Začíname
Kopírovať referenčný dizajn files vaším pracovným prostredím a zostavte si plochý dizajn s blikaním:

1. Vytvorte si vo svojom pracovnom prostredí adresár agilex_pcie_devkit_blinking_led_pr.
2. Skopírujte stiahnutý podpriečinok tutorials/agilex_pcie_devkit_blinking_led/flat do adresára agilex_pcie_devkit_blinking_led_pr.
3. V softvéri Intel Quartus Prime Pro Edition kliknite na File ➤ Otvorte Project a vyberte blinking_led.qpf.
4. Ak chcete vypracovať hierarchiu plochého dizajnu, kliknite na Spracovanie ➤ Štart ➤ Spustiť analýzu a syntézu. Prípadne na príkazovom riadku spustite nasledujúci príkaz: quartus_syn blinking_led -c blinking_led

Vytvorenie dizajnového oddielu

Musíte vytvoriť dizajnové oddiely pre každú oblasť PR, ktorú chcete čiastočne prekonfigurovať. Nasledujúce kroky vytvárajú dizajnový oddiel pre inštanciu u_blinking_led.

Vytváranie dizajnových oddielov

1. Kliknite pravým tlačidlom myši na inštanciu u_blinking_led v Project Navigator a kliknite na položku Design Partition ➤ Reconfigurable. Vedľa každej inštancie, ktorá je nastavená ako oblasť, sa zobrazí ikona oblasti dizajnu.
2. Kliknite na položky Priradenia ➤ Okno Návrh oddielov. V okne sa zobrazia všetky návrhové oddiely v projekte.
3. Upravte názov oddielu v okne Návrh oddielov dvojitým kliknutím na názov. Pre tento referenčný návrh premenujte názov oddielu na pr_partition
   • Poznámka: Keď vytvoríte oblasť, softvér Intel Quartus Prime automaticky vygeneruje názov oblasti na základe názvu inštancie a cesty hierarchie. Tento predvolený názov oddielu sa môže pri každej inštancii líšiť.
4. Ak chcete exportovať finalizovanú statickú oblasť z kompilácie základnej revízie, dvakrát kliknite na položku root_partition v položke Post Final Export File a zadajte blikanie_led_static. gdb.

Exportovanie záverečnej snímky príspevku v okne návrhových oddielovOverte, či súbor blinking_led.qsf obsahuje nasledujúce priradenia zodpovedajúce vášmu rekonfigurovateľnému dizajnovému oddielu:

Súvisiace informácie
„Create Design Partitions“ v používateľskej príručke Intel Quartus Prime Pro Edition: Čiastočná rekonfigurácia

Pridelenie oblasti umiestnenia a smerovania pre oblasť PR
Pre každú základnú revíziu, ktorú vytvoríte, tok návrhu PR umiestni zodpovedajúce osobné jadro do oblasti vašej oblasti PR. Ak chcete nájsť a priradiť oblasť PR v pôdoryse zariadenia pre vašu základnú revíziu:

1. Kliknite pravým tlačidlom myši na inštanciu u_blinking_led v Project Navigator a kliknite na Logic Lock Region ➤ Create New Logic Lock Region. Región sa zobrazí v okne Logic Lock Regions Window.
2. Oblasť umiestnenia musí obsahovať logiku blikania. Vyberte oblasť umiestnenia umiestnením uzla v Plánovači čipov. Kliknite pravým tlačidlom myši na názov oblasti u_blinking_led v okne Logic Lock Regions Window a kliknite

Vyhľadajte uzol ➤ Nájdite v Plánovači čipov. Oblasť u_blinking_led je farebne odlíšená

Umiestnenie uzla plánovača čipov pre blikanie_led

1. V okne Logic Lock Regions zadajte súradnice oblasti umiestnenia v stĺpci Origin. Počiatok zodpovedá ľavému dolnému rohu oblasti. Napríkladample, ak chcete nastaviť oblasť umiestnenia so súradnicami (X1 Y1) ako (163 4), zadajte Počiatok ako X163_Y4. Softvér Intel Quartus Prime automaticky vypočíta súradnice (X2 Y2) (vpravo hore) pre oblasť umiestnenia na základe zadanej výšky a šírky.
   • Poznámka: Tento tutoriál používa súradnice (X1 Y1) – (163 4) a výšku a šírku 20 pre oblasť umiestnenia. Definujte ľubovoľnú hodnotu pre oblasť umiestnenia. Uistite sa, že oblasť pokrýva logiku blikania.
2. Povoľte možnosti Reserved a Core-Only.
3. Dvakrát kliknite na možnosť Oblasť smerovania. Zobrazí sa dialógové okno Logic Lock Routing Region Settings.
4. Pre typ smerovania vyberte možnosť Pevné s rozšírením. Výberom tejto možnosti sa automaticky priradí dĺžka rozšírenia 2.
   • Poznámka: Oblasť smerovania musí byť väčšia ako oblasť umiestnenia, aby sa inštalatérovi poskytla dodatočná flexibilita, keď motor smeruje rôzne osoby.

Okno oblastí logického zámkuOverte, či súbor blinking_led.qsf obsahuje nasledujúce priradenia zodpovedajúce vášmu plánovaniu podlahy:

Súvisiace informácie
„Pôdorys návrhu čiastočnej rekonfigurácie“ v používateľskej príručke Intel Quartus Prime Pro Edition: Čiastočná rekonfigurácia

Pridanie externého konfiguračného radiča pre čiastočnú rekonfiguráciu Intel FPGA IP
Čiastočná rekonfigurácia Externý konfiguračný radič Intel FPGA IP je prepojený s riadiacim blokom Intel Agilex PR na správu zdroja bitového toku. Ak chcete implementovať externú konfiguráciu, musíte túto adresu IP pridať do svojho návrhu. Ak chcete pridať externý konfiguračný radič čiastočnej rekonfigurácie, postupujte podľa týchto krokov
Intel FPGA IP do vášho projektu:

1. Do vyhľadávacieho poľa IP Catalog napíšte Čiastočná rekonfigurácia (Nástroje ➤ IP Catalog).
2. Dvakrát kliknite na Parial Reconfiguration External Configuration Controller Intel FPGA IP.
3. V dialógovom okne Create IP Variant zadajte external_host_pr_ip File názov a potom kliknite na tlačidlo Vytvoriť. Zobrazí sa editor parametrov.
4. Pre parameter Enable busy interface zvoľte Disable (predvolené nastavenie). Keď potrebujete použiť tento signál, môžete prepnúť nastavenie na Povoliť.

Povoľte parameter Busy Interface Parameter v editore parametrov

1. Kliknite File ➤ Uložte a ukončite editor parametrov bez vygenerovania systému. Editor parametrov vygeneruje variáciu IP adresy external_host_pr_ip.ip file a dodáva file do projektu blinking_led. AN 991: Čiastočná rekonfigurácia pomocou konfiguračných kolíkov (externý hostiteľ) Referenčný dizajn 750856 | 2022.11.14 AN 991:
   • Poznámka:
   • a. Ak kopírujete súbor external_host_pr_ip.ip file z adresára pr ručne upravte súbor blinking_led.qsf file zahrnúť nasledujúci riadok: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Umiestnite IP_FILE úloha po SDC_FILE úlohy (blinking_led. dc) vo vašej blinking_led.qsf file. Toto poradie zaisťuje vhodné obmedzenie jadra IP radiča čiastočnej rekonfigurácie.
   • Poznámka: Ak chcete zistiť hodiny, .sdc file pre PR IP musí nasledovať akýkoľvek .sdc, ktorý vytvára hodiny, ktoré používa jadro IP. Túto objednávku uľahčíte tým, že zaistíte, že .ip file pre PR jadro IP sa objaví po akomkoľvek .ip files alebo .sdc files, ktoré používate na definovanie týchto hodín v súbore .qsf file pre revíziu vášho projektu Intel Quartus Prime. Ďalšie informácie nájdete v Používateľskej príručke k riešeniam čiastočnej rekonfigurácie IP.

Aktualizácia dizajnu najvyššej úrovne

Ak chcete aktualizovať súbor top.sv file s inštanciou PR_IP:

1. Ak chcete pridať inštanciu external_host_pr_ip do návrhu najvyššej úrovne, odkomentujte nasledujúce bloky kódu v súbore top.sv file:

Definovanie osôb
Tento referenčný dizajn definuje tri samostatné osoby pre jeden oddiel PR. Ak chcete definovať a zahrnúť osoby do svojho projektu:

1. Vytvorte tri SystemVerilog files, blinking_led.sv, blinking_led_slow.sv a blinking_led_empty.sv vo vašom pracovnom adresári pre tri osoby.

Referenčné osobnosti dizajnu

Poznámka:

• blinking_led.sv je už k dispozícii ako súčasť files skopírujete z podadresára flat/. Môžete to jednoducho znova použiť file.
• Ak vytvoríte SystemVerilog filez textového editora Intel Quartus Prime, zakážte možnosť Pridať file na aktuálnu možnosť projektu pri ukladaní files.

Vytváranie revízií

Tok návrhu PR využíva funkciu revízií projektu v softvéri Intel Quartus Prime. Váš počiatočný návrh je základná revízia, kde definujete hranice statickej oblasti a rekonfigurovateľné oblasti na FPGA. Zo základnej revízie vytvoríte viacero revízií. Tieto revízie obsahujú rôzne implementácie pre PR regióny. Všetky revízie implementácie PR však používajú rovnaké výsledky umiestnenia a smerovania na najvyššej úrovni zo základnej revízie. Ak chcete zostaviť návrh PR, musíte pre každú osobu vytvoriť revíziu implementácie PR. Okrem toho musíte pre každú revíziu priradiť typy revízií. Dostupné typy revízií sú:

• Čiastočná rekonfigurácia – základ
• Čiastočná rekonfigurácia – Implementácia osoby

Nasledujúca tabuľka uvádza názov revízie a typ revízie pre každú z revízií:

Názvy a typy revízií

Názov revízie	Typ revízie
blikanie_led.qsf	Čiastočná rekonfigurácia – základ
blinking_led_default.qsf	Čiastočná rekonfigurácia – Implementácia osoby
blinking_led_slow.qsf	Čiastočná rekonfigurácia – Implementácia osoby
blinking_led_empty.qsf	Čiastočná rekonfigurácia – Implementácia osoby

Nastavenie typu základnej revízie

1. Kliknite na Projekt ➤ Revízie.
2. V časti Názov revízie vyberte revíziu blinking_led a potom kliknite na položku Nastaviť aktuálnu.
3. Kliknite na tlačidlo Použiť. Revízia blinking_led sa zobrazí ako aktuálna revízia.
4. Ak chcete nastaviť Typ revízie pre blinking_led, kliknite na Priradenia ➤ Nastavenia ➤ Všeobecné.
5. Pre Typ revízie vyberte Čiastočná rekonfigurácia – Základná a potom kliknite na OK.
6. Overte, či súbor blinking_led.qsf teraz obsahuje nasledujúce priradenie: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Vytváranie revízií implementácie

1. Ak chcete otvoriť dialógové okno Revízie, kliknite na Projekt ➤ Revízie.
2. Ak chcete vytvoriť novú revíziu, dvakrát kliknite na < >.
3. V položke Názov revízie zadajte blinking_led_default a vyberte možnosť blinking_led pre možnosť Založené na revízii.
4. Pre Typ revízie vyberte Čiastočná rekonfigurácia – Implementácia osoby.

Vytváranie revízií

1. Podobne nastavte typ revízie pre revízie blinking_led_slow a blinking_led_empty.
2. Overte, že každý .qsf file teraz obsahuje nasledujúce priradenie: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led kde, place_holder je predvolený názov entity pre novovytvorenú revíziu implementácie PR.

Revízie projektu

Zostavenie základnej revízie

1. Ak chcete skompilovať základnú revíziu, kliknite na Spracovanie ➤ Spustiť kompiláciu. Alternatívne nasledujúci príkaz skompiluje základnú revíziu: quartus_sh –flow kompilovať blinking_led -c blinking_led
2. Skontrolujte bitový tok files, ktoré generujú vo výstupe_files adresárom.

Vygenerované Files

Meno	Typ	Popis
blikanie_led.sof	Základné programovanie file	Používa sa na konfiguráciu základne s plným čipom
blikanie_led.pr_partition.rbf	PR bitový tok file pre základnú osobu	Používa sa na čiastočnú rekonfiguráciu základnej osoby.
blikanie_led_static.qdb	databázy .qdb file	Dokončená databáza file slúži na import statickej oblasti.

Súvisiace informácie

• „Pôdorys návrhu čiastočnej rekonfigurácie“ v používateľskej príručke Intel Quartus Prime Pro Edition: Čiastočná rekonfigurácia
• „Inkrementálne použitie obmedzení pôdorysu“ v používateľskej príručke Intel Quartus Prime Pro Edition: Čiastočná rekonfigurácia

Príprava revízií implementácie PR
Pred kompiláciou a generovaním PR bitového toku na programovanie zariadenia musíte pripraviť revízie implementácie PR. Toto nastavenie zahŕňa pridanie statickej oblasti .qdb file ako zdroj file pre každú revíziu implementácie. Okrem toho musíte uviesť zodpovedajúci subjekt regiónu PR.

1. Ak chcete nastaviť aktuálnu revíziu, kliknite na Projekt ➤ Revízie, ako názov revízie vyberte blinking_led_default a potom kliknite na Nastaviť aktuálnu.
2. Ak chcete overiť správny zdroj pre každú revíziu implementácie, kliknite na položku Projekt ➤ Pridať/Odstrániť Files v projekte. Súbor blinking_led.sv file sa objaví v file zoznam.

Files Stránka

1. Opakujte kroky 1 až 2 na overenie iného zdroja revízie implementácie files:

Názov revízie implementácie	Zdroj File
blinking_led_default	blikanie_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blikanie_led_slow.sv

1. Na overenie súboru .qdb file priradené ku koreňovému oddielu, kliknite na položku Priradenia ➤ Okno Návrh oddielov. Potvrďte, že Databáza oddielov File určuje súbor blinking_led_static.qdb filealebo dvakrát kliknite na Databázu oblastí File bunku, aby ste to špecifikovali file. Prípadne to priradí nasledujúci príkaz file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. V bunke Entity Re-binding zadajte názov entity každého oddielu PR, ktorý zmeníte v revízii implementácie. Pre revíziu implementácie blinking_led_default je názov entity blinking_led. V tomto návode prepíšete inštanciu u_blinking_led z kompilácie základnej revízie novou entitou blinking_led.

Poznámka: Zástupné priradenie opätovného viazania entity sa do revízie implementácie pridá automaticky. Predvolený názov entity v priradení však musíte zmeniť na vhodný názov entity pre váš návrh.

Názov revízie implementácie	Opätovné viazanie entity
blinking_led_default	blikanie_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Opätovné viazanie entity

1. Ak chcete skompilovať návrh, kliknite na Spracovanie ➤ Spustiť kompiláciu. Prípadne nasledujúci príkaz skompiluje tento projekt: quartus_sh –flow compilovať blinking_led –c blinking_led_default
2. Opakujte vyššie uvedené kroky a pripravte revízie blinking_led_slow a blinking_led_empty: quartus_sh –kompilácia toku blinking_led –c blinking_led_slow quartus_sh –kompilácia toku blinking_led –c blinking_led_empt

Poznámka: Môžete zadať akékoľvek nastavenia špecifické pre Fitter, ktoré chcete použiť počas kompilácie implementácie PR. Špecifické nastavenia pre montéra ovplyvňujú iba prispôsobenie sa osobe bez ovplyvnenia importovanej statickej oblasti.

Programovanie rady
Tento tutoriál používa vývojovú dosku Intel Agilex F-Series FPGA na stole mimo slotu PCIe* na vašom hostiteľskom počítači. Pred naprogramovaním dosky sa uistite, že ste vykonali nasledujúce kroky:

1. Pripojte napájací zdroj k vývojovej doske Intel Agilex F-Series FPGA.
2. Pripojte kábel Intel FPGA Download Cable medzi USB port vášho počítača a port Intel FPGA Download Cable na vývojovej doske.

Ak chcete spustiť návrh na vývojovej doske Intel Agilex F-Series FPGA:

1. Otvorte softvér Intel Quartus Prime a kliknite na Nástroje ➤ Programátor.
2. V Programátore kliknite na Nastavenie hardvéru a vyberte USB-Blaster.
3. Kliknite na Auto Detect a vyberte zariadenie, AGFB014R24AR0.
4. Kliknite na tlačidlo OK. Softvér Intel Quartus Prime rozpozná a aktualizuje programátor s tromi zariadeniami FPGA na doske.
5. Vyberte zariadenie AGFB014R24AR0 a kliknite na tlačidlo Zmeniť File a načítajte súbor blinking_led_default.sof file.
6. Povoliť Program/Konfigurovať pre blinking_led_default.sof file.
7. Kliknite na tlačidlo Štart a počkajte, kým indikátor priebehu nedosiahne 100 %.
8. Sledujte LED diódy na doske blikajúce rovnakou frekvenciou ako pôvodný plochý dizajn.
9. Ak chcete naprogramovať iba oblasť PR, kliknite pravým tlačidlom myši na súbor blinking_led_default.sof file v Programátore a kliknite na Pridať programovanie PR File.
10. Vyberte súbor blinking_led_slow.pr_partition.rbf file.
11. Zakázať Program/Konfigurovať pre blinking_led_default.sof file.
12. Povoliť Program/Konfigurovať pre blinking_led_slow.pr_partition.rbf file a kliknite na tlačidlo Štart. Na doske sledujte, ako LED[0] a LED[1] ďalej blikajú. Keď indikátor priebehu dosiahne 100 %, LED[2] a LED[3] blikajú pomalšie.
13. Ak chcete preprogramovať oblasť PR, kliknite pravým tlačidlom myši na súbor .rbf file v Programátore a kliknite na Zmeniť programovanie PR File.
14. Vyberte súbor .rbf filepre ďalšie dve osoby, aby pozorovali správanie na šachovnici. Načítava sa súbor blinking_led_default.rbf file spôsobí, že LED diódy budú blikať špecifickou frekvenciou a načíta sa súbor blinking_led_empty.rbf file spôsobí, že LED diódy zostanú rozsvietené.

Programovanie vývojovej dosky Intel Agilex F-Series FPGAPriebeh testovania hardvéru

Nasledujúce sekvencie popisujú tok testovania hardvéru referenčného návrhu.
Nastavenie hardvéru externého hostiteľa zariadenia Intel Agilex

Naprogramujte pomocníka FPGA (externý hostiteľ)
Nasledujúca sekvencia popisuje programovanie pomocného FPGA, ktorý funguje ako externý hostiteľ PR procesu:

1. Zadajte nastavenie rozhrania streamovania Avalon, ktoré zodpovedá zvolenému režimu (x8, x16 alebo x32).
2. Inicializujte platformu naprogramovaním pomocného FPGA pomocou programátora Intel Quartus Prime a pripojeného konfiguračného kábla.
3. Pomocou pomocného FPGA čítajte signály CONF_DONE a AVST_READY. CONF_DONE by malo byť 0, AVST_READY by malo byť 1. Vysoká logika na tomto kolíku znamená, že SDM je pripravený prijímať údaje z externého hostiteľa. Tento výstup je súčasťou SDM I/O.

Poznámka: Pin CONF_DONE signalizuje externému hostiteľovi, že prenos bitového toku bol úspešný. Tieto signály používajte iba na monitorovanie celého procesu konfigurácie čipu. Ďalšie informácie o tomto kolíku nájdete v používateľskej príručke konfigurácie Intel Agilex.

Programovanie DUT FPGA s Full Chip SOF cez externý hostiteľ Nasledujúca sekvencia popisuje programovanie DUT FPGA s plným čipom SRAM Object File (.sof) pomocou hostiteľského streamovacieho rozhrania Avalon:

1. Zapíšte celý bitový tok čipu do externej pamäte DDR4 pomocného FPGA (externý hostiteľ).
2. Nakonfigurujte DUT FPGA s úplným čipom .sof pomocou streamingového rozhrania Avalon (x8, x16, x32).
3. Prečítajte si stavové signály konfigurácie FPGA DUT. CONF_DONE by malo byť 1, AVST_READY by malo byť 0.

Špecifikácie časovania: Čiastočná rekonfigurácia Externý radič Intel FPGA IP

Programujte DUT FPGA s First Persona cez externý hostiteľ

1. Použite zmrazenie na cieľovú oblasť PR v DUT FPGA.
2. Pomocou systémovej konzoly Intel Quartus Prime potvrďte pr_request na spustenie čiastočnej rekonfigurácie. AVST_READY by mala byť 1.
3. Zapíšte prvý bitový tok PR persona do externej pamäte DDR4 pomocného FPGA (externého hostiteľa).
4. Pomocou streamovacieho rozhrania Avalon (x8, x16, x32) prekonfigurujte DUT FPGA s prvým osobným bitovým tokom.
5. Ak chcete monitorovať stav PR, kliknite na Nástroje ➤ Systémová konzola a spustite systémovú konzolu. V System Console monitorujte stav PR:
   • pr_error je 2 – prebieha rekonfigurácia.
   • pr_error je 3 – rekonfigurácia je dokončená.
6. Použite unfreeze na PR región v DUT FPGA.

Poznámka: Ak sa počas operácie PR vyskytne chyba, napríklad zlyhanie kontroly verzie alebo kontroly autorizácie, operácia PR sa ukončí.

Súvisiace informácie

• Používateľská príručka konfigurácie Intel Agilex
• Používateľská príručka Intel Quartus Prime Pro Edition: Nástroje na ladenie

História revízií dokumentu pre AN 991: Čiastočná rekonfigurácia pomocou konfiguračných kolíkov (externý hostiteľ) Referenčný návrh pre vývojovú dosku FPGA Intel Agilex F-Series

Verzia dokumentu	Verzia Intel Quartus Prime	Zmeny
2022.11.14	22.3	• Prvé uvoľnenie.

AN 991: Čiastočná rekonfigurácia pomocou konfiguračných kolíkov (externý hostiteľ) Referenčný dizajn: pre vývojovú dosku FPGA Intel Agilex F-Series

Odpovede na najčastejšie otázky:

• Q Čo je PR cez konfiguračné kolíky?
• A Konfigurácia externého hostiteľa na strane 3
• Q Čo potrebujem pre tento referenčný dizajn?
• A Referenčné požiadavky na dizajn na strane 6
• Q Kde môžem získať referenčný dizajn?
• A Referenčné požiadavky na dizajn na strane 6
• Q Ako vykonám PR cez externú konfiguráciu?
• A Referenčný návod na dizajn na strane 6
• Q Čo je to PR persona?
• A Definovanie osôb na strane 11
• Q Ako naprogramujem dosku?
• A Naprogramujte tabuľu na strane 17
• Q Aké sú známe problémy a obmedzenia PR?
• A Fóra podpory Intel FPGA: PR
• Q Máte školenie o PR?
• A Katalóg technických školení Intel FPGA

Online verzia Odoslať spätnú väzbu

• ID: 750856
• Verzia: 2022.11.14

Dokumenty / zdroje

Intel 750856 Agilex FPGA Development Board [pdf] Používateľská príručka 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referencie

• Používateľská príručka