intel 750856 Agilex FPGA-ontwikkelingsbord
Productinformatie
Dit referentieontwerp is voor het Intel Agilex F-Series FPGA Development Board. Het maakt gebruik van de Partial Reconfiguration External Configuration Controller Intel FPGA IP en heeft een eenvoudige PR-regio. De Intel Agilex Device External Host Hardware Setup bestaat uit een extern apparaat (Helper FPGA), een DUT FPGA en uw externe hostontwerp. Het hostontwerp in het externe apparaat is verantwoordelijk voor het hosten van het PR-proces. De PR-pinnen worden gebruikt om beide apparaten aan te sluiten en kunnen alle beschikbare gebruikers-I/O's zijn.
Instructies voor productgebruik
Externe hostconfiguratie
Volg deze stappen om de externe hostconfiguratie uit te voeren:
- Maak een hostontwerp op een extern apparaat om het PR-proces te hosten.
- Sluit de PR-pinnen van het externe apparaat aan op de gedeeltelijke herconfiguratie externe configuratiecontroller Intel FPGA IP in de DUT FPGA.
- Stream configuratiegegevens van het hostontwerp naar de Intel Agilex Avalon-streaminginterfacepinnen die overeenkomen met de PR-handshake-signalen van het IP-adres.
Gedeeltelijke herconfiguratie via bediening van configuratiepinnen
De volgende reeks beschrijft de werking van gedeeltelijke herconfiguratie via configuratiepinnen:
- Bevestig de pr_request pin die is aangesloten op de Partial Reconfiguration External Configuration Controller Intel FPGA IP.
- Het IP geeft een bezetsignaal af om aan te geven dat het PR-proces bezig is (optioneel).
- Als het configuratiesysteem klaar is voor een PR-bewerking, wordt de pin avst_ready bevestigd, wat aangeeft dat het klaar is om gegevens te accepteren.
- Stream de PR-configuratiegegevens via de avst_data-pinnen en de avst_valid-pin, volgens de Avalon-streamingspecificatie voor gegevensoverdracht met tegendruk.
- Het streamen stopt wanneer de pin van avst_ready wordt ingetrokken.
- Maak de bevestiging van de pin avst_ready ongedaan om aan te geven dat er geen gegevens meer nodig zijn voor de PR-bewerking.
- De gedeeltelijke herconfiguratie externe configuratiecontroller Intel FPGA IP heft het bezetsignaal op om het einde van het proces aan te geven (optioneel).
Gedeeltelijke herconfiguratie via configuratiepinnen (externe host) referentieontwerp
Deze applicatienota demonstreert een gedeeltelijke herconfiguratie via configuratiepinnen (externe host) op het Intel® Agilex® F-Series FPGA-ontwikkelbord.
Referentieontwerp voltooidview
Met de functie voor gedeeltelijke herconfiguratie (PR) kunt u een deel van de FPGA dynamisch opnieuw configureren, terwijl het resterende FPGA-ontwerp blijft functioneren. U kunt in uw ontwerp meerdere persona's voor een bepaalde regio maken, die geen invloed hebben op de werking in gebieden buiten deze regio. Deze methodologie is effectief in systemen waar meerdere functies dezelfde FPGA-apparaatbronnen delen. De huidige versie van de Intel Quartus® Prime Pro Edition-software introduceert een nieuwe en vereenvoudigde compilatiestroom voor gedeeltelijke herconfiguratie. Dit Intel Agilex-referentieontwerp maakt gebruik van de Partial Reconfiguration External Configuration Controller Intel FPGA IP en heeft een eenvoudige PR-regio.
Intel Agilex-apparaat Externe hosthardware-installatie
Externe hostconfiguratie
Bij een externe hostconfiguratie moet u eerst een hostontwerp maken op een extern apparaat om het PR-proces te hosten, zoals Intel Agilex Device External Host Hardware Setup laat zien. Het hostontwerp streamt configuratiegegevens naar de Intel Agilex Avalon streaming-interfacepinnen die overeenkomen met de PR-handshake-signalen die afkomstig zijn van de Partial Reconfiguration External Configuration Controller Intel FPGA IP. De PR-pinnen die u gebruikt om beide apparaten aan te sluiten, kunnen alle beschikbare gebruikers-I/O's zijn.
De volgende reeks beschrijft de gedeeltelijke herconfiguratie via configuratiepinnen:
- Bevestig eerst de pr_request-pin die is verbonden met de Partial Reconfiguration External Configuration Controller Intel FPGA IP.
- Het IP geeft een bezetsignaal af om aan te geven dat het PR-proces bezig is (optioneel).
- Als het configuratiesysteem klaar is om een PR-operatie te ondergaan, wordt de pin avst_ready geactiveerd, wat aangeeft dat het klaar is om gegevens te accepteren.
- Begin met het streamen van de PR-configuratiegegevens via de avst_data-pinnen en de avst_valid-pin, terwijl u de Avalon-streamingspecificatie voor gegevensoverdracht met tegendruk in acht neemt.
- Het streamen stopt wanneer de pin van avst_ready wordt ingetrokken.
- Nadat alle configuratiegegevens zijn gestreamd, wordt de avst_ready-pin gedeactiveerd om aan te geven dat er geen gegevens meer nodig zijn voor de PR-bewerking.
- De gedeeltelijke herconfiguratie externe configuratiecontroller Intel FPGA IP laat het bezetsignaal achterwege om het einde van het proces aan te geven (optioneel).
- U kunt de pr_done- en pr_error-pinnen controleren om te bevestigen of de PR-bewerking succesvol is voltooid. Als er een fout optreedt, zoals een fout bij de versiecontrole en autorisatiecontrole, wordt de PR-bewerking beëindigd.
Gerelateerde informatie
- Intel Agilex F-serie FPGA-ontwikkelingskit Web Pagina
- Intel Agilex F-serie FPGA Development Kit Gebruikershandleiding
- Intel Quartus Prime Pro Edition Gebruikershandleiding: Gedeeltelijke herconfiguratie
Gedeeltelijke herconfiguratie Externe configuratiecontroller Intel FPGA IP
De gedeeltelijke herconfiguratie externe configuratiecontroller is vereist om configuratiepinnen te gebruiken om PR-gegevens te streamen voor PR-werking. U moet alle poorten op het hoogste niveau van de Partial Reconfiguration External Configuration Controller Intel FPGA IP verbinden met de pr_request-pin om handshaking van de host met de Secure Device Manager (SDM) vanuit de kern mogelijk te maken. De SDM bepaalt welke typen configuratiepinnen moeten worden gebruikt, afhankelijk van uw MSEL-instelling.
Gedeeltelijke herconfiguratie Externe configuratiecontroller Intel FPGA IP
Gedeeltelijke herconfiguratie Externe configuratie Controllerparameterinstellingen
| Parameter | Waarde | Beschrijving |
| Bezette interface inschakelen | Inschakelen or
Uitzetten |
Hiermee kunt u de Busy-interface in- of uitschakelen, die een signaal afgeeft om aan te geven dat PR-verwerking bezig is tijdens externe configuratie.
Standaardinstelling is Uitzetten. |
Gedeeltelijke herconfiguratie Externe configuratiecontrollerpoorten
| Havennaam | Breedte | Richting | Functie |
| pr_verzoek | 1 | Invoer | Geeft aan dat het PR-proces klaar is om te beginnen. Het signaal is een kanaal dat niet synchroon is met enig kloksignaal. |
| pr_fout | 2 | Uitvoer | Geeft een gedeeltelijke herconfiguratiefout aan.:
• 2'b01 – algemene PR-fout • 2'b11: incompatibele bitstreamfout Deze signalen zijn kanalen die niet synchroon zijn met welke klokbron dan ook. |
| pr_klaar | 1 | Uitvoer | Geeft aan dat het PR-proces is voltooid. Het signaal is een kanaal dat niet synchroon is met enig kloksignaal. |
| start_adres | 1 | Invoer | Specificeert het startadres van PR-gegevens in Active Serial Flash. U schakelt dit signaal in door een van beide te selecteren Avalon®-NS or Actieve serie voor de Schakel Avalon-ST-pinnen of actieve seriële pinnen in parameter. Het signaal is een kanaal dat niet synchroon is met enig kloksignaal. |
| opnieuw instellen | 1 | Invoer | Actief hoog, synchroon resetsignaal. |
| uit_clk | 1 | Uitvoer | Klokbron die genereert vanuit een interne oscillator. |
| druk bezig | 1 | Uitvoer | Het IP geeft dit signaal door om aan te geven dat de PR-gegevensoverdracht bezig is. U schakelt dit signaal in door te selecteren Inschakelen voor de Bezette interface inschakelen parameter. |
Referentieontwerpvereisten
Voor gebruik van dit referentieontwerp is het volgende vereist:
- Installatie van de Intel Quartus Prime Pro Edition versie 22.3 met ondersteuning voor de Intel Agilex-apparaatfamilie.
- Verbinding met het Intel Agilex F-Series FPGA-ontwikkelbord op de werkbank.
- Download van het ontwerp exampbestand beschikbaar op de volgende locatie: https://github.com/intel/fpga-partial-reconfig.
Om het ontwerp te downloaden exampon:
- Klik op Klonen of downloaden.
- Klik op ZIP downloaden. Pak de fpga-partial-reconfig-master.zip uit file.
- Navigeer naar de submap tutorials/agilex_external_pr_configuration om toegang te krijgen tot het referentieontwerp.
Referentie ontwerp walkthrough
De volgende stappen beschrijven de implementatie van gedeeltelijke herconfiguratie via configuratiepinnen (externe host) op het Intel Agilex F-Series FPGA-ontwikkelbord:
- Stap 1: Beginnen
- Stap 2: Een ontwerppartitie maken
- Stap 3: Plaatsings- en routeringsregio's toewijzen
- Stap 4: Het toevoegen van de gedeeltelijke herconfiguratie van het IP-adres van de externe configuratiecontroller
- Stap 5: Persona's definiëren
- Stap 6: Revisies maken
- Stap 7: Het samenstellen van de basisrevisie
- Stap 8: PR-implementatieherzieningen voorbereiden
- Stap 9: Programmering van het bord
Stap 1: Aan de slag
Om het referentieontwerp te kopiëren files aan uw werkomgeving en stel het blinking_led flat-ontwerp samen:
- Maak een map in uw werkomgeving, agilex_pcie_devkit_blinking_led_pr.
- Kopieer de gedownloade tutorials/agilex_pcie_devkit_blinking_led/flat submap naar de map, agilex_pcie_devkit_blinking_led_pr.
- Klik in de Intel Quartus Prime Pro Edition-software op File ➤ Open Project en selecteer blinking_led.qpf.
- Om de hiërarchie van het platte ontwerp uit te werken, klikt u op Verwerken ➤ Start ➤ Start Analyse & Synthese. U kunt ook op de opdrachtregel de volgende opdracht uitvoeren: quartus_syn blinking_led -c blinking_led
Een ontwerppartitie maken
U moet ontwerppartities maken voor elke PR-regio die u gedeeltelijk opnieuw wilt configureren. Met de volgende stappen maakt u een ontwerppartitie voor de instantie u_blinking_led.
Ontwerppartities maken
- Klik met de rechtermuisknop op de instantie u_blinking_led in de Project Navigator en klik op Ontwerppartitie ➤ Herconfigureerbaar. Er verschijnt een ontwerppartitiepictogram naast elk exemplaar dat als partitie is ingesteld.
- Klik op Toewijzingen ➤ Venster Ontwerppartities. In het venster worden alle ontwerppartities in het project weergegeven.
- Bewerk de partitienaam in het venster Ontwerppartities door op de naam te dubbelklikken. Voor dit referentieontwerp wijzigt u de naam van de partitie in pr_partition
- Opmerking: Wanneer u een partitie maakt, genereert de Intel Quartus Prime-software automatisch een partitienaam, gebaseerd op de exemplaarnaam en het hiërarchiepad. Deze standaardpartitienaam kan per exemplaar variëren.
- Om de voltooide statische regio uit de basisrevisiecompilatie te exporteren, dubbelklikt u op de vermelding voor root_partition in de Post Final Export File kolom en typ blinking_led_static. gdb.
Post-definitieve momentopname exporteren in het venster Ontwerppartities
Controleer of blinking_led.qsf de volgende toewijzingen bevat, die overeenkomen met uw herconfigureerbare ontwerppartitie:
Gerelateerde informatie
“Ontwerppartities maken” in Intel Quartus Prime Pro Edition Gebruikershandleiding: Gedeeltelijke herconfiguratie
Plaatsings- en routeringsregio toewijzen aan een PR-partitie
Voor elke basisrevisie die u maakt, plaatst de PR-ontwerpstroom de corresponderende personakern in uw PR-partitieregio. Om de PR-regio in de plattegrond van het apparaat voor uw basisrevisie te lokaliseren en toe te wijzen:
- Klik met de rechtermuisknop op de instantie u_blinking_led in de Project Navigator en klik op Logische vergrendelingsregio ➤ Nieuwe logische vergrendelingsregio maken. De regio verschijnt in het venster Logic Lock Regions.
- Uw plaatsingsregio moet de blinking_led-logica omsluiten. Selecteer het plaatsingsgebied door het knooppunt in Chip Planner te zoeken. Klik met de rechtermuisknop op de regionaam u_blinking_led in het venster Logic Lock Regions en klik
Zoek knooppunt ➤ Zoek in Chip Planner. Het u_blinking_led-gebied heeft een kleurcode
Chipplanner-knooppuntlocatie voor blinking_led
- Geef in het venster Logische vergrendelingsregio's de coördinaten van het plaatsingsgebied op in de kolom Oorsprong. De oorsprong komt overeen met de linkerbenedenhoek van het gebied. Bijvoorbeeldample, om een plaatsingsgebied met (X1 Y1) coördinaten in te stellen als (163 4), specificeert u de Oorsprong als X163_Y4. De Intel Quartus Prime-software berekent automatisch de (X2 Y2) coördinaten (rechtsboven) voor het plaatsingsgebied, op basis van de hoogte en breedte die u opgeeft.
- Opmerking: Deze tutorial gebruikt de (X1 Y1) coördinaten – (163 4), en een hoogte en breedte van 20 voor het plaatsingsgebied. Definieer een waarde voor het plaatsingsgebied. Zorg ervoor dat de regio de blinking_led-logica bedekt.
- Schakel de opties Gereserveerd en Alleen kern in.
- Dubbelklik op de optie Routeringsregio. Het dialoogvenster Logic Lock Routing Region-instellingen verschijnt.
- Selecteer Vast met uitbreiding voor het Routeringstype. Als u deze optie selecteert, wordt automatisch een uitbreidingslengte van 2 toegewezen.
- Opmerking: Het routeringsgebied moet groter zijn dan het plaatsingsgebied, om de Fitter extra flexibiliteit te bieden wanneer de engine verschillende persona's routeert.
Venster Logische vergrendelingsregio's
Controleer of de blinking_led.qsf de volgende toewijzingen bevat, overeenkomend met uw plattegrond:
Gerelateerde informatie
“Maak een plattegrond van het gedeeltelijke herconfiguratieontwerp” in de Intel Quartus Prime Pro Edition Gebruikershandleiding: Gedeeltelijke herconfiguratie
Het toevoegen van de gedeeltelijke herconfiguratie externe configuratiecontroller Intel FPGA IP
De gedeeltelijke herconfiguratie externe configuratiecontroller Intel FPGA IP werkt samen met het Intel Agilex PR-besturingsblok om de bitstreambron te beheren. U moet dit IP-adres aan uw ontwerp toevoegen om externe configuratie te implementeren. Volg deze stappen om de gedeeltelijke herconfiguratie externe configuratiecontroller toe te voegen
Intel FPGA IP voor uw project:
- Typ Gedeeltelijke herconfiguratie in het zoekveld IP Catalog (Extra ➤ IP Catalog).
- Dubbelklik op Gedeeltelijke herconfiguratie Externe configuratiecontroller Intel FPGA IP.
- In het dialoogvenster IP-variant maken typt u external_host_pr_ip als File naam en klik vervolgens op Maken. De parametereditor verschijnt.
- Voor de parameter Bezette interface inschakelen selecteert u Uitschakelen (de standaardinstelling). Wanneer u dit signaal moet gebruiken, kunt u de instelling op Inschakelen zetten.
Schakel de Busy Interface-parameter in de Parameter-editor in
- Klik File ➤ Sla de parametereditor op en sluit deze af zonder het systeem te genereren. De parametereditor genereert de external_host_pr_ip.ip IP-variatie file en voegt de file naar het blinking_led-project. AN 991: Gedeeltelijke herconfiguratie via configuratiepinnen (externe host) Referentieontwerp 750856 | 2022.11.14-991-XNUMX EEN XNUMX:
- Opmerking:
- a. Als u de external_host_pr_ip.ip.ip file vanuit de pr map, bewerk handmatig blinking_led.qsf file om de volgende regel op te nemen: set_global_assignment -name IP_FILE pr_ip.ip
- b. Plaats de IP_FILE toewijzing na de SDC_FILE toewijzingen (blinking_led. dc) in uw blinking_led.qsf file. Deze volgorde zorgt voor een passende beperking van de IP-kern van de gedeeltelijke herconfiguratiecontroller.
- Opmerking: Om de klokken te detecteren, moet de .sdc file voor de PR IP moet elke .sdc volgen die de klokken creëert die de IP-kern gebruikt. Je faciliteert deze bestelling door ervoor te zorgen dat de .ip file voor de PR IP-kern verschijnt na elke .ip files of .sdc files die u gebruikt om deze klokken in de .qsf te definiëren file voor uw Intel Quartus Prime-projectrevisie. Raadpleeg voor meer informatie de Gebruikershandleiding voor gedeeltelijke herconfiguratie van IP-oplossingen.
Het topniveauontwerp bijwerken
Om de top.sv bij te werken file met de PR_IP-instantie:
- Om de external_host_pr_ip-instantie toe te voegen aan het ontwerp op het hoogste niveau, verwijdert u de commentaartekens van de volgende codeblokken in top.sv file:
Persona's definiëren
Dit referentieontwerp definieert drie afzonderlijke persona's voor de enkele PR-partitie. Om de persona’s in uw project te definiëren en op te nemen:
- Maak drie SystemVerilog files, blinking_led.sv, blinking_led_slow.sv en blinking_led_empty.sv in je werkmap voor de drie persona's.
Referentieontwerppersona's
Opmerking:
- blinking_led.sv is al beschikbaar als onderdeel van de files die u kopieert vanuit de flat/submap. Deze kunt u eenvoudig hergebruiken file.
- Als u het bestand SystemVerilog files van de Intel Quartus Prime Text Editor, schakelt u Add file naar de huidige projectoptie, bij het opslaan van de files.
Revisies maken
De PR-ontwerpstroom maakt gebruik van de projectrevisiefunctie in de Intel Quartus Prime-software. Uw initiële ontwerp is de basisrevisie, waarbij u de statische regiogrenzen en herconfigureerbare regio's op de FPGA definieert. Vanuit de basisrevisie maakt u meerdere revisies. Deze herzieningen bevatten de verschillende implementaties voor de PR-regio's. Alle PR-implementatierevisies gebruiken echter dezelfde plaatsings- en routeringsresultaten op het hoogste niveau van de basisrevisie. Om een PR-ontwerp samen te stellen, moet u voor elke persona een PR-implementatierevisie maken. Bovendien moet u voor elk van de revisies revisietypen toewijzen. De beschikbare revisietypen zijn:
- Gedeeltelijke herconfiguratie – Basis
- Gedeeltelijke herconfiguratie – Persona-implementatie
De volgende tabel vermeldt de revisienaam en het revisietype voor elk van de revisies:
Revisienamen en typen
| Revisienaam | Revisietype |
| knipperende_led.qsf | Gedeeltelijke herconfiguratie – Basis |
| knipperende_led_default.qsf | Gedeeltelijke herconfiguratie – Persona-implementatie |
| knipperende_led_slow.qsf | Gedeeltelijke herconfiguratie – Persona-implementatie |
| knipperende_led_leeg.qsf | Gedeeltelijke herconfiguratie – Persona-implementatie |
Het basisrevisietype instellen
- Klik op Project ➤ Revisies.
- Selecteer in Revisienaam de knipperende_led-revisie en klik vervolgens op Huidige instellen.
- Klik op Toepassen. De knipperende_led-revisie wordt weergegeven als de huidige revisie.
- Als u het revisietype voor blinking_led wilt instellen, klikt u op Toewijzingen ➤ Instellingen ➤ Algemeen.
- Selecteer bij Revisietype Gedeeltelijke herconfiguratie – Basis en klik vervolgens op OK.
- Controleer of blinking_led.qsf nu de volgende toewijzing bevat: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
Implementatierevisies maken
- Om het dialoogvenster Revisies te openen, klikt u op Project ➤ Revisies.
- Dubbelklik op < om een nieuwe revisie te maken >.
- Geef bij Revisienaam blinking_led_default op en selecteer blinking_led voor Gebaseerd op revisie.
- Voor het revisietype selecteert u Gedeeltelijke herconfiguratie – PersonaImplementation.
Revisies maken
- Stel op dezelfde manier het revisietype in voor de revisies blinking_led_slow en blinking_led_empty.
- Controleer of elke .qsf file bevat nu de volgende toewijzing: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led waarbij place_holder de standaard entiteitsnaam is voor de nieuw gemaakte PR-implementatierevisie.
Projectherzieningen
Het samenstellen van de basisrevisie
- Om de basisrevisie te compileren, klikt u op Verwerken ➤ Compilatie starten. Als alternatief compileert de volgende opdracht de basisrevisie: quartus_sh –flow compile blinking_led -c blinking_led
- Inspecteer de bitstroom files die genereren in de output_files-map.
gegenereerd Files
| Naam | Type | Beschrijving |
| knipperende_led.sof | Basisprogrammering file | Gebruikt voor configuratie met volledige chipbasis |
| knipperende_led.pr_partitie.rbf | PR-bitstream file voor basispersona | Gebruikt voor gedeeltelijke herconfiguratie van de basispersona. |
| knipperende_led_static.qdb | .qdb-database file | Gefinaliseerde database file gebruikt om de statische regio te importeren. |
Gerelateerde informatie
- “Maak een plattegrond van het gedeeltelijke herconfiguratieontwerp” in de Intel Quartus Prime Pro Edition Gebruikershandleiding: Gedeeltelijke herconfiguratie
- “Plattegrondbeperkingen stapsgewijs toepassen” in Intel Quartus Prime Pro Edition Gebruikershandleiding: Gedeeltelijke herconfiguratie
Voorbereiden van PR-implementatieherzieningen
U moet de revisies van de PR-implementatie voorbereiden voordat u de PR-bitstream voor apparaatprogrammering kunt compileren en genereren. Deze installatie omvat het toevoegen van de statische regio .qdb file als bron file voor elke implementatierevisie. Bovendien moet u de overeenkomstige entiteit van de PR-regio opgeven.
- Als u de huidige revisie wilt instellen, klikt u op Project ➤ Revisies, selecteert u blinking_led_default als de revisienaam en klikt u vervolgens op Huidige instellen.
- Om de juiste bron voor elke implementatierevisie te verifiëren, klikt u op Project ➤Toevoegen/verwijderen Files in Project. Het blinking_led.sv file verschijnt in de file lijst.
Files Pagina
- Herhaal stap 1 tot en met 2 om de andere implementatierevisiebron te verifiëren files:
| Naam van implementatierevisie | Bron File |
| knipperende_led_default | knipperende_led.sv |
| knipperende_led_leeg | knipperende_led_empty.sv |
| knipperende_led_langzaam | knipperende_led_slow.sv |
- Om de .qdb te verifiëren file die aan de hoofdpartitie is gekoppeld, klikt u op Toewijzingen ➤ Venster Ontwerppartities. Bevestig dat de Partition Database File specificeert de blinking_led_static.qdb fileof dubbelklik op de Partitiedatabase File cel om dit op te geven file. Als alternatief wijst de volgende opdracht dit toe file: set_instance_assignment -naam QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
- Geef in de cel Entiteit opnieuw binden de entiteitsnaam op van elke PR-partitie die u wijzigt in de implementatierevisie. Voor de implementatierevisie blinking_led_default is de entiteitsnaam blinking_led. In deze zelfstudie overschrijft u de u_blinking_led-instantie uit de basisrevisiecompilatie met de nieuwe blinking_led-entiteit.
Opmerking: Er wordt automatisch een tijdelijke toewijzing voor het opnieuw binden van een entiteit aan de implementatierevisie toegevoegd. U moet echter de standaard entiteitsnaam in de opdracht wijzigen in een geschikte entiteitsnaam voor uw ontwerp.
| Naam van implementatierevisie | Entiteit opnieuw bindend |
| knipperende_led_default | knipperend_led |
| knipperende_led_langzaam | knipperende_led_langzaam |
| knipperende_led_leeg | knipperende_led_leeg |
Entiteit opnieuw binden
- Om het ontwerp te compileren, klikt u op Verwerken ➤ Compilatie starten. Als alternatief compileert de volgende opdracht dit project: quartus_sh –flow compile blinking_led –c blinking_led_default
- Herhaal de bovenstaande stappen om de revisies van blinking_led_slow en blinking_led_empty voor te bereiden: quartus_sh –flow compileren blinking_led –c blinking_led_slow quartus_sh –flow compileren blinking_led –c blinking_led_empt
Opmerking: U kunt eventuele Fitter-specifieke instellingen opgeven die u wilt toepassen tijdens de PR-implementatiecompilatie. Fitter-specifieke instellingen hebben alleen invloed op de pasvorm van de persona, zonder de geïmporteerde statische regio te beïnvloeden.
Programmering van het bord
In deze zelfstudie wordt een Intel Agilex F-Series FPGA-ontwikkelbord op de werkbank gebruikt, buiten het PCIe*-slot op uw hostmachine. Zorg ervoor dat u de volgende stappen heeft uitgevoerd voordat u het bord programmeert:
- Sluit de voeding aan op het Intel Agilex F-Series FPGA-ontwikkelbord.
- Sluit de Intel FPGA-downloadkabel aan tussen de USB-poort van uw pc en de Intel FPGA-downloadkabelpoort op het ontwikkelbord.
Om het ontwerp uit te voeren op het Intel Agilex F-Series FPGA-ontwikkelbord:
- Open de Intel Quartus Prime-software en klik op Extra ➤ Programmer.
- Klik in de Programmer op Hardware Setup en selecteer USB-Blaster.
- Klik op Automatische detectie en selecteer het apparaat, AGFB014R24AR0.
- Klik OK. De Intel Quartus Prime-software detecteert en werkt de programmeur bij met de drie FPGA-apparaten op het bord.
- Selecteer het AGFB014R24AR0-apparaat en klik op Wijzigen File en laad het blinking_led_default.sof file.
- Schakel Programma/Configuratie in voor blinking_led_default.sof file.
- Klik op Start en wacht tot de voortgangsbalk 100% bereikt.
- Kijk hoe de LED's op het bord met dezelfde frequentie knipperen als het originele platte ontwerp.
- Om alleen de PR-regio te programmeren, klikt u met de rechtermuisknop op blinking_led_default.sof file in de Programmer en klik op PR-programmering toevoegen File.
- Selecteer de blinking_led_slow.pr_partition.rbf file.
- Schakel Programma/Configuratie uit voor blinking_led_default.sof file.
- Schakel Programma/Configuratie in voor blinking_led_slow.pr_partition.rbf file en klik op Start. Op de kaart ziet u dat LED[0] en LED[1] blijven knipperen. Wanneer de voortgangsbalk 100% bereikt, knipperen LED[2] en LED[3] langzamer.
- Om de PR-regio opnieuw te programmeren, klikt u met de rechtermuisknop op de .rbf file in de Programmer en klik op PR-programmering wijzigen File.
- Selecteer de .rbf fileHet is aan de andere twee persona's om het gedrag op het bord te observeren. Het knipperende_led_default.rbf laden file zorgt ervoor dat de LED's op een specifieke frequentie knipperen, en laadt de blinking_led_empty.rbf file zorgt ervoor dat de LED's AAN blijven.
Programmering van het Intel Agilex F-Series FPGA-ontwikkelbord
Hardwareteststroom
De volgende reeksen beschrijven de hardwareteststroom voor het referentieontwerp.
Intel Agilex-apparaat Externe hosthardware-installatie
Programmeer de Helper FPGA (externe host)
De volgende reeks beschrijft het programmeren van de helper-FPGA die fungeert als de externe host van het PR-proces:
- Geef de Avalon-streaminginterface-instelling op die overeenkomt met de modus die u selecteert (x8, x16 of x32).
- Initialiseer het platform door de helper-FPGA te programmeren met behulp van de Intel Quartus Prime Programmer en aangesloten configuratiekabel.
- Gebruik de helper FPGA om de signalen CONF_DONE en AVST_READY te lezen. CONF_DONE moet 0 zijn, AVST_READY moet 1 zijn. Logica hoog op deze pin geeft aan dat de SDM klaar is om gegevens van een externe host te accepteren. Deze uitgang maakt deel uit van de SDM I/O.
Opmerking: De CONF_DONE pin signaleert een externe host dat de bitstreamoverdracht succesvol is. Gebruik deze signalen alleen om het volledige chipconfiguratieproces te monitoren. Raadpleeg de Intel Agilex Configuration User Guide voor meer informatie over deze pin.
Programmeer de DUT FPGA met volledige chip SOF via externe host De volgende reeks beschrijft het programmeren van de DUT FPGA met het SRAM-object met volledige chip File (.sof) met behulp van de Avalon-streaminginterface van de host:
- Schrijf de volledige chipbitstream naar het externe DDR4-geheugen van de helper FPGA (externe host).
- Configureer de DUT FPGA met de volledige chip .sof met behulp van de Avalon streaming-interface (x8, x16, x32).
- Lees de status DUT FPGA-configuratiesignalen. CONF_DONE moet 1 zijn, AVST_READY moet 0 zijn.
Timingspecificaties: Gedeeltelijke herconfiguratie Externe controller Intel FPGA IP
Programmeer de DUT FPGA met de First Persona via een externe host
- Pas de bevriezing toe op het doel-PR-gebied in de DUT FPGA.
- Gebruik de Intel Quartus Prime System Console en voer pr_request uit om de gedeeltelijke herconfiguratie te starten. AVST_READY moet 1 zijn.
- Schrijf de eerste PR persona-bitstream in het DDR4 externe geheugen van de helper FPGA (externe host).
- Gebruik de Avalon-streaminginterface (x8, x16, x32) om de DUT FPGA opnieuw te configureren met de eerste persona-bitstream.
- Om de PR-status te controleren, klikt u op Extra ➤ Systeemconsole om Systeemconsole te starten. Controleer in de Systeemconsole de PR-status:
- pr_error is 2: herconfiguratie wordt uitgevoerd.
- pr_error is 3: de herconfiguratie is voltooid.
- Pas unfreeze toe op het PR-gebied in de DUT FPGA.
Opmerking: Als er tijdens de PR-bewerking een fout optreedt, zoals een fout bij de versiecontrole of autorisatiecontrole, wordt de PR-bewerking beëindigd.
Gerelateerde informatie
- Gebruikershandleiding voor Intel Agilex-configuratie
- Intel Quartus Prime Pro Edition Gebruikershandleiding: Debug Tools
Documentrevisiegeschiedenis voor AN 991: gedeeltelijke herconfiguratie via configuratiepinnen (externe host) Referentieontwerp voor Intel Agilex F-Series FPGA Development Board
| Documentversie | Intel Quartus Prime-versie | Wijzigingen |
| 2022.11.14 | 22.3 | • Eerste uitgave. |
AN 991: Gedeeltelijke herconfiguratie via configuratiepinnen (externe host) Referentieontwerp: voor Intel Agilex F-Series FPGA Development Board
Antwoorden op veelgestelde vragen:
- Q Wat is PR via configuratiepinnen?
- A Externe hostconfiguratie op pagina 3
- Q Wat heb ik nodig voor dit referentieontwerp?
- A Referentieontwerpvereisten op pagina 6
- Q Waar kan ik het referentieontwerp verkrijgen?
- A Referentieontwerpvereisten op pagina 6
- Q Hoe voer ik PR uit via externe configuratie?
- A Referentie ontwerpoverzicht op pagina 6
- Q Wat is een PR-persona?
- A Persona's definiëren op pagina 11
- Q Hoe programmeer ik het bord?
- A Programmeer het bord op pagina 17
- Q Wat zijn de bekende PR-problemen en beperkingen?
- A Intel FPGA-ondersteuningsforums: PR
- Q Heb jij een PR-training?
- A Intel FPGA technische trainingscatalogus
Online versie Feedback verzenden
- Identificatie: 750856
- Versie: 2022.11.14
Documenten / Bronnen
 |
Intel 750856 Agilex FPGA-ontwikkelbord [pdf] Gebruikershandleiding 750856, 750857, 750856 Agilex FPGA-ontwikkelingsbord, Agilex FPGA-ontwikkelingsbord, FPGA-ontwikkelingsbord, ontwikkelingsbord, bord |