intel 750856 Agilex FPGA Development Board

Tuotetiedot

Tämä vertailumalli on Intel Agilex F-Series FPGA -kehityslevylle. Se hyödyntää Partial Reconfiguration External Configuration Controller Intel FPGA IP:tä ja siinä on yksinkertainen PR-alue. Intel Agilex Device External Host Hardware Setup koostuu ulkoisesta laitteesta (Helper FPGA), DUT FPGA:sta ja ulkoisesta isäntäsuunnittelusta. Ulkoisen laitteen isäntäsuunnittelu on vastuussa PR-prosessin isännöimisestä. PR-nastoja käytetään molempien laitteiden liittämiseen, ja ne voivat olla mitä tahansa käytettävissä olevia käyttäjän I/O-liittimiä.

Tuotteen käyttöohjeet

Ulkoisen isännän asetukset

Suorita ulkoisen isännän määritykset seuraavasti:

1. Luo isäntäsuunnittelu ulkoiseen laitteeseen PR-prosessin isännöimiseksi.
2. Liitä PR-nastat ulkoisesta laitteesta Partial Reconfiguration External Configuration Controller Intel FPGA IP -ohjaimeen DUT FPGA:ssa.
3. Suoratoista konfigurointitiedot isäntäsuunnittelusta Intel Agilex Avalon -suoratoistorajapinnan nastoihin, jotka vastaavat IP:n PR-kättelysignaaleja.

Osittainen uudelleenkonfigurointi määritysnastatoiminnolla

Seuraava sekvenssi kuvaa osittaisen uudelleenkonfiguroinnin konfigurointinastalla:

1. Vahvista pr_request-nasta, joka on liitetty Partial Reconfiguration External Configuration Controller Intel FPGA IP -ohjaimeen.
2. IP ilmoittaa varattu signaalin, joka osoittaa PR-prosessin olevan käynnissä (valinnainen).
3. Jos konfigurointijärjestelmä on valmis PR-toimintoon, avst_ready-nasta vahvistetaan, mikä osoittaa, että se on valmis vastaanottamaan tietoja.
4. Suoratoista PR-määritystiedot avst_data-nastalla ja avst_valid-nastalla noudattaen Avalonin suoratoistospesifikaatioita tiedonsiirrolle vastapaineella.
5. Suoratoisto pysähtyy, kun avst_ready-nasta poistetaan.
6. Poista avst_ready-nastainen vahvistus osoittaaksesi, että PR-toimintoon ei tarvita enempää tietoja.
7. Partial Reconfiguration External Configuration Controller Intel FPGA IP poistaa varattu-signaalin ilmoittaen prosessin päättymisestä (valinnainen).

Osittainen uudelleenkonfigurointi konfigurointinastalla (ulkoinen isäntä) -viitesuunnittelu

Tämä sovellushuomautus esittelee osittaisen uudelleenmäärityksen Intel® Agilex® F-Series FPGA -kehityslevyn määritysnastalla (ulkoinen isäntä).

Viitesuunnittelu ohiview

Partial reconfiguration (PR) -ominaisuuden avulla voit määrittää osan FPGA:sta uudelleen dynaamisesti, kun taas muu FPGA-rakenne jatkaa toimintaansa. Voit luoda suunnittelussasi useita henkilöitä tietylle alueelle, jotka eivät vaikuta toimintaan tämän alueen ulkopuolella. Tämä menetelmä on tehokas järjestelmissä, joissa useat toiminnot jakavat aikajakoa samat FPGA-laiteresurssit. Intel Quartus® Prime Pro Edition -ohjelmiston nykyinen versio sisältää uuden ja yksinkertaistetun kokoelman osittaista uudelleenmääritystä varten. Tämä Intel Agilex -referenssimalli käyttää Partial Reconfiguration External Configuration Controller Intel FPGA IP:tä ja siinä on yksinkertainen PR-alue.

Intel Agilex Device External Host Hardware Setup

Ulkoisen isännän asetukset

Ulkoisessa isäntäkokoonpanossa sinun on ensin luotava isäntäsuunnittelu ulkoiseen laitteeseen PR-prosessin isännöimiseksi, kuten Intel Agilex Device External Host Hardware Setup osoittaa. Isäntärakenne suoratoistaa konfigurointitiedot Intel Agilex Avalon -suoratoistorajapinnan nastoihin, jotka vastaavat PR-kättelysignaaleja, jotka tulevat Partial Reconfiguration External Configuration Controller Intel FPGA IP:stä. PR-nastat, joita käytät molempien laitteiden yhdistämiseen, voivat olla mitä tahansa käytettävissä olevia käyttäjän I/O-liittimiä.

Seuraava järjestys kuvaa osittaista uudelleenkonfigurointia konfigurointinastan avulla:

1. Vahvista ensin pr_request-nasta, joka on kytketty Partial Reconfiguration External Configuration Controller Intel FPGA IP -ohjaimeen.
2. IP ilmoittaa varattu signaalin, joka osoittaa PR-prosessin olevan käynnissä (valinnainen).
3. Jos konfigurointijärjestelmä on valmis PR-operaation suorittamiseen, avst_ready-nasta vahvistetaan osoittaen, että se on valmis vastaanottamaan tietoja.
4. Aloita PR-määritystietojen suoratoistaminen avst_data-nastalla ja avst_valid-nastalla samalla kun noudatat Avalonin suoratoistospesifikaatioita tiedonsiirrossa vastapaineella.
5. Suoratoisto pysähtyy aina, kun avst_ready-nasta poistetaan.
6. Kun kaikki konfigurointitiedot on suoratoistettu, avst_ready-nasta poistetaan vahvistaen, mikä osoittaa, että PR-toimintaan ei tarvita enempää tietoja.
7. Partial Reconfiguration External Configuration Controller Intel FPGA IP jälkikäteen varattu signaali osoittaakseen prosessin päättymisen (valinnainen).
8. Voit tarkistaa pr_done- ja pr_error-nastat varmistaaksesi, onko PR-toiminto suoritettu onnistuneesti. Jos tapahtuu virhe, kuten epäonnistuminen versiontarkistuksessa ja valtuutuksen tarkistuksessa, PR-toiminto päättyy.

Aiheeseen liittyvät tiedot

• Intel Agilex F-Series FPGA Development Kit Web Sivu
• Intel Agilex F-Series FPGA Development Kit -käyttöopas
• Intel Quartus Prime Pro Edition -käyttöopas: Osittainen uudelleenmääritys

Osittainen uudelleenmääritys Ulkoinen konfigurointiohjain Intel FPGA IP
Partial Reconfiguration External Configuration Controller vaaditaan käyttämään konfigurointinastoja PR-datan suoratoistoon PR-toimintaa varten. Sinun on yhdistettävä kaikki Partial Reconfiguration External Configuration Controller Intel FPGA IP:n ylimmän tason portit pr_request-pintaan, jotta isäntä voi kätellä SDM:n (Secure Device Manager) avulla ytimestä. SDM määrittää käytettävät määritysnastatyypit MSEL-asetuksen mukaan.

Osittainen uudelleenmääritys Ulkoinen konfigurointiohjain Intel FPGA IP

Osittainen uudelleenkonfigurointi Ulkoisen konfiguroinnin ohjaimen parametriasetukset

Parametri	Arvo	Kuvaus
Ota käyttöön Varattu käyttöliittymä	Ota käyttöön or Poista käytöstä	Voit ottaa käyttöön tai poistaa käytöstä Varattu-liitännän, joka antaa signaalin, joka osoittaa, että PR-käsittely on käynnissä ulkoisen määrityksen aikana. Oletusasetus on Poista käytöstä.

Osittainen uudelleenkonfigurointi Ulkoisen konfiguroinnin ohjaimen portit

Portin nimi	Leveys	Suunta	Toiminto
pr_request	1	Syöte	Osoittaa, että PR-prosessi on valmis alkamaan. Signaali on kanava, joka ei ole synkroninen minkään kellosignaalin kanssa.
pr_error	2	Lähtö	Osoittaa osittaisen uudelleenmääritysvirheen.: • 2'b01 — yleinen PR-virhe • 2'b11 — yhteensopimaton bittivirtavirhe Nämä signaalit ovat kanavia, jotka eivät ole synkronisia minkään kellolähteen kanssa.
pr_done	1	Lähtö	Osoittaa, että PR-prosessi on valmis. Signaali on kanava, joka ei ole synkroninen minkään kellosignaalin kanssa.
aloitusosoite	1	Syöte	Määrittää PR-tietojen aloitusosoitteen Active Serial Flashissa. Ota tämä signaali käyttöön valitsemalla jompikumpi Avalon®-ST or Aktiivinen sarjanumero varten Ota Avalon-ST Pins tai Active Serial Pins käyttöön parametri. Signaali on kanava, joka ei ole synkroninen minkään kellosignaalin kanssa.
nollaa	1	Syöte	Aktiivinen korkea, synkroninen palautussignaali.
out_clk	1	Lähtö	Kellolähde, joka tuottaa sisäisestä oskillaattorista.
kiireinen	1	Lähtö	IP vahvistaa tämän signaalin ilmaisemaan PR-tiedonsiirron meneillään. Ota tämä signaali käyttöön valitsemalla Ota käyttöön varten Ota varattu käyttöliittymä käyttöön parametri.

Viitesuunnitteluvaatimukset

Tämän vertailumallin käyttö edellyttää seuraavaa:

• Intel Quartus Prime Pro Edition -version 22.3 asennus, joka tukee Intel Agilex -laiteperhettä.
• Yhteys Intel Agilex F-Series FPGA -kehityslevyyn penkillä.
• Lataa malli exampsaatavilla seuraavassa osoitteessa: https://github.com/intel/fpga-partial-reconfig.

Voit ladata mallin esimampseuraavat:

1. Napsauta Kloonaa tai lataa.
2. Napsauta Lataa ZIP. Pura tiedosto fpga-partial-reconfig-master.zip file.
3. Siirry tutorials/agilex_external_pr_configuration-alikansioon päästäksesi viitesuunnitteluun.

Reference Design Walkthrough

Seuraavat vaiheet kuvaavat osittaisen uudelleenmäärityksen toteuttamista määritysnastalla (ulkoinen isäntä) Intel Agilex F-Series FPGA -kehityslevyllä:

• Vaihe 1: Päästä alkuun
• Vaihe 2: Suunnitteluosion luominen
• Vaihe 3: Sijoitus- ja reititysalueiden jakaminen
• Vaihe 4: Lisätään Partial Reconfiguration External Configuration Controller IP
• Vaihe 5: Henkilöiden määrittely
• Vaihe 6: Versioiden luominen
• Vaihe 7: Perusversion laatiminen
• Vaihe 8: PR-toteutustarkistusten valmistelu
• Vaihe 9: Hallituksen ohjelmointi

Vaihe 1: Aloitus
Viitemallin kopioiminen files työympäristöösi ja koota blinking_led flat design:

1. Luo hakemisto työympäristöösi, agilex_pcie_devkit_blinking_led_pr.
2. Kopioi ladatut tutorials/agilex_pcie_devkit_blinking_led/flat-alikansio hakemistoon agilex_pcie_devkit_blinking_led_pr.
3. Napsauta Intel Quartus Prime Pro Edition -ohjelmistossa File ➤ Avaa Project ja valitse blinking_led.qpf.
4. Voit tarkentaa tasaisen rakenteen hierarkiaa valitsemalla Käsittely ➤ Käynnistä ➤ Aloita analyysi ja synteesi. Vaihtoehtoisesti voit suorittaa komentorivillä seuraavan komennon: quartus_syn blinking_led -c blinking_led

Suunnitteluosion luominen

Sinun on luotava suunnitteluosioita jokaiselle PR-alueelle, jonka haluat määrittää osittain uudelleen. Seuraavat vaiheet luovat suunnitteluosion u_blinking_led-instanssille.

Suunnitteluosien luominen

1. Napsauta hiiren kakkospainikkeella u_blinking_led esiintymää Project Navigatorissa ja valitse Suunnitteluosio ➤ Uudelleenkonfiguroitavissa. Suunnitteluosion kuvake näkyy jokaisen osioiksi määritetyn ilmentymän vieressä.
2. Napsauta Tehtävät ➤ Suunnittele osioiden ikkuna. Ikkuna näyttää kaikki projektin suunnitteluosiot.
3. Muokkaa osion nimeä Design Partitions -ikkunassa kaksoisnapsauttamalla nimeä. Nimeä tässä viitesuunnittelussa osion nimi uudelleen muotoon pr_partition
   • Huomautus: Kun luot osion, Intel Quartus Prime -ohjelmisto luo automaattisesti osion nimen ilmentymän nimen ja hierarkian polun perusteella. Tämä oletusosion nimi voi vaihdella esiintymän mukaan.
4. Jos haluat viedä viimeistellyn staattisen alueen perusversion käännöksestä, kaksoisnapsauta root_partition -merkintää Post Final Export -kohdassa. File sarake ja kirjoita blinking_led_static. gdb.

Viedään viimeinen tilannekuva osioiden suunnitteluikkunassaVarmista, että blinking_led.qsf sisältää seuraavat määritykset, jotka vastaavat uudelleenkonfiguroitavaa suunnitteluosiota:

Aiheeseen liittyvät tiedot
"Luo suunnitteluosioita" Intel Quartus Prime Pro Edition -käyttöoppaassa: Osittainen uudelleenmääritys

Sijoitus- ja reititysalueen jakaminen PR-osiolle
Jokaiselle luomasi perusversiolle PR-suunnittelun kulku sijoittaa vastaavan henkilöytimen PR-osioalueellesi. PR-alueen paikallistaminen ja määrittäminen perusversiosi pohjapiirroksesta:

1. Napsauta hiiren kakkospainikkeella u_blinking_led -esiintymää Project Navigatorissa ja valitse Logic Lock Region ➤ Luo uusi logiikkalukitusalue. Alue näkyy Logic Lock Regions -ikkunassa.
2. Sijoitusalueesi tulee sisältää blinking_led-logiikka. Valitse sijoittelualue etsimällä solmu Chip Plannerissa. Napsauta hiiren kakkospainikkeella u_blinking_led alueen nimeä Logic Lock Regions -ikkunassa ja napsauta

Paikanna solmu ➤ Paikanna Chip Plannerissa. u_blinking_led-alue on värikoodattu

Chip Planner Solmun sijainti vilkkuvalle_ledille

1. Määritä Logic Lock Regions -ikkunan Origin-sarakkeessa sijoitusalueen koordinaatit. Origo vastaa alueen vasenta alakulmaa. esimample, jos haluat asettaa sijoittelualueen, jossa (X1 Y1)-koordinaatit ovat (163 4), määritä alkuperäksi X163_Y4. Intel Quartus Prime -ohjelmisto laskee automaattisesti (X2 Y2) -koordinaatit (ylhäällä oikealla) sijoitusalueelle määrittämäsi korkeuden ja leveyden perusteella.
   • Huomautus: Tässä opetusohjelmassa käytetään (X1 Y1) -koordinaatteja – (163 4) sekä sijoittelualueen korkeutta ja leveyttä 20. Määritä mikä tahansa arvo sijoittelualueelle. Varmista, että alue kattaa blinking_led-logiikan.
2. Ota Reserved- ja Core-Only-asetukset käyttöön.
3. Kaksoisnapsauta Reititysalue-vaihtoehtoa. Logic Lock Routing Region Settings -valintaikkuna tulee näkyviin.
4. Valitse Reititystyypiksi Kiinteä laajennuksella. Tämän vaihtoehdon valitseminen määrittää automaattisesti laajennuspituuden 2.
   • Huomautus: Reititysalueen on oltava suurempi kuin sijoitusalue, jotta asentaja voi joustaa enemmän, kun moottori reitittää eri persoonia.

Logic Lock Regions -ikkunaVarmista, että blinking_led.qsf sisältää seuraavat tehtävät, jotka vastaavat pohjasuunnitteluasi:

Aiheeseen liittyvät tiedot
"Floorplan the Partial Reconfiguration Design" Intel Quartus Prime Pro Edition -käyttöoppaassa: Osittainen uudelleenkonfigurointi

Osittaisen uudelleenmäärityksen ulkoisen konfigurointiohjaimen lisääminen Intel FPGA IP
Partial Reconfiguration External Configuration Controller Intel FPGA IP liitetään Intel Agilex PR -ohjauslohkoon bittivirran lähteen hallintaan. Sinun on lisättävä tämä IP-osoite suunnitteluasi ulkoisen konfiguroinnin toteuttamiseksi. Noudata näitä ohjeita lisätäksesi Partial Reconfiguration External Configuration Controllerin
Intel FPGA IP projektiisi:

1. Kirjoita IP-luettelon hakukenttään Partial Configuration (Työkalut ➤ IP-katalogi).
2. Kaksoisnapsauta Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. Kirjoita Luo IP-versio -valintaikkunaan external_host_pr_ip arvoksi File nimi ja napsauta sitten Luo. Parametrieditori tulee näkyviin.
4. Valitse Ota varattu käyttöliittymä käyttöön -parametriksi Poista käytöstä (oletusasetus). Kun haluat käyttää tätä signaalia, voit vaihtaa asetukseksi Ota käyttöön.

Ota varattu käyttöliittymä -parametri käyttöön parametrieditorissa

1. Napsauta File ➤ Tallenna ja poistu parametrieditorista luomatta järjestelmää. Parametrieditori luo ulkoisen_host_pr_ip.ip-IP-muunnelman file ja lisää file blinking_led-projektiin. AN 991: Osittainen uudelleenkonfigurointi määritysnastalla (ulkoinen isäntä) Viitesuunnittelu 750856 | 2022.11.14 AN 991:
   • Huomautus:
   • a. Jos kopioit tiedostoa external_host_pr_ip.ip file muokkaa blinking_led.qsf-tiedostoa manuaalisesti pr-hakemistosta file sisällyttääksesi seuraavan rivin: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Aseta IP_FILE tehtävä SDC_:n jälkeenFILE tehtävät (blinking_led. dc) tiedostossa blinking_led.qsf file. Tämä järjestys varmistaa Partial Reconfiguration Controllerin IP-ytimen asianmukaisen rajoittamisen.
   • Huomautus: Kellojen tunnistamiseksi .sdc file PR-IP:n on seurattava mitä tahansa .sdc:tä, joka luo IP-ytimen käyttämät kellot. Helpotat tätä tilausta varmistamalla, että .ip file PR-IP-ydin näkyy minkä tahansa .ip:n jälkeen files tai .sdc files, joita käytät näiden kellojen määrittämiseen .qsf-tiedostossa file Intel Quartus Prime -projektisi versiota varten. Lisätietoja on Partial Reconfiguration IP Solutions -käyttöoppaassa.

Huipputason suunnittelun päivittäminen

Päivitä top.sv file PR_IP-esiintymän kanssa:

1. Voit lisätä ulkoisen_host_pr_ip-ilmentymän ylimmän tason suunnitteluun poistamalla kommentit seuraavista koodilohkoista top.sv-tiedostossa file:

Henkilöiden määrittely
Tämä viitesuunnittelu määrittelee kolme erillistä persoonaa yhdelle PR-osiolle. Henkilöiden määrittäminen ja sisällyttäminen projektiisi:

1. Luo kolme SystemVerilogia files, blinking_led.sv, blinking_led_slow.sv ja blinking_led_empty.sv työhakemistossasi kolmelle henkilölle.

Viitesuunnittelupersoonat

Huomautus:

• blinking_led.sv on jo saatavilla osana files kopioit flat/-alihakemistosta. Voit yksinkertaisesti käyttää tätä uudelleen file.
• Jos luot SystemVerilogin files Intel Quartus Prime Text Editorista, poista Add file nykyiseen projektivaihtoehtoon, kun tallennat files.

Versioiden luominen

PR-suunnitteluprosessi käyttää Intel Quartus Prime -ohjelmiston projektiversioiden ominaisuutta. Alkuperäinen suunnitelmasi on perusversio, jossa määrität staattiset aluerajat ja uudelleenkonfiguroitavat alueet FPGA:ssa. Perusversiosta luot useita versioita. Nämä versiot sisältävät PR-alueiden erilaiset toteutukset. Kaikki PR-toteutusversiot käyttävät kuitenkin samoja ylätason sijoittelu- ja reititystuloksia perusversiosta. PR-suunnitelman laatimiseksi sinun on luotava PR-toteutusversio jokaiselle henkilölle. Lisäksi jokaiselle versiolle on määritettävä versiotyypit. Käytettävissä olevat versiotyypit ovat:

• Osittainen uudelleenkonfigurointi – perusta
• Osittainen uudelleenkonfigurointi – Personan käyttöönotto

Seuraavassa taulukossa luetellaan kunkin version versioiden nimi ja versiotyyppi:

Version nimet ja tyypit

Version nimi	Version tyyppi
vilkkuva_led.qsf	Osittainen uudelleenkonfigurointi – perusta
blinking_led_default.qsf	Osittainen uudelleenkonfigurointi – Personan käyttöönotto
blinking_led_slow.qsf	Osittainen uudelleenkonfigurointi – Personan käyttöönotto
blinking_led_empty.qsf	Osittainen uudelleenkonfigurointi – Personan käyttöönotto

Perusversion tyypin asettaminen

1. Napsauta Projekti ➤ Versiot.
2. Valitse Version nimi -kohdassa vilkkuva_led-versio ja napsauta sitten Aseta nykyinen.
3. Napsauta Käytä. Blinking_led-versio näkyy nykyisenä versiona.
4. Jos haluat määrittää versiotyypiksi blinking_led, napsauta Tehtävät ➤ Asetukset ➤ Yleiset.
5. Valitse Versiotyyppi-kohdassa Partial Reconfiguration – Base ja napsauta sitten OK.
6. Varmista, että blinking_led.qsf sisältää nyt seuraavan tehtävän: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Toteutusversioiden luominen

1. Avaa Versiot-valintaikkuna valitsemalla Projekti ➤ Versiot.
2. Luo uusi versio kaksoisnapsauttamalla < >.
3. Määritä Version nimi -kohdassa blinking_led_default ja valitse Blinking_led kohdassa Perustuu versioon.
4. Valitse Versiotyypiksi Partial Reconfiguration – PersonaImplementation.

Versioiden luominen

1. Samoin aseta Versiotyyppi versioille blinking_led_slow ja blinking_led_empty.
2. Varmista, että jokainen .qsf file sisältää nyt seuraavan määrityksen: set_global_assignment -nimi REVISION_TYPE PR_IMPL set_instance_assignment -nimi ENTITY_REBINDING \ paikkamerkki -to u_blinking_led jossa paikkamerkki on oletuskokonaisuuden nimi juuri luodulle PR-toteutusversiolle.

Projektin tarkistukset

Perusversion laatiminen

1. Kääntääksesi perusversion, napsauta Käsittely ➤ Aloita kääntäminen. Vaihtoehtoisesti seuraava komento kääntää perusversion: quartus_sh –flow compile blinking_led -c blinking_led
2. Tarkista bittivirta files jotka tuottavat ulostulossa_files hakemistosta.

Luotu Files

Nimi	Tyyppi	Kuvaus
blinking_led.sof	Perusohjelmointi file	Käytetään täyden sirun peruskokoonpanoon
blinking_led.pr_partition.rbf	PR-bittivirta file perushenkilölle	Käytetään perushenkilön osittaiseen uudelleenkonfigurointiin.
blinking_led_static.qdb	.qdb-tietokanta file	Lopullinen tietokanta file käytetään tuomaan staattinen alue.

Aiheeseen liittyvät tiedot

• "Floorplan the Partial Reconfiguration Design" Intel Quartus Prime Pro Edition -käyttöoppaassa: Osittainen uudelleenkonfigurointi
• "Pohjapiirrosrajoitusten asteittainen soveltaminen" Intel Quartus Prime Pro Edition -käyttöoppaassa: Osittainen uudelleenmääritys

PR-toteutustarkistusten valmistelu
Sinun on valmisteltava PR-toteutusversiot, ennen kuin voit kääntää ja luoda PR-bittivirran laiteohjelmointia varten. Tämä asetus sisältää staattisen alueen .qdb lisäämisen file lähteenä file jokaiselle toteutustarkistukselle. Lisäksi sinun on määritettävä PR-alueen vastaava entiteetti.

1. Aseta nykyinen versio napsauttamalla Projekti ➤ Versiot, valitsemalla version nimeksi blinking_led_default ja napsauttamalla sitten Aseta nykyinen.
2. Tarkista kunkin toteutusversion oikea lähde napsauttamalla Projekti ➤Lisää/poista Files Projektissa. Blinking_led.sv file näkyy kohdassa file lista.

Files Sivu

1. Toista vaiheet 1–2 varmistaaksesi toisen toteutusversion lähteen files:

Toteutusversion nimi	Lähde File
blinking_led_default	blinking_led.sv
vilkkuva_led_tyhjä	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Tarkistaaksesi .qdb file liittyy juuriosioon, napsauta Tehtävät ➤ Suunnittele osiot -ikkuna. Varmista, että osiotietokanta File määrittää blinking_led_static.qdb filetai kaksoisnapsauta Osiotietokantaa File solua määrittääksesi tämän file. Vaihtoehtoisesti seuraava komento määrittää tämän file: set_instance_assignment -nimi QDB_FILE_OSIO \ blinking_led_static.qdb -to |
2. Määritä Entity Re-binding -solussa kunkin toteutusversiossa muutettavan PR-osion kokonaisuuden nimi. Blinking_led_default-toteutusversiossa entiteetin nimi on blinking_led. Tässä opetusohjelmassa korvaat u_blinking_led-ilmentymän perusversion käännöksestä uudella blinking_led-oliolla.

Huomautus: Paikkamerkkientiteetin uudelleensidontatehtävä lisätään toteutusversioon automaattisesti. Sinun on kuitenkin vaihdettava tehtävän oletuskokonaisuuden nimi suunnittelullesi sopivaksi entiteetin nimeksi.

Toteutusversion nimi	Kokonaisuuden uudelleensidonta
blinking_led_default	vilkkuva_led
blinking_led_slow	blinking_led_slow
vilkkuva_led_tyhjä	vilkkuva_led_tyhjä

Kokonaisuuden uudelleensidonta

1. Kääntääksesi suunnitelman, napsauta Käsittely ➤ Aloita kääntäminen. Vaihtoehtoisesti seuraava komento kääntää tämän projektin: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Toista yllä olevat vaiheet valmistaaksesi blinking_led_slow ja blinking_led_empty versiot: quartus_sh –flow käännös blinking_led –c blinking_led_slow quartus_sh –flow käännös blinking_led –c blinking_led_empt

Huomautus: Voit määrittää mitkä tahansa Fitter-kohtaiset asetukset, joita haluat käyttää PR-toteutuksen käännöksen aikana. Sovittajakohtaiset asetukset vaikuttavat vain persoonan istuvuuteen vaikuttamatta tuotuun staattiseen alueeseen.

Hallituksen ohjelmointi
Tässä opetusohjelmassa käytetään Intel Agilex F-Series FPGA -kehityslevyä isäntäkoneen PCIe*-paikan ulkopuolella. Ennen kuin ohjelmoit taulun, varmista, että olet suorittanut seuraavat vaiheet:

1. Liitä virtalähde Intel Agilex F-Series FPGA -kehityskorttiin.
2. Liitä Intel FPGA -latauskaapeli PC:n USB-portin ja kehityslevyn Intel FPGA -latauskaapelin portin välille.

Suunnittelun suorittaminen Intel Agilex F-Series FPGA -kehityslevyllä:

1. Avaa Intel Quartus Prime -ohjelmisto ja napsauta Työkalut ➤ Ohjelmoija.
2. Napsauta Ohjelmoijassa Hardware Setup ja valitse USB-Blaster.
3. Napsauta Auto Detect ja valitse laite, AGFB014R24AR0.
4. Napsauta OK. Intel Quartus Prime -ohjelmisto havaitsee ja päivittää ohjelmoijan kolmella FPGA-laitteella.
5. Valitse laite AGFB014R24AR0 ja napsauta Muuta File ja lataa blinking_led_default.sof file.
6. Ota käyttöön Ohjelmointi/Määritä tiedostolle blinking_led_default.sof file.
7. Napsauta Käynnistä ja odota, että edistymispalkki saavuttaa 100 %.
8. Tarkkaile kortin LED-valojen vilkkumista samalla taajuudella kuin alkuperäinen litteä malli.
9. Jos haluat ohjelmoida vain PR-alueen, napsauta hiiren kakkospainikkeella tiedostoa blinking_led_default.sof file Ohjelmoijassa ja napsauta Lisää PR-ohjelmointi File.
10. Valitse blinking_led_slow.pr_partition.rbf file.
11. Poista blinking_led_default.sof Ohjelmointi/Määritä käytöstä file.
12. Ota Ohjelmointi/Määritä käyttöön tiedostolle blinking_led_slow.pr_partition.rbf file ja napsauta Käynnistä. Tarkkaile levyllä LEDien[0] ja LEDin[1] vilkkumista edelleen. Kun edistymispalkki saavuttaa 100 %, LED[2] ja LED[3] vilkkuvat hitaammin.
13. Ohjelmoi PR-alue uudelleen napsauttamalla .rbf-tiedostoa hiiren kakkospainikkeella file Ohjelmoijassa ja napsauta Muuta PR-ohjelmointia File.
14. Valitse .rbf files kaksi muuta henkilöä tarkkailemaan käyttäytymistä taululla. Ladataan blinking_led_default.rbf file saa LEDit vilkkumaan tietyllä taajuudella ja lataa blinking_led_empty.rbf file saa LEDit pysymään päällä.

Intel Agilex F-Series FPGA -kehityslevyn ohjelmointiLaitteistotestauskulku

Seuraavat jaksot kuvaavat viitesuunnittelulaitteiston testauskulkua.
Intel Agilex Device External Host Hardware Setup

Ohjelmoi Helper FPGA (ulkoinen isäntä)
Seuraava sekvenssi kuvaa PR-prosessin ulkoisena isäntänä toimivan apu-FPGA:n ohjelmoinnin:

1. Määritä Avalonin suoratoistoliittymäasetus, joka vastaa valitsemaasi tilaa (x8, x16 tai x32).
2. Alusta alusta ohjelmoimalla apu-FPGA Intel Quartus Prime Programmer -ohjelmiston ja liitetyn määrityskaapelin avulla.
3. Lue FPGA-apuohjelman avulla signaalit CONF_DONE ja AVST_READY. CONF_DONE:n tulee olla 0, AVST_READY:n tulee olla 1. Tämän nastan logiikka osoittaa, että SDM on valmis vastaanottamaan tietoja ulkoisesta isännästä. Tämä lähtö on osa SDM I/O:ta.

Huomautus: CONF_DONE-nasta ilmoittaa ulkoiselle isännälle, että bittivirran siirto on onnistunut. Käytä näitä signaaleja vain koko sirun konfigurointiprosessin tarkkailuun. Lisätietoja tästä nastasta on Intel Agilex -kokoonpanon käyttöoppaassa.

Ohjelmoi DUT FPGA Full Chip SOF:lla ulkoisen isännän kautta Seuraava sekvenssi kuvaa DUT FPGA:n ohjelmoinnin täyden sirun SRAM-objektin kanssa File (.sof) isäntä Avalonin suoratoistorajapinnalla:

1. Kirjoita koko sirun bittivirta avustajan FPGA:n (ulkoinen isäntä) ulkoiseen DDR4-muistiin.
2. Määritä DUT FPGA koko sirulla .sof käyttämällä Avalonin suoratoistoliitäntää (x8, x16, x32).
3. Lue tila DUT FPGA -konfiguraatiosignaalit. CONF_DONE tulee olla 1, AVST_READY on oltava 0.

Ajoitustiedot: Osittainen uudelleenmääritys Ulkoinen ohjain Intel FPGA IP

Ohjelmoi DUT FPGA First Persona -sovelluksella ulkoisen isännän kautta

1. Aseta jäädytys kohde PR-alueelle DUT FPGA:ssa.
2. Käytä Intel Quartus Prime -järjestelmäkonsolia ja aloita osittainen uudelleenmäärittely vaatimalla pr_request. AVST_READY pitäisi olla 1.
3. Kirjoita ensimmäinen PR persona -bittivirta avustajan FPGA:n (ulkoinen isäntä) ulkoiseen DDR4-muistiin.
4. Määritä DUT FPGA uudelleen käyttämällä Avalon-suoratoistoliitäntää (x8, x16, x32).
5. Voit seurata PR-tilaa napsauttamalla Työkalut ➤ Järjestelmäkonsoli käynnistääksesi Järjestelmäkonsolin. Tarkkaile PR-tilaa System Consolessa:
   • pr_error on 2—uudelleenmääritys käynnissä.
   • pr_error on 3 — uudelleenmääritys on valmis.
6. Levitä jäätymisenestoainetta DUT FPGA:n PR-alueelle.

Huomautus: Jos PR-toiminnan aikana tapahtuu virhe, kuten epäonnistuminen versiontarkistuksessa tai valtuutuksen tarkistuksessa, PR-toiminto päättyy.

Aiheeseen liittyvät tiedot

• Intel Agilex -määritysten käyttöopas
• Intel Quartus Prime Pro Edition -käyttöopas: Debug Tools

Asiakirjan versiohistoria AN 991:lle: Osittainen uudelleenmääritys määritysnastalla (ulkoinen isäntä) -viitesuunnittelu Intel Agilex F-Series FPGA -kehityslevylle

Asiakirjan versio	Intel Quartus Prime -versio	Muutokset
2022.11.14	22.3	• Ensimmäinen julkaisu.

AN 991: Osittainen uudelleenkonfigurointi määritysnastalla (ulkoinen isäntä) Reference Design: Intel Agilex F-Series FPGA Development Board

Vastaukset suosituimpiin usein kysyttyihin kysymyksiin:

• Q Mitä on PR konfigurointinastan kautta?
• A Ulkoisen isännän asetukset sivulla 3
• Q Mitä tarvitsen tähän referenssisuunnitteluun?
• A Viitesuunnitteluvaatimukset sivulla 6
• Q Mistä saan referenssimallin?
• A Viitesuunnitteluvaatimukset sivulla 6
• Q Kuinka suoritan PR ulkoisen konfiguroinnin kautta?
• A Viitesuunnittelun esittely sivulla 6
• Q Mikä on PR-persoona?
• A Henkilöiden määrittäminen sivulla 11
• Q Kuinka ohjelmoin taulun?
• A Ohjelmoi hallitus sivulla 17
• Q Mitkä ovat PR tunnetut ongelmat ja rajoitukset?
• A Intel FPGA -tukifoorumit: PR
• Q Onko sinulla PR-koulutusta?
• A Intel FPGA Technical Training Catalog

Online-versio Lähetä palautetta

• ID: 750856
• Versio: 2022.11.14

Asiakirjat / Resurssit

intel 750856 Agilex FPGA Development Board [pdfKäyttöopas 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Viitteet

• Käyttöopas