內容 隱藏
1 英特爾 750856 Agilex FPGA 開發板
2 產品資訊
3 產品使用說明
4 參考設計結束view
5 外部主機配置
6 參考設計要求
7 參考設計演練
8 建立設計分區
9 建立修訂
10 修訂名稱和類型
11 對英特爾 Agilex F 系列 FPGA 開發板進行程式設計硬體測試流程
12 文件/資源
12.1 參考

英特爾LOGO

英特爾 750856 Agilex FPGA 開發板

intel-750856-Agilex-FPGA-開發板-產品

產品資訊

此參考設計適用於英特爾 Agilex F 系列 FPGA 開發板。 它利用部分重配置外部配置控制器英特爾 FPGA IP 並具有簡單的 PR 區域。 英特爾 Agilex 設備外部主機硬體設定由外部設備（Helper FPGA）、DUT FPGA 和外部主機設計組成。 外部設備中的主機設計負責託管 PR 流程。 PR 接腳用於連接兩個設備，並且可以是任何可用的使用者 I/O。

產品使用說明

外部主機配置

要執行外部主機配置，請按照下列步驟操作：

  1. 在外部裝置中建立主機設計來託管 PR 流程。
  2. 將 PR 接腳從外部裝置連接到 DUT FPGA 中的部分重配置外部設定控制器 Intel FPGA IP。
  3. 將配置資料從主機設計流傳輸到與來自 IP 的 PR 握手訊號相對應的 Intel Agilex Avalon 流介面引腳。

通過配置引腳操作進行部分重新配置

以下序列描述了透過配置引腳進行部分重配置的操作：

  1. 置位連接到部分重配置外部配置控制器 Intel FPGA IP 的 pr_request 引腳。
  2. IP 發出繁忙訊號以指示 PR 流程正在進行中（可選）。
  3. 如果配置系統已準備好進行 PR 操作，則 avst_ready 引腳被置位，表示它已準備好接受資料。
  4. 遵循 Avalon 背壓資料傳輸流規範，透過 avst_data 接腳和 avst_valid 接腳流傳輸 PR 設定資料。
  5. 當 avst_ready 引腳取消置位時，流傳輸停止。
  6. 取消置位 avst_ready 引腳以指示 PR 操作不需要更多資料。
  7. 部分重配置外部設定控制器英特爾 FPGA IP 取消置位繁忙訊號以指示進程結束（選用）。

透過配置引腳進行部分重配置（外部主機）參考設計

本應用筆記演示了通過英特爾® Agilex® F 系列 FPGA 開發板上的配置引腳（外部主機）進行部分重新配置。

參考設計結束view

部分重配置 (PR) 功能可讓您動態地重新配置 FPGA 的一部分，同時其餘 FPGA 設計繼續運作。 您可以為設計中的特定區域建立多個角色，這些角色不會影響該區域以外區域的操作。 這種方法在多個功能分時共享相同 FPGA 裝置資源的系統中非常有效。 目前版本的英特爾 Quartus® Prime 專業版軟體引進了用於部分重新配置的新的簡化編譯流程。 此英特爾 Agilex 參考設計使用部分重配置外部配置控制器英特爾 FPGA IP 並具有簡單的 PR 區域。

Intel Agilex 設備外部主機硬件設置intel-750856-Agilex-FPGA-開發板-FIG-1 (1)

外部主機配置

在外部主機配置中，您必須首先在外部設備中創建一個主機設計來託管 PR 流程，如 Intel Agilex 設備外部主機硬件設置所示。 主機設計將配置數據流式傳輸到 Intel Agilex Avalon 流接口引腳，這些引腳對應於來自部分重配置外部配置控制器 Intel FPGA IP 的 PR 握手信號。 用於連接兩個設備的 PR 引腳可以是任何可用的用戶 I/O。

以下序列描述了透過配置引腳操作進行的部分重配置：

  1. 首先斷言連接到部分重配置外部配置控制器 Intel FPGA IP 的 pr_request 引腳。
  2. IP 發出繁忙訊號以指示 PR 流程正在進行中（可選）。
  3. 如果設定係統準備好進行 PR 操作，則 avst_ready 引腳被置位，表示它已準備好接受資料。
  4. 開始透過 avst_data 引腳和 avst_valid 引腳傳輸 PR 配置數據，同時遵守 Avalon 背壓數據傳輸流規範。
  5. 只要 avst_ready 引腳被取消置位，流就會停止。
  6. 傳輸完所有設定資料後，avst_ready 引腳將被取消置位，以指示 PR 操作不再需要更多資料。
  7. 部分重配置外部配置控制器英特爾 FPGA IP 消除繁忙訊號以指示進程結束（可選）。
  8. 您可以檢查 pr_done 和 pr_error 腳位來確認 PR 作業是否成功完成。 如果發生錯誤，例如版本檢查、授權檢查失敗等，則PR操作終止。

相關資訊

  • 英特爾 Agilex F 系列 FPGA 開發套件 Web 頁
  • 英特爾 Agilex F 系列 FPGA 開發套件使用者指南
  • Intel Quartus Prime Pro Edition 使用者指南：部分重新配置

部分重配置外部配置控制器 Intel FPGA IP
部分重配置外部配置控制器需要使用配置引腳來傳輸 PR 資料以進行 PR 操作。 您必須將部分重配置外部設定控制器 Intel FPGA IP 的所有頂級連接埠連接到 pr_request 引腳，以允許主機與來自核心的安全設備管理器 (SDM) 進行握手。 SDM 根據您的 MSEL 設定決定要使用的設定引腳類型。

部分重配置外部配置控制器 Intel FPGA IPintel-750856-Agilex-FPGA-開發板-FIG-1 (2)

部分重配置外部配置控制器參數設置

範圍 價值 描述
啟用繁忙接口 使能夠 or

停用

 允許您啟用或停用 Busy 接口，該接口會發出一個信號以指示在外部配置期間正在進行 PR 處理。

默認設置是 停用.

部分重配置外部配置控制器端口

連接埠名稱 寬度 方向 功能
公關請求 1 輸入 表示 PR 流程已準備好開始。 該信號是不與任何時鐘信號同步的管道。
公關錯誤 2 輸出 指示部分重新配置錯誤。：

• 2'b01—一般 PR 錯誤

• 2'b11—不相容的位元流錯誤

這些訊號是不與任何時脈源同步的管道。
公關完成 1 輸出 表明 PR 流程已完成。 該信號是不與任何時鐘信號同步的管道。
起始地址 1 輸入 指定活動串列快閃記憶體中 PR 資料的起始位址。 您可以透過選擇啟用此訊號 阿瓦隆®-英石 or 主動串行 為 啟用 Avalon-ST 引腳或活動串列引腳 範圍。 此訊號是不與任何時脈訊號同步的管道。
重置 1 輸入 高電平有效，同步復位信號。
輸出時鐘 1 輸出 由內部振盪器生成的時鐘源。
忙碌的 1 輸出 IP 置位此訊號以指示 PR 資料傳輸正在進行中。 您可以透過選擇啟用此訊號 使能夠 為 啟用繁忙介面 範圍。

參考設計要求

使用此參考設計需要滿足以下條件：

  • 安裝 Intel Quartus Prime Pro Edition 版本 22.3，支援 Intel Agilex 裝置系列。
  • 連接到工作台上的 Intel Agilex F 系列 FPGA 開發板。
  • 下載設計examp該文件位於以下位置： https://github.com/intel/fpga-partial-reconfig.

下載設計 examp樂：

  1. 單擊克隆或下載。
  2. 單擊下載 ZIP。 解壓 fpga-partial-reconfig-master.zip file.
  3. 導覽至tutorials/agilex_external_pr_configuration子資料夾以存取參考設計。

參考設計演練

以下步驟描述了在 Intel Agilex F 系列 FPGA 開發板上透過配置引腳（外部主機）實現部分重配置：

  • 步驟1： 入門
  • 步驟一： 建立設計分區
  • 步驟一： 分配佈局和佈線區域
  • 步驟一： 新增部分重配置外部設定控制器 IP
  • 步驟5：定義人物角色
  • 步驟一： 建立修訂
  • 步驟7：編譯基礎修訂版
  • 步驟8：準備 PR 實施修訂
  • 步驟一： 編程板

第 1 步：開始
複製參考設計 files 到您的工作環境並編譯 blinking_led 平面設計：

  1. 在您的工作環境中建立一個目錄agilex_pcie_devkit_blinking_led_pr。
  2. 將下載的tutorials/agilex_pcie_devkit_blinking_led/flat子資料夾複製到目錄agilex_pcie_devkit_blinking_led_pr。
  3. 在 Intel Quartus Prime Pro Edition 軟件中，點擊 File ➤ 打開項目並選擇 blinking_led.qpf。
  4. 若要詳細說明平面設計的層次結構，請按一下「處理」➤「開始」➤「開始分析和綜合」。 或者，在命令列中執行以下命令：quartus_syn眨眼_led -c眨眼_led

建立設計分區

您必須為要部分重新配置的每個 PR 區域創建設計分區。 以下步驟為 u_blinking_led 實例創建一個設計分區。

建立設計分區intel-750856-Agilex-FPGA-開發板-FIG-1 (3)

  1. 在專案導航器中右鍵點選 u_blinking_led 實例，然後按一下 Design Partition ➤ Reconfigurable。 每個設定為分區的實例旁邊都會顯示一個設計分區圖示。
  2. 單擊“分配”➤“設計分區窗口”。 該窗口顯示項目中的所有設計分區。
  3. 透過雙擊名稱在設計分區視窗中編輯分區名稱。 對於此參考設計，將分區名稱重新命名為 pr_partition
    • 筆記： 創建分區時， Intel Quartus Prime 軟件會根據實例名稱和層次結構路徑自動生成分區名稱。 此默認分區名稱可能因每個實例而異。
  4. 若要從基本修訂版編譯中匯出最終的靜態區域，請雙擊「最終匯出後」中的 root_partition 條目 File 列，然後輸入blinking_led_static。 資料庫.

在設計分區窗口中導出最終快照intel-750856-Agilex-FPGA-開發板-FIG-1 (4)驗證眨眼_led.qsf 是否包含以下分配，對應於您的可重新配置設計分區：intel-750856-Agilex-FPGA-開發板-FIG-1 (5)

相關資訊
Intel Quartus Prime Pro Edition 用戶指南中的“創建設計分區”：部分重新配置

為 PR 分區指派佈局佈線區域
對於您創建的每個基礎修訂版，PR 設計流程都會將相應的角色核心放置在您的 PR 分區區域中。 要在基礎修訂版的設備佈局規劃中找到並分配 PR 區域：

  1. 在專案導覽器中右鍵點選 u_blinking_led 實例，然後按一下 Logic Lock Region ➤ Create New Logic Lock Region。 該區域出現在 Logic Lock Regions 視窗中。
  2. 您的佈局區域必須包含眨眼 LED 邏輯。 透過在 Chip Planner 中定位節點來選擇佈局區域。 右鍵點選 Logic Lock Regions 視窗中的 u_blinking_led 區域名稱，然後按一下

定位節點 ➤ 在 Chip Planner 中定位。 u_blinking_led 區域採用顏色編碼

閃爍_led 的 Chip Planner 節點位置intel-750856-Agilex-FPGA-開發板-FIG-1 (6)

  1. 在 Logic Lock Regions 視窗中，在 Origin 欄位中指定放置區域座標。 原點對應於該區域的左下角。 對於前amp例如，要將 (X1 Y1) 坐標設置為 (163 4) 的放置區域，請將原點指定為 X163_Y4。 Intel Quartus Prime 軟件根據您指定的高度和寬度自動計算放置區域的 (X2 Y2) 坐標（右上角）。
    • 筆記： 本教學使用 (X1 Y1) 座標 - (163 4)，放置區域的高度和寬度均為 20。 為放置區域定義任意值。 確保該區域覆蓋blinking_led 邏輯。
  2. 啟用 Reserved 和 Core-Only 選項。
  3. 雙擊 Routing Region 選項。 出現 Logic Lock Routing Region Settings 對話框。
  4. 為 Routing type 選擇 Fixed with expansion。 選擇此選項會自動指定擴展長度 2。
    • 筆記： 佈線區域必須大於佈局區域，以便在引擎佈線不同角色時為 Fitter 提供額外的靈活性。

邏輯鎖定區域窗口intel-750856-Agilex-FPGA-開發板-FIG-1 (7)驗證 blinking_led.qsf 是否包含以下分配，對應於您的佈局規劃：intel-750856-Agilex-FPGA-開發板-FIG-1 (8)intel-750856-Agilex-FPGA-開發板-FIG-1 (9)

相關資訊
Intel Quartus Prime Pro Edition 使用者指南：部分重配置中的“Floorplan the Partial Reconfiguration Design”

新增部分重配置外部配置控制器 Intel FPGA IP
部分重配置外部設定控制器英特爾 FPGA IP 與英特爾 Agilex PR 控制區塊連接以管理位元流來源。 您必須將此 IP 新增到您的設計中才能實現外部配置。 請依照下列步驟新增部分重配置外部設定控制器
為您的專案提供英特爾 FPGA IP：

  1. 在 IP 目錄搜尋欄位中輸入部分重新配置（工具 ➤ IP 目錄）。
  2. 雙擊部分重配置外部設定控制器 Intel FPGA IP。
  3. 在建立 IP 變體對話方塊中，輸入 external_host_pr_ip 作為 File 名稱，然後按一下「建立」。 出現參數編輯器。
  4. 對於啟用繁忙介面參數，選擇停用（預設設定）。 當需要使用該訊號時，可以將設定切換為啟用。

在參數編輯器中啟用繁忙介面參數intel-750856-Agilex-FPGA-開發板-FIG-1 (10)

  1. 點選 File ➤ 儲存並退出參數編輯器而不產生系統。 參數編輯器產生 external_host_pr_ip.ip IP 變體 file 並添加 file 到blinking_led 專案。 AN 991：透過設定引腳（外部主機）進行部分重新配置參考設計 750856 | 2022.11.14年991月XNUMX日 AN XNUMX：
    • 筆記：
    • a. 如果您要複製 external_host_pr_ip.ip file 從 pr 目錄中，手動編輯眨眼_led.qsf file 包括以下行：set_global_assignment -name IP_FILE pr_ip.ip
    • b. 放置IP_FILE SDC_ 之後的賦值FILE 分配（blinking_led.dc）在你的blinking_led.qsf中 file。 此順序可確保部分重配置控制器 IP 核的適當約束。
    • 筆記： 要檢測時鐘，.sdc file PR IP 必須遵循創建 IP 核使用的時鐘的任何 .sdc。 您可以通過確保 .ip 來促進此訂單 file PR IP 核出現在任何 .ip 之後 files 或 .sdc file用於在 .qsf 中定義這些時鐘的 s file 用於您的 Intel Quartus Prime 項目修訂。 有關更多信息，請參閱部分重配置 IP 解決方案用戶指南。

更新頂層設計

更新 top.sv file 使用 PR_IP 實例：

  1. 若要將 external_host_pr_ip 實例新增至頂層設計，請取消註解 top.sv 中的下列程式碼區塊 file:intel-750856-Agilex-FPGA-開發板-FIG-1 (11)

定義人物角色
此參考設計為單一 PR 分區定義了三個獨立的角色。 要定義角色並將其包含在您的專案中：

  1. 創建三個SystemVerilog files、blinking_led.sv、blinking_led_slow.sv 和blinking_led_empty.sv 位於三個角色的工作目錄中。

參考設計角色intel-750856-Agilex-FPGA-開發板-FIG-1 (12) intel-750856-Agilex-FPGA-開發板-FIG-1 (13)

筆記：

  • 眨眼_led.sv 已經作為 file您從 flat/ 子目錄複製。 你可以簡單地重複使用這個 file.
  • 如果您創建 SystemVerilog files 從 Intel Quartus Prime Text Editor，禁用 Add file 到當前項目選項，保存時 files.

建立修訂

PR 設計流程使用 Intel Quartus Prime 軟體中的專案修訂功能。 您的初始設計是基礎修訂版，您可以在其中定義 FPGA 上的靜態區域邊界和可重新配置區域。 從基本修訂版開始，您可以建立多個修訂版。 這些修訂包含 PR 區域的不同實施。 但是，所有 PR 實作修訂版都使用基本修訂版中相同的頂級佈局和佈線結果。 若要編譯 PR 設計，您必須為每個角色建立 PR 實作修訂版。 此外，您必須為每個修訂指定修訂類型。 可用的修訂類型有：

  • 部分重配置——基礎
  • 部分重新配置——角色實現

下表列出了每個修訂的修訂名稱和修訂類型：

修訂名稱和類型

修訂名稱 修訂類型
閃爍_led.qsf 部分重配置——基礎
閃爍_led_default.qsf 部分重新配置——角色實現
閃爍_led_slow.qsf 部分重新配置——角色實現
閃爍_led_空.qsf 部分重新配置——角色實現

設置基本修訂類型

  1. 單擊項目 ➤ 修訂。
  2. 在「修訂名稱」中，選擇「blinking_led」修訂，然後按一下「設為目前」。
  3. 按一下“應用”。 blinking_led 修訂版顯示為目前修訂版。
  4. 若要設定blinking_led 的修訂類型，請按一下「指派」➤「設定」➤「常規」。
  5. 對於修訂類型，選擇部分重新配置 - 基礎，然後按一下確定。
  6. 驗證blinking_led.qsf 現在是否包含以下分配：##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

創建實施修訂

  1. 要打開 Revisions 對話框，請單擊 Project > Revisions。
  2. 要創建新修訂，請雙擊 < >。
  3. 在修訂名稱中，指定blinking_led_default，並為基於修訂版本選擇blinking_led。
  4. 對於修訂類型，選擇部分重新配置 – PersonaImplementation。

建立修訂intel-750856-Agilex-FPGA-開發板-FIG-1 (14)

  1. 同樣，設定blinking_led_slow 和blinking_led_empty 修訂版本的修訂類型。
  2. 驗證每個 .qsf file 現在包含以下指派： set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led 其中，place_holder 是新建立的 PR 實作版修訂版的預設實體名稱。

項目修訂intel-750856-Agilex-FPGA-開發板-FIG-1 (16)

編譯基礎修訂版

  1. 若要編譯基礎修訂版，請按一下「處理」➤「開始編譯」。 或者，以下指令編譯基本版本： quartus_sh –flowcompileblinking_led -cblinking_led
  2. 檢查比特流 file在輸出中生成的 s_file目錄。

產生 Files

姓名 類型 描述
閃爍_led.sof 基礎程式設計 file 用於全芯片基礎配置
閃爍_led.pr_partition.rbf 公關比特流 file 對於基本角色 用於基本角色的部分重新配置。
閃爍 LED 靜態.qdb .qdb 數據庫 file 最終數據庫 file 用於導入靜態區域。

相關資訊

  • Intel Quartus Prime Pro Edition 使用者指南：部分重配置中的“Floorplan the Partial Reconfiguration Design”
  • Intel Quartus Prime Pro Edition 使用者指南：部分重新配置中的“增量應用佈局規劃約束”

準備 PR 實施修訂
您必須先準備 PR 實現修訂版，然後才能編譯並生成用於器件編程的 PR 比特流。 此設置包括添加靜態區域 .qdb file 作為來源 file 對於每個實施修訂。 另外，您還必須指定PR區域對應的實體。

  1. 若要設定目前修訂版，請按一下“項目”➤“修訂版”，選擇“blinking_led_default”作為修訂版名稱，然後按一下“設定目前”。
  2. 若要驗證每個實施修訂版的正確來源，請按一下“專案”➤“新增/刪除” File項目中的 s。 閃爍_led.sv file 出現在 file 列表。

File頁intel-750856-Agilex-FPGA-開發板-FIG-1 (17)

  1. 重複步驟 1 到 2 以驗證其他實作修訂來源 files:
實施修訂名稱 來源 File
閃爍 LED 默認值 閃爍_led.sv
閃爍 LED 空 閃爍_led_empty.sv
慢速閃爍 閃爍_led_slow.sv
  1. 驗證 .qdb file 與根分區關聯，按一下「分配」➤「設計分區視窗」。 確認分割區資料庫 File 指定blinking_led_static.qdb file，或雙擊分區數據庫 File 指定此單元格 file。 或者，以下命令分配此 file: set_instance_assignment -名稱 QDB_FILE_PARTITION \眨眼_led_static.qdb -to |
  2. 在「實體重新綁定」儲存格中，指定您在實作修訂中變更的每個 PR 分割區的實體名稱。 對於blinking_led_default 實作修訂版，實體名稱為blinking_led。 在本教學課程中，您將使用新的blinking_led 實體覆寫基礎修訂版編譯中的u_blinking_led 實例。

筆記： 佔位符實體重新綁定分配會自動加入到實作修訂版中。 但是，您必須將指派中的預設實體名稱變更為適合您的設計的實體名稱。

實施修訂名稱 實體重新綁定
閃爍 LED 默認值 閃爍 LED
慢速閃爍 慢速閃爍
閃爍 LED 空 閃爍 LED 空

實體重新綁定intel-750856-Agilex-FPGA-開發板-FIG-1 (18)

  1. 若要編譯設計，請按一下「處理」➤「開始編譯」。 或者，以下指令編譯專案： quartus_sh –flowcompileblinking_led –cblinking_led_default
  2. 重複上述步驟準備blinking_led_slow和blinking_led_empty修訂版： quartus_sh –flowcompileblinking_led –cblinking_led_slow quartus_sh –flowcompileblinking_led –cblinking_led_empt

筆記： 您可以指定要在 PR 實作編譯期間套用的任何 Fitter 特定設定。 Fitter 特定設定僅影響人物角色的貼合度，而不影響匯入的靜態區域。

編程板
本教學在主機 PCIe* 插槽之外的工作台上使用英特爾 Agilex F 系列 FPGA 開發板。 在對電路板進行程式設計之前，請確保您已完成以下步驟：

  1. 將電源連接到 Intel Agilex F 系列 FPGA 開發板。
  2. 將英特爾 FPGA 下載連接線連接到您的 PC USB 連接埠和開發板上的英特爾 FPGA 下載連接線連接埠。

在 Intel Agilex F 系列 FPGA 開發板上運行設計：

  1. 打開 Intel Quartus Prime 軟件並點擊 Tools > Programmer。
  2. 在 Programmer 中，單擊 Hardware Setup 並選擇 USB-Blaster。
  3. 點擊自動偵測並選擇設備 AGFB014R24AR0。
  4. 單擊“確定”。 Intel Quartus Prime 軟件使用板上的三個 FPGA 設備檢測並更新編程器。
  5. 選擇 AGFB014R24AR0 設備，點選更改 File 並加載blinking_led_default.sof file.
  6. 為blinking_led_default.sof啟用程式/配置 file.
  7. 點擊開始，等待進度條達到100%。
  8. 觀察電路板上的 LED 以與原始平面設計相同的頻率閃爍。
  9. 要僅對 PR 區域進行編程，請右鍵單擊眨眼_led_default.sof file 在 Programmer 中點擊 Add PR Programming File.
  10. 選擇blinking_led_slow.pr_partition.rbf file.
  11. 停用blinking_led_default.sof 的程式/配置 file.
  12. 為blinking_led_slow.pr_partition.rbf啟用程式/配置 file 並單擊開始。 在板上，觀察 LED[0] 和 LED[1] 持續閃爍。 當進度條達到 100% 時，LED[2] 和 LED[3] 閃爍速度變慢。
  13. 若要重新編程 PR 區域，請以滑鼠右鍵按一下 .rbf file 在 Programmer 中並單擊 Change PR Programing File.
  14. 選擇.rbf file讓其他兩個角色觀察板上的行為。 加載blinking_led_default.rbf file 使LED以特定頻率閃爍，並加載blinking_led_empty.rbf file 導致 LED 保持亮起狀態。

對英特爾 Agilex F 系列 FPGA 開發板進行編程intel-750856-Agilex-FPGA-開發板-FIG-1 (19)硬件測試流程

以下序列描述了參考設計硬件測試流程。
Intel Agilex 設備外部主機硬件設置intel-750856-Agilex-FPGA-開發板-FIG-1 (20)

對輔助 FPGA（外部主機）進行編程
以下序列描述了對作為 PR 過程外部主機運行的輔助 FPGA 進行編程：

  1. 指定與您選擇的模式（x8、x16 或 x32）相對應的 Avalon 流介面設定。
  2. 透過使用 Intel Quartus Prime 程式設計器和連接的配置電纜對輔助 FPGA 進行程式設計來初始化平台。
  3. 使用輔助 FPGA 讀取 CONF_DONE 和 AVST_READY 訊號。 CONF_DONE 應為 0，AVST_READY 應為 1。此引腳上的邏輯高電位表示 SDM 已準備好接受來自外部主機的資料。 此輸出是 SDM I/O 的一部分。

筆記： CONF_DONE 接腳向外部主機發出位元流傳輸成功的訊號。 僅使用這些訊號來監控整個晶片配置過程。 有關此引腳的更多信息，請參閱《Intel Agilex 配置使用者指南》。

透過外部主機使用全晶片 SOF 對 DUT FPGA 進行編程 以下順序描述了使用全晶片 SRAM 物件對 DUT FPGA 進行編程 File (.sof) 使用主機 Avalon 流介面：

  1. 將完整晶片位元流寫入輔助 FPGA（外部主機）的 DDR4 外部記憶體中。
  2. 使用 Avalon 流介面（x8、x16、x32）配置完整晶片 .sof 的 DUT FPGA。
  3. 讀取 DUT FPGA 設定訊號的狀態。 CONF_DONE 應為 1，AVST_READY 應為 0。

時序規格：部分重配置外部控制器 Intel FPGA IPintel-750856-Agilex-FPGA-開發板-FIG-1 (21)

透過外部主機使用第一個角色對 DUT FPGA 進行編程

  1. 對 DUT FPGA 中的目標 PR 區域套用凍結。
  2. 使用 Intel Quartus Prime System Console，斷言 pr_request 以啟動部分重新配置。 AVST_READY 應為 1。
  3. 將第一個 PR 角色位元流寫入輔助 FPGA（外部主機）的 DDR4 外部記憶體中。
  4. 使用 Avalon 流介面（x8、x16、x32），使用第一個角色位元流重新設定 DUT FPGA。
  5. 若要監視 PR 狀態，請按一下「工具」➤「系統控制台」以啟動「系統控制台」。 在系統控制台中，監控 PR 狀態：
    • pr_error 為 2 — 正在重新配置。
    • pr_error 為 3 — 重新配置完成。
  6. 對 DUT FPGA 中的 PR 區域套用解凍。

筆記： 如果 PR 操作過程中出現錯誤，例如版本檢查或授權檢查失敗，則 PR 操作終止。

相關資訊

  • 英特爾 Agilex 配置用戶指南
  • 英特爾 Quartus Prime 專業版使用者指南：調試工具

AN 991 的文檔修訂歷史：通過英特爾 Agilex F 系列 FPGA 開發板的配置引腳（外部主機）參考設計進行部分重新配置

檔案版本 英特爾 Quartus Prime 版本 變化
2022.11.14 22.3 • 初始發行。

AN 991：透過設定引腳（外部主機）進行部分重新配置參考設計：適用於 Intel Agilex F 系列 FPGA 開發板

常見問題解答：

  • Q 什麼是透過配置引腳 PR？
  • A 第 3 頁的外部主機配置
  • Q 此參考設計需要什麼？
  • A 第 6 頁的參考設計要求
  • Q 我在哪裡可以獲得參考設計？
  • A 第 6 頁的參考設計要求
  • Q 如何透過外部配置進行PR？
  • A 第 6 頁的參考設計演練
  • Q 什麼是公關人物？
  • A 定義角色（第 11 頁）
  • Q 如何對開發板進行程式設計？
  • A 對電路板進行程式設計（第 17 頁）
  • Q PR 的已知問題和限制有哪些？
  • A 英特爾 FPGA 支援論壇：PR
  • Q 你們接受過公關培訓嗎？
  • A 英特爾 FPGA 技術訓練目錄

在線版 反饋

  • ID： 750856
  • 版本： 2022.11.14

文件/資源

英特爾 750856 Agilex FPGA 開發板 [pdf] 使用者指南
750856、750857、750856 Agilex FPGA 開發板、Agilex FPGA 開發板、FPGA 開發板、開發板、開發板

參考

發表評論

您的電子郵件地址不會被公開。 必填欄位已標記 *