Placa de desarrollo Intel 750856 Agilex FPGA

Información del producto

Este diseño de referencia es para la placa de desarrollo FPGA Intel Agilex serie F. Utiliza el controlador de configuración externo de reconfiguración parcial Intel FPGA IP y tiene una región PR simple. La configuración del hardware del host externo del dispositivo Intel Agilex consta de un dispositivo externo (FPGA auxiliar), un FPGA DUT y su diseño de host externo. El diseño del host en el dispositivo externo es responsable de alojar el proceso de relaciones públicas. Los pines PR se utilizan para conectar ambos dispositivos y pueden ser cualquier E/S de usuario disponible.

Instrucciones de uso del producto

Configuración de host externo

Para realizar la configuración del host externo, siga estos pasos:

1. Cree un diseño de host en un dispositivo externo para alojar el proceso de relaciones públicas.
2. Conecte los pines PR del dispositivo externo al controlador de configuración externa de reconfiguración parcial Intel FPGA IP en el DUT FPGA.
3. Transmita datos de configuración desde el diseño del host a los pines de la interfaz de transmisión Intel Agilex Avalon que corresponden a las señales de protocolo de enlace PR desde la IP.

Reconfiguración parcial a través de la operación de pines de configuración

La siguiente secuencia describe el funcionamiento de la reconfiguración parcial mediante pines de configuración:

1. Afirme el pin pr_request conectado al controlador de configuración externo de reconfiguración parcial Intel FPGA IP.
2. La IP afirma una señal de ocupado para indicar que el proceso de PR está en progreso (opcional).
3. Si el sistema de configuración está listo para una operación PR, se afirma el pin avst_ready, lo que indica que está listo para aceptar datos.
4. Transmita los datos de configuración de PR a través de los pines avst_data y el pin avst_valid, siguiendo la especificación de transmisión de Avalon para transferencia de datos con contrapresión.
5. La transmisión se detiene cuando se desactiva el pin avst_ready.
6. Anule la afirmación del pin avst_ready para indicar que no se requieren más datos para la operación PR.
7. El controlador de configuración externo de reconfiguración parcial Intel FPGA IP desactiva la señal de ocupado para indicar el final del proceso (opcional).

Reconfiguración parcial mediante pines de configuración (host externo) Diseño de referencia

Esta nota de aplicación demuestra la reconfiguración parcial a través de pines de configuración (host externo) en la placa de desarrollo de FPGA Intel® Agilex® F-Series.

Diseño de referencia terminadoview

La función de reconfiguración parcial (PR) le permite reconfigurar una parte de la FPGA dinámicamente, mientras que el diseño de FPGA restante continúa funcionando. Puede crear varias personas para una región particular en su diseño que no afecten la operación en áreas fuera de esta región. Esta metodología es efectiva en sistemas donde múltiples funciones comparten el tiempo los mismos recursos del dispositivo FPGA. La versión actual del software Intel Quartus® Prime Pro Edition presenta un flujo de compilación nuevo y simplificado para una reconfiguración parcial. Este diseño de referencia de Intel Agilex utiliza el controlador de configuración externo de reconfiguración parcial Intel FPGA IP y tiene una región PR simple.

Configuración del hardware del host externo del dispositivo Intel Agilex

Configuración de host externo

En la configuración de host externo, primero debe crear un diseño de host en un dispositivo externo para alojar el proceso de relaciones públicas, como muestra la configuración de hardware de host externo del dispositivo Intel Agilex. El diseño del host transmite datos de configuración a los pines de la interfaz de transmisión Intel Agilex Avalon que corresponden a las señales de protocolo de enlace PR que provienen del controlador de configuración externa de reconfiguración parcial Intel FPGA IP. Los pines PR que usa para conectar ambos dispositivos pueden ser cualquier E/S de usuario disponible.

La siguiente secuencia describe la reconfiguración parcial mediante el funcionamiento de los pines de configuración:

1. Primero afirme el pin pr_request que está conectado al controlador de configuración externo de reconfiguración parcial Intel FPGA IP.
2. La IP afirma una señal de ocupado para indicar que el proceso de PR está en progreso (opcional).
3. Si el sistema de configuración está listo para someterse a una operación PR, se afirma el pin avst_ready, lo que indica que está listo para aceptar datos.
4. Comience a transmitir los datos de configuración de PR a través de los pines avst_data y el pin avst_valid, mientras observa la especificación de transmisión de Avalon para la transferencia de datos con contrapresión.
5. La transmisión se detiene cada vez que se desactiva el pin avst_ready.
6. Después de transmitir todos los datos de configuración, el pin avst_ready se desactiva para indicar que no se requieren más datos para la operación PR.
7. El controlador de configuración externo de reconfiguración parcial Intel FPGA IP elimina la señal de ocupado para indicar el final del proceso (opcional).
8. Puede verificar los pines pr_done y pr_error para confirmar si la operación PR se completó exitosamente. Si se produce un error, como una falla en la verificación de la versión y la verificación de la autorización, la operación PR finaliza.

Información relacionada

• Kit de desarrollo de FPGA Intel Agilex serie F Web Página
• Guía del usuario del kit de desarrollo FPGA Intel Agilex F-Series
• Guía del usuario de Intel Quartus Prime Pro Edition: reconfiguración parcial

Reconfiguración parcial Configuración externa Controlador Intel FPGA IP
Se requiere que el controlador de configuración externo de reconfiguración parcial utilice pines de configuración para transmitir datos de PR para la operación de PR. Debe conectar todos los puertos de nivel superior del controlador de configuración externa de reconfiguración parcial Intel FPGA IP al pin pr_request para permitir el protocolo de enlace del host con el administrador de dispositivos seguros (SDM) desde el núcleo. El SDM determina qué tipos de pines de configuración usar, de acuerdo con su configuración MSEL.

Reconfiguración parcial Configuración externa Controlador Intel FPGA IP

Configuración de parámetros del controlador de configuración externa de reconfiguración parcial

Parámetro	Valor	Descripción
Habilitar interfaz ocupada	Permitir or Desactivar	Le permite habilitar o deshabilitar la interfaz Ocupado, que emite una señal para indicar que el procesamiento PR está en progreso durante la configuración externa. La configuración predeterminada es Desactivar.

Puertos del controlador de configuración externa de reconfiguración parcial

Nombre del puerto	Ancho	Dirección	Función
pr_request	1	Aporte	Indica que el proceso de relaciones públicas está listo para comenzar. La señal es un conducto no sincronizado con ninguna señal de reloj.
pr_error	2	Producción	Indica un error de reconfiguración parcial.: • 2'b01: error general de relaciones públicas • 2'b11: error de flujo de bits incompatible Estas señales son conductos que no están sincronizados con ninguna fuente de reloj.
pr_hecho	1	Producción	Indica que el proceso de PR está completo. La señal es un conducto no sincronizado con ninguna señal de reloj.
dirección_inicio	1	Aporte	Especifica la dirección inicial de los datos PR en Active Serial Flash. Esta señal se habilita seleccionando Avalón®-S T or Serie activa Para el Habilitar pines Avalon-ST o pines serie activos parámetro. La señal es un conducto no sincrónico con ninguna señal de reloj.
reiniciar	1	Aporte	Señal de reinicio síncrona alta activa.
fuera_clk	1	Producción	Fuente de reloj que genera a partir de un oscilador interno.
ocupado	1	Producción	El IP afirma esta señal para indicar que la transferencia de datos PR está en curso. Esta señal se habilita seleccionando Permitir Para el Habilitar interfaz ocupada parámetro.

Requisitos de diseño de referencia

El uso de este diseño de referencia requiere lo siguiente:

• Instalación de Intel Quartus Prime Pro Edition versión 22.3 con soporte para la familia de dispositivos Intel Agilex.
• Conexión a la placa de desarrollo FPGA Intel Agilex F-Series en banco.
• Descarga del diseño ex.amparchivo disponible en la siguiente ubicación: https://github.com/intel/fpga-partial-reconfig.

Para descargar el diseño exampen:

1. Haz clic en Clonar o descargar.
2. Haga clic en Descargar ZIP. Descomprime el archivo fpga-partial-reconfig-master.zip file.
3. Navegue a la subcarpeta tutorials/agilex_external_pr_configuration para acceder al diseño de referencia.

Tutorial de diseño de referencia

Los siguientes pasos describen la implementación de una reconfiguración parcial a través de pines de configuración (host externo) en la placa de desarrollo FPGA Intel Agilex F-Series:

• Paso 1: Empezando
• Paso 2: Crear una partición de diseño
• Paso 3: Asignación de regiones de ubicación y enrutamiento
• Paso 4: Agregar la IP del controlador de configuración externa de reconfiguración parcial
• Paso 5: Definición de personas
• Paso 6: Crear revisiones
• Paso 7: Compilación de la revisión base
• Paso 8: Preparación de revisiones de implementación de relaciones públicas
• Paso 9: Programación de la placa

Paso 1: Primeros pasos
Para copiar el diseño de referencia files a su entorno de trabajo y compile el diseño plano de blinking_led:

1. Cree un directorio en su entorno de trabajo, agilex_pcie_devkit_blinking_led_pr.
2. Copie la subcarpeta tutorials/agilex_pcie_devkit_blinking_led/flat descargada al directorio agilex_pcie_devkit_blinking_led_pr.
3. En el software Intel Quartus Prime Pro Edition, haga clic en File ➤ Abra Proyecto y seleccione blinking_led.qpf.
4. Para elaborar la jerarquía del diseño plano, haga clic en Procesamiento ➤ Iniciar ➤ Iniciar análisis y síntesis. Alternativamente, en la línea de comandos, ejecute el siguiente comando: quartus_syn led_parpadeante -c led_parpadeante

Crear una partición de diseño

Debe crear particiones de diseño para cada región PR que desee reconfigurar parcialmente. Los siguientes pasos crean una partición de diseño para la instancia de u_blinking_led.

Crear particiones de diseño

1. Haga clic con el botón derecho en la instancia u_blinking_led en el Navegador de proyectos y haga clic en Partición de diseño ➤ Reconfigurable. Aparece un icono de partición de diseño junto a cada instancia configurada como partición.
2. Haga clic en Asignaciones ➤ Ventana de particiones de diseño. La ventana muestra todas las particiones de diseño del proyecto.
3. Edite el nombre de la partición en la ventana Diseñar particiones haciendo doble clic en el nombre. Para este diseño de referencia, cambie el nombre de la partición a pr_partition
   • Nota: Cuando crea una partición, el software Intel Quartus Prime genera automáticamente un nombre de partición, basado en el nombre de la instancia y la ruta de la jerarquía. Este nombre de partición predeterminado puede variar con cada instancia.
4. Para exportar la región estática finalizada desde la compilación de la revisión base, haga doble clic en la entrada de root_partition en la exportación posterior a la final. File columna y escriba flashing_led_static. gbd.

Exportación de instantáneas posteriores a la final en la ventana Particiones de diseñoVerifique que el blinking_led.qsf contenga las siguientes asignaciones, correspondientes a su partición de diseño reconfigurable:

Información relacionada
“Crear particiones de diseño” en la Guía del usuario de Intel Quartus Prime Pro Edition: Reconfiguración parcial

Asignación de ubicación y región de enrutamiento para una partición PR
Por cada revisión base que cree, el flujo de diseño de relaciones públicas coloca el núcleo de persona correspondiente en su región de partición de relaciones públicas. Para ubicar y asignar la región PR en el plano del dispositivo para su revisión base:

1. Haga clic con el botón derecho en la instancia u_blinking_led en el Navegador de proyectos y haga clic en Región de bloqueo lógico ➤ Crear nueva región de bloqueo lógico. La región aparece en la ventana Regiones de bloqueo lógico.
2. Su región de ubicación debe incluir la lógica de LED parpadeante. Seleccione la región de ubicación ubicando el nodo en Chip Planner. Haga clic con el botón derecho en el nombre de la región u_blinking_led en la ventana Regiones de bloqueo lógico y haga clic en

Localizar nodo ➤ Localizar en Chip Planner. La región u_blinking_led está codificada por colores

Ubicación del nodo del planificador de chips para blinking_led

1. En la ventana Regiones de bloqueo lógico, especifique las coordenadas de la región de ubicación en la columna Origen. El origen corresponde a la esquina inferior izquierda de la región. por ejemploampes decir, para establecer una región de ubicación con coordenadas (X1 Y1) como (163 4), especifique el Origen como X163_Y4. El software Intel Quartus Prime calcula automáticamente las coordenadas (X2 Y2) (arriba a la derecha) para la región de ubicación, según la altura y el ancho que especifique.
   • Nota: Este tutorial utiliza las coordenadas (X1 Y1) – (163 4) y una altura y ancho de 20 para la región de ubicación. Defina cualquier valor para la región de ubicación. Asegúrese de que la región cubra la lógica de LED parpadeante.
2. Habilite las opciones Reservado y Solo núcleo.
3. Haga doble clic en la opción Región de enrutamiento. Aparecerá el cuadro de diálogo Configuración de región de enrutamiento de bloqueo lógico.
4. Seleccione Fijo con expansión para el Tipo de enrutamiento. Al seleccionar esta opción, se asigna automáticamente una longitud de expansión de 2.
   • Nota: La región de enrutamiento debe ser más grande que la región de ubicación, para brindar flexibilidad adicional al instalador cuando el motor enruta a diferentes personas.

Ventana Regiones de bloqueo lógicoVerifique que el blinking_led.qsf contenga las siguientes asignaciones, correspondientes a su plano:

Información relacionada
“Plano del diseño de reconfiguración parcial” en Guía del usuario de Intel Quartus Prime Pro Edition: Reconfiguración parcial

Agregar el controlador de configuración externo de reconfiguración parcial Intel FPGA IP
El controlador de configuración externo de reconfiguración parcial Intel FPGA IP interactúa con el bloque de control Intel Agilex PR para administrar la fuente de flujo de bits. Debe agregar esta IP a su diseño para implementar la configuración externa. Siga estos pasos para agregar el controlador de configuración externa de reconfiguración parcial
Intel FPGA IP a su proyecto:

1. Escriba Reconfiguración parcial en el campo de búsqueda del Catálogo IP (Herramientas ➤ Catálogo IP).
2. Haga doble clic en Reconfiguración parcial Controlador de configuración externa Intel FPGA IP.
3. En el cuadro de diálogo Crear variante de IP, escriba external_host_pr_ip como File nombre y luego haga clic en Crear. Aparece el editor de parámetros.
4. Para el parámetro Habilitar interfaz ocupada, seleccione Deshabilitar (la configuración predeterminada). Cuando necesite utilizar esta señal, puede cambiar la configuración a Activar.

Habilite el parámetro de interfaz ocupada en el editor de parámetros

1. Hacer clic File ➤ Guardar y salir del editor de parámetros sin generar el sistema. El editor de parámetros genera la variación de IP external_host_pr_ip.ip file y añade el file al proyecto flashing_led. AN 991: Reconfiguración parcial mediante pines de configuración (host externo) Diseño de referencia 750856 | 2022.11.14 AN 991:
   • Nota:
   • a. Si está copiando external_host_pr_ip.ip file desde el directorio pr, edite manualmente el blinking_led.qsf file para incluir la siguiente línea: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Coloque la IP_FILE asignación después del SDC_FILE asignaciones (blinking_led. dc) en su flashing_led.qsf file. Este orden garantiza la restricción adecuada del núcleo de IP del controlador de reconfiguración parcial.
   • Nota: Para detectar los relojes, el .sdc file para el PR IP debe seguir cualquier .sdc que crea los relojes que usa el IP core. Usted facilita este pedido asegurándose de que el .ip file para el núcleo IP PR aparece después de cualquier .ip files o .sdc files que usas para definir estos relojes en el .qsf file para la revisión de su proyecto Intel Quartus Prime. Para obtener más información, consulte la Guía del usuario de soluciones IP de reconfiguración parcial.

Actualización del diseño de nivel superior

Para actualizar el top.sv file con la instancia PR_IP:

1. Para agregar la instancia external_host_pr_ip al diseño de nivel superior, descomente los siguientes bloques de código en top.sv file:

Definiendo personas
Este diseño de referencia define tres personas independientes para la partición PR única. Para definir e incluir las personas en su proyecto:

1. Crea tres SystemVerilog files, parpadeando_led.sv, parpadeando_led_slow.sv y parpadeando_led_empty.sv en su directorio de trabajo para las tres personas.

Personas de diseño de referencia

Nota:

• parpadeando_led.sv ya está disponible como parte del files que copia desde el subdirectorio flat/. Simplemente puede reutilizar esto file.
• Si crea el SystemVerilog files del editor de texto Intel Quartus Prime, desactive la opción Agregar file a la opción de proyecto actual, al guardar el files.

Crear revisiones

El flujo de diseño de relaciones públicas utiliza la función de revisiones de proyectos en el software Intel Quartus Prime. Su diseño inicial es la revisión base, donde define los límites de la región estática y las regiones reconfigurables en la FPGA. A partir de la revisión base, se crean múltiples revisiones. Estas revisiones contienen las diferentes implementaciones para las regiones de PR. Sin embargo, todas las revisiones de implementación de relaciones públicas utilizan los mismos resultados de enrutamiento y ubicación de nivel superior de la revisión base. Para compilar un diseño de relaciones públicas, debe crear una revisión de implementación de relaciones públicas para cada persona. Además, deberá asignar tipos de revisión para cada una de las revisiones. Los tipos de revisión disponibles son:

• Reconfiguración Parcial – Base
• Reconfiguración parcial: implementación de Persona

La siguiente tabla enumera el nombre de revisión y el tipo de revisión para cada una de las revisiones:

Nombres y tipos de revisiones

Nombre de revisión	Tipo de revisión
parpadeando_led.qsf	Reconfiguración Parcial – Base
parpadeando_led_predeterminado.qsf	Reconfiguración parcial: implementación de Persona
parpadeando_led_lento.qsf	Reconfiguración parcial: implementación de Persona
parpadeando_led_vacío.qsf	Reconfiguración parcial: implementación de Persona

Configuración del tipo de revisión base

1. Haga clic en Proyecto ➤ Revisiones.
2. En Nombre de revisión, seleccione la revisión LED parpadeante y luego haga clic en Establecer actual.
3. Haga clic en Aplicar. La revisión led parpadeante se muestra como la revisión actual.
4. Para configurar el tipo de revisión para flashing_led, haga clic en Asignaciones ➤ Configuración ➤ General.
5. Para Tipo de revisión, seleccione Reconfiguración parcial – Base y luego haga clic en Aceptar.
6. Verifique que el flashing_led.qsf ahora contenga la siguiente asignación: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Creación de revisiones de implementación

1. Para abrir el cuadro de diálogo Revisiones, haga clic en Proyecto ➤ Revisiones.
2. Para crear una nueva revisión, haga doble clic en < >.
3. En Nombre de revisión, especifique parpadeante_led_default y seleccione parpadeante_led para Basado en revisión.
4. Para el tipo de revisión, seleccione Reconfiguración parcial – Implementación de Persona.

Crear revisiones

1. De manera similar, configure el tipo de revisión para las revisiones parpadeantes_led_slow y parpadeantes_led_empty.
2. Verifique que cada .qsf file ahora contiene la siguiente asignación: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led donde place_holder es el nombre de entidad predeterminado para la revisión de implementación de PR recién creada.

Revisiones del proyecto

Compilación de la revisión base

1. Para compilar la revisión base, haga clic en Procesamiento ➤ Iniciar compilación. Alternativamente, el siguiente comando compila la revisión base: quartus_sh –flow compilar parpadeo_led -c parpadeo_led
2. Inspeccionar el flujo de bits files que generan en la salida_filedirectorio s.

Generado Files

Nombre	Tipo	Descripción
parpadeando_led.sof	Programación básica file	Se utiliza para la configuración base de chip completo
parpadeando_led.pr_partition.rbf	flujo de bits de relaciones públicas file para persona base	Se utiliza para la reconfiguración parcial de la persona base.
parpadeando_led_static.qdb	base de datos .qdb file	Base de datos finalizada file utilizado para importar la región estática.

Información relacionada

• “Plano del diseño de reconfiguración parcial” en Guía del usuario de Intel Quartus Prime Pro Edition: Reconfiguración parcial
• “Aplicación incremental de restricciones del plano de planta” en la Guía del usuario de Intel Quartus Prime Pro Edition: Reconfiguración parcial

Preparación de revisiones de implementación de relaciones públicas
Debe preparar las revisiones de implementación de PR antes de poder compilar y generar el flujo de bits de PR para la programación de dispositivos. Esta configuración incluye agregar la región estática .qdb file como la fuente file para cada revisión de implementación. Además, debe especificar la entidad correspondiente de la región de PR.

1. Para configurar la revisión actual, haga clic en Proyecto ➤ Revisiones, seleccione flashing_led_default como nombre de la revisión y luego haga clic en Establecer actual.
2. Para verificar la fuente correcta para cada revisión de implementación, haga clic en Proyecto ➤Agregar o quitar Files en Proyecto. El parpadeo_led.sv file aparece en el file lista.

Files página

1. Repita los pasos 1 a 2 para verificar la otra fuente de revisión de implementación. files:

Nombre de revisión de implementación	Fuente File
parpadeando_led_predeterminado	parpadeando_led.sv
parpadeando_led_vacío	parpadeando_led_vacío.sv
parpadeando_led_lento	parpadeando_led_lento.sv

1. Para verificar el .qdb file asociado con la partición raíz, haga clic en Asignaciones ➤ Ventana de particiones de diseño. Confirme que la base de datos de partición File especifica el flashing_led_static.qdb fileo haga doble clic en Partición de base de datos File celda para especificar esto file. Alternativamente, el siguiente comando asigna este file: set_instance_assignment -nombre QDB_FILE_PARTICIÓN\parpadeo_led_static.qdb -to |
2. En la celda Revinculación de entidad, especifique el nombre de entidad de cada partición PR que cambie en la revisión de implementación. Para la revisión de implementación de flashing_led_default, el nombre de la entidad es flashing_led. En este tutorial, sobrescribirá la instancia u_blinking_led de la compilación de la revisión base con la nueva entidad flashing_led.

Nota: Una asignación de vinculación de entidad marcador de posición se agrega automáticamente a la revisión de implementación. Sin embargo, debe cambiar el nombre de entidad predeterminado en la asignación a un nombre de entidad apropiado para su diseño.

Nombre de revisión de implementación	Reenlace de entidad
parpadeando_led_predeterminado	parpadeando_led
parpadeando_led_lento	parpadeando_led_lento
parpadeando_led_vacío	parpadeando_led_vacío

Revinculación de entidades

1. Para compilar el diseño, haga clic en Procesamiento ➤ Iniciar compilación. Alternativamente, el siguiente comando compila este proyecto: quartus_sh –flow compilar flashing_led –c flashing_led_default
2. Repita los pasos anteriores para preparar las revisiones de parpadear_led_slow y parpadear_led_empty: quartus_sh –flow compilar parpadear_led –c parpadear_led_slow quartus_sh –fluir compilar parpadear_led –c parpadear_led_empt

Nota: Puede especificar cualquier configuración específica del instalador que desee aplicar durante la compilación de la implementación del PR. Las configuraciones específicas de Fitter afectan solo el ajuste de la persona, sin afectar la región estática importada.

Programación de la placa
Este tutorial utiliza una placa de desarrollo FPGA Intel Agilex F-Series en el banco, fuera de la ranura PCIe* de su máquina host. Antes de programar la placa, asegúrese de haber completado los siguientes pasos:

1. Conecte la fuente de alimentación a la placa de desarrollo FPGA Intel Agilex F-Series.
2. Conecte el cable de descarga Intel FPGA entre el puerto USB de su PC y el puerto del cable de descarga Intel FPGA en la placa de desarrollo.

Para ejecutar el diseño en la placa de desarrollo FPGA Intel Agilex F-Series:

1. Abra el software Intel Quartus Prime y haga clic en Herramientas ➤ Programador.
2. En el Programador, haga clic en Configuración de hardware y seleccione USB-Blaster.
3. Haga clic en Detección automática y seleccione el dispositivo, AGFB014R24AR0.
4. Haga clic en Aceptar. El software Intel Quartus Prime detecta y actualiza el Programador con los tres dispositivos FPGA en la placa.
5. Seleccione el dispositivo AGFB014R24AR0, haga clic en Cambiar File y cargue el blinking_led_default.sof file.
6. Habilitar programa/configurar para flashing_led_default.sof file.
7. Haga clic en Inicio y espere a que la barra de progreso alcance el 100 %.
8. Observe los LED de la placa parpadeando a la misma frecuencia que el diseño plano original.
9. Para programar solo la región PR, haga clic con el botón derecho en el archivo flashing_led_default.sof file en el Programador y haga clic en Agregar Programación PR File.
10. Seleccione el parpadeo_led_slow.pr_partition.rbf file.
11. Deshabilitar programa/configurar para flashing_led_default.sof file.
12. Habilitar programa/configurar para flashing_led_slow.pr_partition.rbf file y haga clic en Iniciar. En el tablero, observe que el LED [0] y el LED [1] continúan parpadeando. Cuando la barra de progreso llega al 100%, el LED[2] y el LED[3] parpadean más lento.
13. Para reprogramar la región PR, haga clic derecho en el .rbf file en el Programador y haga clic en Cambiar Programación PR File.
14. Seleccione el .rbf files para que las otras dos personas observen el comportamiento en la pizarra. Cargando el blinking_led_default.rbf file hace que los LED parpadeen a una frecuencia específica y cargando el blinking_led_empty.rbf file hace que los LED permanezcan encendidos.

Programación de la placa de desarrollo FPGA Intel Agilex serie FFlujo de prueba de hardware

Las siguientes secuencias describen el flujo de pruebas de hardware de diseño de referencia.
Configuración del hardware del host externo del dispositivo Intel Agilex

Programe el FPGA auxiliar (host externo)
La siguiente secuencia describe la programación de la FPGA auxiliar que funciona como host externo del proceso PR:

1. Especifique la configuración de la interfaz de transmisión de Avalon que corresponda con el modo que seleccione (x8, x16 o x32).
2. Inicialice la plataforma programando el FPGA auxiliar utilizando el programador Intel Quartus Prime y el cable de configuración conectado.
3. Usando la FPGA auxiliar, lea las señales CONF_DONE y AVST_READY. CONF_DONE debe ser 0, AVST_READY debe ser 1. La lógica alta en este pin indica que el SDM está listo para aceptar datos de un host externo. Esta salida es parte de la E/S del SDM.

Nota: El pin CONF_DONE indica a un host externo que la transferencia de flujo de bits se realizó correctamente. Utilice estas señales sólo para monitorear el proceso completo de configuración del chip. Consulte la Guía del usuario de configuración de Intel Agilex para obtener más información sobre este pin.

Programe el DUT FPGA con SOF de chip completo a través de un host externo La siguiente secuencia describe la programación del DUT FPGA con el objeto SRAM de chip completo File (.sof) utilizando la interfaz de transmisión del host Avalon:

1. Escriba el flujo de bits completo del chip en la memoria externa DDR4 del FPGA auxiliar (host externo).
2. Configure el DUT FPGA con el chip .sof completo usando la interfaz de transmisión Avalon (x8, x16, x32).
3. Lea el estado de las señales de configuración del DUT FPGA. CONF_DONE debería ser 1, AVST_READY debería ser 0.

Especificaciones de sincronización: Controlador externo de reconfiguración parcial Intel FPGA IP

Programe el DUT FPGA con First Persona a través de un host externo

1. Aplique la congelación en la región PR objetivo en el DUT FPGA.
2. Usando la consola del sistema Intel Quartus Prime, confirme pr_request para iniciar la reconfiguración parcial. AVST_READY debería ser 1.
3. Escriba el primer flujo de bits de la persona PR en la memoria externa DDR4 del FPGA auxiliar (host externo).
4. Usando la interfaz de transmisión Avalon (x8, x16, x32), reconfigure el DUT FPGA con el flujo de bits de primera persona.
5. Para monitorear el estado del PR, haga clic en Herramientas ➤ Consola del sistema para iniciar la Consola del sistema. En la consola del sistema, supervise el estado de PR:
   • pr_error es 2: reconfiguración en proceso.
   • pr_error es 3: la reconfiguración está completa.
6. Aplique descongelación en la región PR en el DUT FPGA.

Nota: Si ocurre un error durante la operación PR, como una falla en la verificación de la versión o la verificación de la autorización, la operación PR finaliza.

Información relacionada

• Guía del usuario de configuración de Intel Agilex
• Guía del usuario de Intel Quartus Prime Pro Edition: herramientas de depuración

Historial de revisiones de documentos para AN 991: Reconfiguración parcial a través de pines de configuración (host externo) Diseño de referencia para la placa de desarrollo de FPGA Intel Agilex serie F

Versión del documento	Versión Intel Quartus Prime	Cambios
2022.11.14	22.3	• Versión inicial.

AN 991: Reconfiguración parcial a través de pines de configuración (host externo) Diseño de referencia: para placa de desarrollo FPGA Intel Agilex serie F

Respuestas a las principales preguntas frecuentes:

• Q ¿Qué es PR a través de pines de configuración?
• A Configuración de host externo en la página 3
• Q ¿Qué necesito para este diseño de referencia?
• A Requisitos de diseño de referencia en la página 6
• Q ¿Dónde puedo conseguir el diseño de referencia?
• A Requisitos de diseño de referencia en la página 6
• Q ¿Cómo realizo relaciones públicas a través de una configuración externa?
• A Tutorial de diseño de referencia en la página 6
• Q ¿Qué es una persona de relaciones públicas?
• A Definición de Personas en la página 11
• Q ¿Cómo programo la placa?
• A Programe la placa en la página 17
• Q ¿Cuáles son los problemas y limitaciones conocidos de las relaciones públicas?
• A Foros de soporte de Intel FPGA: PR
• Q ¿Tienes formación en relaciones públicas?
• A Catálogo de capacitación técnica Intel FPGA

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• IDENTIFICACIÓN: 750856
• Versión: 2022.11.14

Documentos / Recursos

Placa de desarrollo FPGA Agilex Intel 750856 [pdf] Guía del usuario 750856, 750857, 750856 Placa de desarrollo de FPGA Agilex, Placa de desarrollo de FPGA Agilex, Placa de desarrollo de FPGA, Placa de desarrollo, Placa

Referencias

• Manual de usuario