intel 750856 Agilex FPGA Ontwikkelingsraad

Produk inligting

Hierdie verwysingsontwerp is vir die Intel Agilex F-Series FPGA Development Board. Dit gebruik die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP en het 'n eenvoudige PR-streek. Die Intel Agilex Device External Host Hardware Setup bestaan ​​uit 'n eksterne toestel (Helper FPGA), 'n DUT FPGA, en jou eksterne gasheerontwerp. Die gasheerontwerp in die eksterne toestel is verantwoordelik vir die aanbieding van die PR-proses. Die PR-penne word gebruik om beide toestelle te verbind en kan enige beskikbare gebruiker-I/O's wees.

Produkgebruiksinstruksies

Eksterne gasheerkonfigurasie

Volg hierdie stappe om eksterne gasheerkonfigurasie uit te voer:

1. Skep 'n gasheerontwerp in 'n eksterne toestel om die PR-proses aan te bied.
2. Koppel die PR-penne van die eksterne toestel aan die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP in die DUT FPGA.
3. Stroom konfigurasiedata vanaf die gasheerontwerp na die Intel Agilex Avalon-stroomkoppelvlakpenne wat ooreenstem met die PR-handskudseine van die IP.

Gedeeltelike herkonfigurasie via konfigurasiepenne-operasie

Die volgende volgorde beskryf die werking van gedeeltelike herkonfigurasie via konfigurasiepenne:

1. Bevestig die pr_request-pen wat aan die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP gekoppel is.
2. Die IP beweer 'n besige sein om aan te dui dat die PR-proses aan die gang is (opsioneel).
3. As die konfigurasiestelsel gereed is vir 'n PR-operasie, word die avst_ready-pen bevestig, wat aandui dat dit gereed is om data te aanvaar.
4. Stroom die PR-konfigurasiedata oor die avst_data-penne en die avst_valid-pen, volgens die Avalon-stroomspesifikasie vir data-oordrag met terugdruk.
5. Stroom stop wanneer die avst_ready-pen gede-asserted is.
6. De-assert die avst_ready pen om aan te dui dat nie meer data nodig is vir die PR operasie.
7. Die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP bevestig die besige sein om die einde van die proses aan te dui (opsioneel).

Gedeeltelike herkonfigurasie via konfigurasiepenne (eksterne gasheer) Verwysingsontwerp

Hierdie toepassingsnota demonstreer gedeeltelike herkonfigurasie via konfigurasiepenne (eksterne gasheer) op die Intel® Agilex® F-Series FPGA-ontwikkelingsbord.

Verwysingsontwerp oorview

Die gedeeltelike herkonfigurasie (PR)-kenmerk laat jou toe om 'n gedeelte van die FPGA dinamies te herkonfigureer, terwyl die oorblywende FPGA-ontwerp aanhou funksioneer. Jy kan veelvuldige personas vir 'n spesifieke streek in jou ontwerp skep wat nie werking in gebiede buite hierdie streek beïnvloed nie. Hierdie metodologie is effektief in stelsels waar verskeie funksies dieselfde FPGA-toestelhulpbronne tyd deel. Die huidige weergawe van die Intel Quartus® Prime Pro Edition-sagteware stel 'n nuwe en vereenvoudigde samestellingvloei bekend vir gedeeltelike herkonfigurasie. Hierdie Intel Agilex-verwysingsontwerp gebruik die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP en het 'n eenvoudige PR-streek.

Intel Agilex-toestel se eksterne gasheer-hardeware-opstelling

Eksterne gasheerkonfigurasie

In eksterne gasheerkonfigurasie moet jy eers 'n gasheerontwerp in 'n eksterne toestel skep om die PR-proses aan te bied, soos Intel Agilex Device External Host Hardware Setup wys. Die gasheerontwerp stroom konfigurasiedata na die Intel Agilex Avalon-stroomkoppelvlakpenne wat ooreenstem met die PR-handskudseine wat van die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP kom. Die PR-penne wat jy gebruik om beide toestelle te verbind, kan enige beskikbare gebruiker-I/O's wees.

Die volgende volgorde beskryf die gedeeltelike herkonfigurasie via konfigurasiepennewerking:

1. Bevestig eers die pr_request-pen wat aan die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP gekoppel is.
2. Die IP beweer 'n besige sein om aan te dui dat die PR-proses aan die gang is (opsioneel).
3. As die konfigurasiestelsel gereed is om 'n PR-operasie te ondergaan, word die avst_ready-pen bevestig wat aandui dat dit gereed is om data te aanvaar.
4. Begin om die PR-konfigurasiedata oor die avst_data-penne en die avst_valid-pen te stroom, terwyl die Avalon-stroomspesifikasie vir data-oordrag met terugdruk in ag geneem word.
5. Stroom stop wanneer die avst_ready-pen gede-asserted word.
6. Nadat alle konfigurasiedata gestroom is, word die avst_ready-pen gede-asserted om aan te dui dat nie meer data vir PR-werking benodig word nie.
7. Die Gedeeltelike Herkonfigurasie Eksterne Konfigurasiebeheerder Intel FPGA IP nageregte die besige sein om die einde van die proses aan te dui (opsioneel).
8. U kan die pr_done- en pr_error-penne nagaan om te bevestig of die PR-operasie suksesvol voltooi is. As 'n fout voorkom, soos mislukking in weergawekontrolering en magtigingskontrolering, word die PR-operasie beëindig.

Verwante inligting

• Intel Agilex F-reeks FPGA-ontwikkelingskit Web Bladsy
• Intel Agilex F-Series FPGA Development Kit Gebruikersgids
• Intel Quartus Prime Pro Edition Gebruikersgids: Gedeeltelike herkonfigurasie

Gedeeltelike herkonfigurasie Eksterne konfigurasiebeheerder Intel FPGA IP
Die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder word vereis om konfigurasiepenne te gebruik om PR-data vir PR-operasie te stroom. Jy moet al die topvlak-poorte van die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP aan die pr_request-pen koppel om die handdruk van die gasheer met die veilige toestelbestuurder (SDM) vanaf die kern toe te laat. Die SDM bepaal watter tipe konfigurasiepenne om te gebruik, volgens jou MSEL-instelling.

Gedeeltelike herkonfigurasie Eksterne konfigurasiebeheerder Intel FPGA IP

Gedeeltelike herkonfigurasie Eksterne konfigurasiebeheerder-parameterinstellings

Parameter	Waarde	Beskrywing
Aktiveer besige koppelvlak	Aktiveer or Deaktiveer	Laat jou toe om die Besig-koppelvlak te aktiveer of te deaktiveer, wat 'n sein gee om aan te dui dat PR-verwerking aan die gang is tydens eksterne konfigurasie. Verstek instelling is Deaktiveer.

Gedeeltelike herkonfigurasie Eksterne konfigurasiebeheerderpoorte

Port Naam	Breedte	Rigting	Funksie
pr_versoek	1	Invoer	Dui aan dat die PR-proses gereed is om te begin. Die sein is 'n kanaal wat nie sinchroniseer is met enige kloksein nie.
pr_fout	2	Uitset	Dui 'n gedeeltelike herkonfigurasiefout aan.: • 2'b01—algemene PR-fout • 2'b11—onversoenbare bitstroomfout Hierdie seine is leipype wat nie sinchroniseer met enige klokbron nie.
pr_klaar	1	Uitset	Dui aan dat die PR-proses voltooi is. Die sein is 'n kanaal wat nie sinchroniseer is met enige kloksein nie.
begin_addr	1	Invoer	Spesifiseer die beginadres van PR-data in Active Serial Flash. Jy aktiveer hierdie sein deur óf te kies Avalon®-ST or Aktiewe reeks vir die Aktiveer Avalon-ST-penne of aktiewe reekspenne parameter. Die sein is 'n kanaal wat nie sinchroniseer is met enige kloksein nie.
herstel	1	Invoer	Aktiewe hoë, sinchrone terugstelsein.
uit_clk	1	Uitset	Klokbron wat vanaf 'n interne ossillator genereer.
besig	1	Uitset	Die IP beweer hierdie sein om aan te dui dat PR-data-oordrag aan die gang is. Jy aktiveer hierdie sein deur te kies Aktiveer vir die Aktiveer besige koppelvlak parameter.

Verwysingsontwerpvereistes

Die gebruik van hierdie verwysingsontwerp vereis die volgende:

• Installasie van die Intel Quartus Prime Pro Edition weergawe 22.3 met ondersteuning vir die Intel Agilex-toestelfamilie.
• Verbinding met die Intel Agilex F-Series FPGA-ontwikkelingsbord op die bank.
• Aflaai van die ontwerp bvample beskikbaar op die volgende plek: https://github.com/intel/fpga-partial-reconfig.

Om die ontwerp af te laai, bvample:

1. Klik Kloon of laai af.
2. Klik Laai zip af. Pak die fpga-partial-reconfig-master.zip uit file.
3. Gaan na die tutoriale/agilex_external_pr_configuration-subgids om toegang tot die verwysingsontwerp te verkry.

Verwysingsontwerp deurloop

Die volgende stappe beskryf die implementering van gedeeltelike herkonfigurasie via konfigurasiepenne (eksterne gasheer) op die Intel Agilex F-Series FPGA-ontwikkelingsbord:

• Stap 1: Aan die gang kom
• Stap 2: Skep 'n ontwerppartisie
• Stap 3: Toewysing van plasing- en roeteerstreke
• Stap 4: Voeg die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder IP by
• Stap 5: Definieer Personas
• Stap 6: Die skep van hersienings
• Stap 7: Die samestelling van die basishersiening
• Stap 8: Voorbereiding van PR Implementering Hersienings
• Stap 9: Programmering van die Raad

Stap 1: Aan die gang
Om die verwysingsontwerp te kopieer files na jou werksomgewing en stel die blinking_led plat ontwerp saam:

1. Skep 'n gids in jou werksomgewing, agilex_pcie_devkit_blinking_led_pr.
2. Kopieer die afgelaaide tutoriale/agilex_pcie_devkit_blinking_led/plat subgids na die gids, agilex_pcie_devkit_blinking_led_pr.
3. Klik in die Intel Quartus Prime Pro Edition-sagteware File ➤ Maak Project oop en kies blinking_led.qpf.
4. Om die hiërargie van die plat ontwerp uit te brei, klik Verwerking ➤ Begin ➤ Begin analise en sintese. Alternatiewelik, by die opdragreël, voer die volgende opdrag uit: quartus_syn blinking_led -c blinking_led

Skep 'n ontwerppartisie

U moet ontwerppartisies skep vir elke PR-streek wat u gedeeltelik wil herkonfigureer. Die volgende stappe skep 'n ontwerppartisie vir die u_blinking_led-instansie.

Skep ontwerppartisies

1. Regskliek op die u_blinking_led-instansie in die Project Navigator en klik Design Partition ➤ Reconfigurable. 'n Ontwerppartisie-ikoon verskyn langs elke instansie wat as 'n partisie gestel is.
2. Klik Assignments ➤ Design Partitions Window. Die venster vertoon alle ontwerppartisies in die projek.
3. Wysig die partisienaam in die Ontwerppartisies-venster deur op die naam te dubbelklik. Vir hierdie verwysingsontwerp, hernoem die partisienaam na pr_partition
   • Let wel: Wanneer jy 'n partisie skep, genereer die Intel Quartus Prime-sagteware outomaties 'n partisienaam, gebaseer op die instansienaam en hiërargiepad. Hierdie verstek partisie naam kan verskil met elke geval.
4. Om die voltooide statiese streek uit die basishersieningsamestelling uit te voer, dubbelklik op die inskrywing vir root_partition in die Post Final Export File kolom, en tik blinking_led_static. gdb.

Uitvoer van Post Finale Snapshot in Ontwerppartisies-vensterVerifieer dat die blinking_led.qsf die volgende opdragte bevat, wat ooreenstem met jou herkonfigureerbare ontwerppartisie:

Verwante inligting
"Skep ontwerppartisies" in Intel Quartus Prime Pro Edition-gebruikersgids: gedeeltelike herkonfigurasie

Toewysing van plasing en roeteerstreek vir 'n PR-partisie
Vir elke basishersiening wat jy skep, plaas die PR-ontwerpvloei die ooreenstemmende persona-kern in jou PR-partisiestreek. Om die PR-streek in die toestelvloerplan vir jou basishersiening op te spoor en toe te ken:

1. Regskliek op die u_blinking_led-instansie in die Project Navigator en klik Logic Lock Region ➤ Create New Logic Lock Region. Die streek verskyn op die Logic Lock Regions-venster.
2. Jou plasingstreek moet die blinking_led-logika insluit. Kies die plasingstreek deur die nodus in Chip Planner op te spoor. Regskliek op die u_blinking_led-streeknaam in die Logic Lock Regions-venster en klik

Vind node ➤ Vind in Chip Planner. Die u_blinking_led-streek is kleurgekodeer

Chip Planner Node Ligging vir blinking_led

1. In die Logic Lock Regions-venster, spesifiseer die plasingstreek-koördinate in die Oorsprong-kolom. Die oorsprong stem ooreen met die onderste linkerhoek van die streek. Byvoorbeeldample, om 'n plasingstreek te stel met (X1 Y1) koördinate as (163 4), spesifiseer die Oorsprong as X163_Y4. Die Intel Quartus Prime-sagteware bereken outomaties die (X2 Y2) koördinate (regs bo) vir die plasingstreek, gebaseer op die hoogte en breedte wat jy spesifiseer.
   • Let wel: Hierdie tutoriaal gebruik die (X1 Y1) koördinate – (163 4), en 'n hoogte en breedte van 20 vir die plasingstreek. Definieer enige waarde vir die plasingstreek. Maak seker dat die streek die blinking_led-logika dek.
2. Aktiveer die gereserveerde en slegs kernopsies.
3. Dubbelklik op die Routing Region opsie. Die dialoogkassie Logic Lock Routing Region Settings verskyn.
4. Kies Vaste met uitbreiding vir die Roetering tipe. As u hierdie opsie kies, word 'n uitbreidingslengte van 2 outomaties toegewys.
   • Let wel: Die roetegebied moet groter as die plasingstreek wees, om ekstra buigsaamheid vir die pasvormer te bied wanneer die enjin verskillende personas roeteer.

Logic Lock Regions-vensterVerifieer dat die blinking_led.qsf die volgende opdragte bevat, wat ooreenstem met jou vloerbeplanning:

Verwante inligting
"Vloerplan die gedeeltelike herkonfigurasie-ontwerp" in Intel Quartus Prime Pro Edition-gebruikersgids: gedeeltelike herkonfigurasie

Voeg die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP by
Die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder Intel FPGA IP koppel met die Intel Agilex PR-beheerblok om die bitstroombron te bestuur. Jy moet hierdie IP by jou ontwerp voeg om eksterne konfigurasie te implementeer. Volg hierdie stappe om die gedeeltelike herkonfigurasie-eksterne konfigurasiebeheerder by te voeg
Intel FPGA IP na jou projek:

1. Tik Gedeeltelike herkonfigurasie in die IP-katalogus-soekveld (Gereedskap ➤ IP-katalogus).
2. Dubbelklik Gedeeltelike Herkonfigurasie Eksterne Konfigurasiebeheerder Intel FPGA IP.
3. In die dialoogkassie Skep IP-variant, tik external_host_pr_ip as die File naam, en klik dan Skep. Die parameterredigeerder verskyn.
4. Vir die Aktiveer besige koppelvlak-parameter, kies Deaktiveer (die verstekinstelling). Wanneer jy hierdie sein moet gebruik, kan jy die instelling oorskakel na Aktiveer.

Aktiveer Besige koppelvlakparameter in Parameterredigeerder

1. Klik File ➤ Stoor en verlaat die parameterredigeerder sonder om die stelsel te genereer. Die parameterredigeerder genereer die external_host_pr_ip.ip IP-variasie file en voeg die file na die blinking_led-projek. AN 991: Gedeeltelike herkonfigurasie via konfigurasiepenne (eksterne gasheer) Verwysingsontwerp 750856 | 2022.11.14 AN 991:
   • Let wel:
   • a. As jy die external_host_pr_ip.ip file vanaf die pr-gids, wysig die blinking_led.qsf handmatig file om die volgende reël in te sluit: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Plaas die IP_FILE opdrag na die SDC_FILE opdragte (blinking_led. dc) in jou blinking_led.qsf file. Hierdie ordening verseker toepaslike beperking van die IP-kern van die gedeeltelike herkonfigurasiebeheerder.
   • Let wel: Om die horlosies op te spoor, moet die .sdc file vir die PR moet IP enige .sdc volg wat die horlosies skep wat die IP-kern gebruik. Jy fasiliteer hierdie bestelling deur te verseker dat die .ip file want die PR IP-kern verskyn na enige .ip files of .sdc files wat jy gebruik om hierdie horlosies in die .qsf file vir jou Intel Quartus Prime-projekhersiening. Vir meer inligting, verwys na die Gebruikersgids vir gedeeltelike herkonfigurasie IP-oplossings.

Opdatering van die topvlakontwerp

Om die top.sv file met die PR_IP-instansie:

1. Om die external_host_pr_ip-instansie by die topvlak-ontwerp te voeg, verwyder die volgende kodeblokke in die top.sv file:

Definieer personas
Hierdie verwysingsontwerp definieer drie afsonderlike personas vir die enkele PR-partisie. Om die personas in jou projek te definieer en in te sluit:

1. Skep drie SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, en blinking_led_empty.sv in jou werkgids vir die drie personas.

Verwysingsontwerppersonas

Let wel:

• blinking_led.sv is reeds beskikbaar as deel van die files jy kopieer vanaf die woonstel/ subgids. Jy kan dit eenvoudig hergebruik file.
• As jy die SystemVerilog files van die Intel Quartus Prime Text Editor, deaktiveer die Add file na huidige projek opsie, wanneer die stoor van die files.

Die skep van hersienings

Die PR-ontwerpvloei gebruik die projekhersieningsfunksie in die Intel Quartus Prime-sagteware. Jou aanvanklike ontwerp is die basishersiening, waar jy die statiese streekgrense en herkonfigureerbare streke op die FPGA definieer. Van die basishersiening skep jy verskeie hersienings. Hierdie hersienings bevat die verskillende implementerings vir die PR-streke. Alle PR-implementeringshersienings gebruik egter dieselfde topvlakplasing- en roeteresultate vanaf die basishersiening. Om 'n PR-ontwerp saam te stel, moet jy 'n PR-implementeringshersiening vir elke persona skep. Daarbenewens moet jy hersieningstipes vir elk van die hersienings toewys. Die beskikbare hersieningstipes is:

• Gedeeltelike herkonfigurasie – basis
• Gedeeltelike herkonfigurasie – Persona-implementering

Die volgende tabel lys die hersieningsnaam en die hersieningstipe vir elk van die hersienings:

Hersieningsname en tipes

Hersiening Naam	Hersiening Tipe
blinking_led.qsf	Gedeeltelike herkonfigurasie – basis
blinking_led_default.qsf	Gedeeltelike herkonfigurasie – Persona-implementering
blinking_led_slow.qsf	Gedeeltelike herkonfigurasie – Persona-implementering
blinking_led_empty.qsf	Gedeeltelike herkonfigurasie – Persona-implementering

Stel die Base Revision Type in

1. Klik Projek ➤ Hersienings.
2. In Hersieningsnaam, kies die blinking_led hersiening, en klik dan Stel huidige.
3. Klik Toepas. Die blinking_led hersiening vertoon as die huidige hersiening.
4. Om die hersieningstipe vir blinking_led te stel, klik Opdragte ➤ Instellings ➤ Algemeen.
5. Vir Hersieningstipe, kies Gedeeltelike herkonfigurasie – Basis, en klik dan OK.
6. Verifieer dat die blinking_led.qsf nou die volgende opdrag bevat: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Die skep van implementeringshersienings

1. Om die Hersienings dialoogkassie oop te maak, klik Projek ➤ Hersienings.
2. Om 'n nuwe hersiening te skep, dubbelklik op < >.
3. In Hersieningsnaam, spesifiseer blinking_led_default en kies blinking_led vir Gebaseer op hersiening.
4. Vir die tipe hersiening, kies Gedeeltelike herkonfigurasie – PersonaImplementasie.

Die skep van hersienings

1. Stel net so die Hersiening tipe vir blinking_led_slow en blinking_led_empty hersienings.
2. Verifieer dat elke .qsf file bevat nou die volgende opdrag: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led waar, place_holder die verstek entiteit naam is vir die nuutgeskepte PR implementering hersiening.

Projek Hersienings

Die samestelling van die basishersiening

1. Om die basishersiening saam te stel, klik Verwerking ➤ Begin samestelling. Alternatiewelik stel die volgende opdrag die basishersiening saam: quartus_sh –flow compile blinking_led -c blinking_led
2. Inspekteer die bitstroom files wat in die uitset_ genereerfilese gids.

Gegenereer Files

Naam	Tik	Beskrywing
blinking_led.sof	Basis programmering file	Word gebruik vir volskyfie-basiskonfigurasie
blinking_led.pr_partition.rbf	PR bitstroom file vir basiese persona	Word gebruik vir gedeeltelike herkonfigurasie van basispersoonlikheid.
blinking_led_static.qdb	.qdb databasis file	Gefinaliseerde databasis file gebruik om die statiese streek in te voer.

Verwante inligting

• "Vloerplan die gedeeltelike herkonfigurasie-ontwerp" in Intel Quartus Prime Pro Edition-gebruikersgids: gedeeltelike herkonfigurasie
• "Toepassing van vloerplan-beperkings inkrementeel" in Intel Quartus Prime Pro Edition-gebruikersgids: gedeeltelike herkonfigurasie

Voorbereiding van PR Implementering Hersienings
U moet die PR-implementeringshersienings voorberei voordat u die PR-bitstroom vir toestelprogrammering kan saamstel en genereer. Hierdie opstelling sluit die byvoeging van die statiese streek .qdb in file as die bron file vir elke implementeringshersiening. Daarbenewens moet u die ooreenstemmende entiteit van die PR-streek spesifiseer.

1. Om die huidige hersiening te stel, klik Projek ➤ Hersienings, kies blinking_led_default as die Hersieningsnaam, en klik dan Stel huidige.
2. Om die korrekte bron vir elke implementeringshersiening te verifieer, klik Projek ➤Voeg by/verwyder Files in Projek. Die blinking_led.sv file verskyn in die file lys.

Filese Bladsy

1. Herhaal stappe 1 tot 2 om die ander implementeringshersieningsbron te verifieer files:

Implementering Hersiening Naam	Bron File
blinking_led_default	blinking_led.sv
flikkerend_leeg	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Om die .qdb file geassosieer met die wortelpartisie, klik Assignments ➤ Design Partitions Window. Bevestig dat die partisiedatabasis File spesifiseer die blinking_led_static.qdb file, of dubbelklik op die partisiedatabasis File sel om dit te spesifiseer file. Alternatiewelik ken die volgende opdrag dit toe file: set_instance_assignment -naam QDB_FILE_PARTISIE \ blinking_led_static.qdb -to |
2. In die Entity Re-binding sel, spesifiseer die entiteit naam van elke PR partisie wat jy verander in die implementering hersiening. Vir die blinking_led_default implementering hersiening, is die entiteit naam blinking_led. In hierdie tutoriaal oorskryf jy die u_blinking_led-instansie vanaf die basishersieningsamestelling met die nuwe blinking_led-entiteit.

Let wel: 'n Plekhouer-entiteit-herbinding-opdrag word outomaties by die implementeringshersiening gevoeg. Jy moet egter die verstek entiteit naam in die opdrag verander na 'n gepaste entiteit naam vir jou ontwerp.

Implementering Hersiening Naam	Entiteit Herbinding
blinking_led_default	knipper_gelei
blinking_led_slow	blinking_led_slow
flikkerend_leeg	flikkerend_leeg

Entiteit Herbinding

1. Om die ontwerp saam te stel, klik Verwerking ➤ Begin samestelling. Alternatiewelik stel die volgende opdrag hierdie projek saam: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Herhaal die stappe hierbo om blinking_led_slow en blinking_led_empty hersienings voor te berei: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Let wel: Jy kan enige Fitter spesifieke instellings spesifiseer wat jy wil toepas tydens die PR implementering samestelling. Pasmaakspesifieke instellings beïnvloed slegs die pasvorm van die persona, sonder om die ingevoerde statiese streek te beïnvloed.

Programmering van die Raad
Hierdie tutoriaal gebruik 'n Intel Agilex F-Series FPGA-ontwikkelingsbord op die bank, buite die PCIe*-gleuf in jou gasheermasjien. Voordat jy die bord programmeer, maak seker dat jy die volgende stappe voltooi het:

1. Koppel die kragtoevoer aan die Intel Agilex F-Series FPGA-ontwikkelingsbord.
2. Koppel die Intel FPGA-aflaaikabel tussen jou rekenaar se USB-poort en die Intel FPGA-aflaaikabelpoort op die ontwikkelingsbord.

Om die ontwerp op die Intel Agilex F-Series FPGA-ontwikkelingsbord uit te voer:

1. Maak die Intel Quartus Prime-sagteware oop en klik Tools ➤ Programmer.
2. Klik in die programmeerder Hardware Setup en kies USB-Blaster.
3. Klik Auto Detect en kies die toestel, AGFB014R24AR0.
4. Klik OK. Die Intel Quartus Prime-sagteware bespeur en werk die Programmeerder op met die drie FPGA-toestelle op die bord.
5. Kies die AGFB014R24AR0-toestel, klik Verander File en laai die blinking_led_default.sof file.
6. Aktiveer Program/Konfigureer vir blinking_led_default.sof file.
7. Klik Start en wag vir die vorderingsbalk om 100% te bereik.
8. Let op die LED's op die bord wat teen dieselfde frekwensie as die oorspronklike plat ontwerp flikker.
9. Om slegs die PR-streek te programmeer, regskliek die blinking_led_default.sof file in die Programmeerder en klik Voeg PR-programmering by File.
10. Kies die blinking_led_slow.pr_partition.rbf file.
11. Deaktiveer Program/Konfigureer vir blinking_led_default.sof file.
12. Aktiveer Program/Konfigureer vir blinking_led_slow.pr_partition.rbf file en klik Start. Op die bord, let op LED[0] en LED[1] wat aanhou flikker. Wanneer die vorderingsbalk 100% bereik, flikker LED[2] en LED[3] stadiger.
13. Om die PR-streek te herprogrammeer, klik met die rechtermuisknop op die .rbf file in die Programmeerder en klik Verander PR-programmering File.
14. Kies die .rbf files vir die ander twee personas om die gedrag op die bord waar te neem. Laai tans die blinking_led_default.rbf file veroorsaak dat die LED's teen 'n spesifieke frekwensie flikker, en laai die blinking_led_empty.rbf file veroorsaak dat die LED's AAN bly.

Programmering van die Intel Agilex F-Series FPGA Development BoardHardeware toetsvloei

Die volgende reekse beskryf die verwysingsontwerp hardeware toetsvloei.
Intel Agilex-toestel se eksterne gasheer-hardeware-opstelling

Programmeer die Helper FPGA (Eksterne Gasheer)
Die volgende volgorde beskryf die programmering van die helper FPGA wat funksioneer as die PR proses eksterne gasheer:

1. Spesifiseer die Avalon-stroomkoppelvlak-instelling wat ooreenstem met die modus wat jy kies (x8, x16 of x32).
2. Inisialiseer die platform deur die helper FPGA te programmeer deur die Intel Quartus Prime Programmer en gekoppelde konfigurasiekabel te gebruik.
3. Gebruik die helper FPGA, lees die CONF_DONE en AVST_READY seine. CONF_DONE moet 0 wees, AVST_READY moet 1 wees. Logika hoog op hierdie pen dui aan dat die SDM gereed is om data van 'n eksterne gasheer te aanvaar. Hierdie uitset is deel van die SDM I/O.

Let wel: Die CONF_DONE-pen dui aan 'n eksterne gasheer dat bitstroomoordrag suksesvol is. Gebruik hierdie seine slegs om die volle chipkonfigurasieproses te monitor. Verwys na die Intel Agilex Configuration User Guide vir meer inligting oor hierdie pen.

Programmeer die DUT FPGA met Full Chip SOF via eksterne gasheer Die volgende volgorde beskryf die programmering van die DUT FPGA met die volle chip SRAM Object File (.sof) met behulp van die gasheer Avalon-stroomkoppelvlak:

1. Skryf die volle chip bitstroom in die DDR4 eksterne geheue van die helper FPGA (eksterne gasheer).
2. Konfigureer die DUT FPGA met die volle skyfie .sof deur die Avalon-stroomkoppelvlak (x8, x16, x32) te gebruik.
3. Lees die status DUT FPGA konfigurasie seine. CONF_DONE moet 1 wees, AVST_READY moet 0 wees.

Tydsberekeningspesifikasies: Gedeeltelike herkonfigurasie eksterne kontroleerder Intel FPGA IP

Programmeer die DUT FPGA met die First Persona via eksterne gasheer

1. Pas die vriespunt toe op die teiken PR-streek in die DUT FPGA.
2. Gebruik die Intel Quartus Prime System Console, beweer pr_request om die gedeeltelike herkonfigurasie te begin. AVST_READY moet 1 wees.
3. Skryf die eerste PR persona bitstroom in die DDR4 eksterne geheue van die helper FPGA (eksterne gasheer).
4. Gebruik Avalon-stroomkoppelvlak (x8, x16, x32), herkonfigureer die DUT FPGA met die eerste persona-bitstroom.
5. Om die PR-status te monitor, klik Tools ➤ System Console om System Console te begin. In System Console, monitor die PR-status:
   • pr_error is 2—herkonfigurasie in proses.
   • pr_error is 3—herkonfigurasie is voltooi.
6. Dien unfreeze toe op die PR-streek in die DUT FPGA.

Let wel: As 'n fout tydens PR-operasie voorkom, soos mislukking in weergawekontrolering of magtigingskontrolering, beëindig die PR-operasie.

Verwante inligting

• Intel Agilex Configuration User Guide
• Intel Quartus Prime Pro Edition Gebruikersgids: Ontfoutnutsgoed

Dokumenthersieningsgeskiedenis vir AN 991: Gedeeltelike herkonfigurasie via konfigurasiepenne (eksterne gasheer) Verwysingsontwerp vir Intel Agilex F-Series FPGA Development Board

Dokument weergawe	Intel Quartus Prime weergawe	Veranderinge
2022.11.14	22.3	• Aanvanklike vrystelling.

AN 991: Gedeeltelike herkonfigurasie via konfigurasiepenne (eksterne gasheer) Verwysingsontwerp: vir Intel Agilex F-Series FPGA Development Board

Antwoorde op Top Gereelde Vrae:

• Q Wat is PR via konfigurasiepenne?
• A Eksterne gasheerkonfigurasie op bladsy 3
• Q Wat het ek nodig vir hierdie verwysingsontwerp?
• A Verwys na Ontwerpvereistes op bladsy 6
• Q Waar kan ek die verwysingsontwerp kry?
• A Verwys na Ontwerpvereistes op bladsy 6
• Q Hoe voer ek PR uit via eksterne konfigurasie?
• A Verwys na Design Walkthrough op bladsy 6
• Q Wat is 'n PR-persoonlikheid?
• A Definieer personas op bladsy 11
• Q Hoe programmeer ek die bord?
• A Programmeer die Raad op bladsy 17
• Q Wat is die PR bekende kwessies en beperkings?
• A Intel FPGA Ondersteuningsforums: PR
• Q Het jy opleiding oor PR?
• A Intel FPGA Tegniese Opleidingskatalogus

Aanlyn weergawe Stuur terugvoer

• ID: 750856
• Weergawe: 2022.11.14

Dokumente / Hulpbronne

intel 750856 Agilex FPGA Ontwikkelingsraad [pdf] Gebruikersgids 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Verwysings

• Gebruikershandleiding