intel 750856 Agilex FPGA Development Board

Produktinformasjon

Denne referansedesignen er for Intel Agilex F-Series FPGA Development Board. Den bruker den eksterne konfigurasjonskontrolleren for delvis omkonfigurering Intel FPGA IP og har en enkel PR-region. Intel Agilex Device External Host Hardware Setup består av en ekstern enhet (Helper FPGA), en DUT FPGA og din eksterne vertsdesign. Vertsdesignet i den eksterne enheten er ansvarlig for å være vert for PR-prosessen. PR-pinnene brukes til å koble til begge enhetene og kan være alle tilgjengelige bruker-I/O-er.

Produktbruksinstruksjoner

Ekstern vertskonfigurasjon

Følg disse trinnene for å utføre ekstern vertskonfigurasjon:

1. Lag et vertsdesign i en ekstern enhet for å være vert for PR-prosessen.
2. Koble PR-pinnene fra den eksterne enheten til Partial Reconfiguration External Configuration Controller Intel FPGA IP i DUT FPGA.
3. Strøm konfigurasjonsdata fra vertsdesignet til Intel Agilex Avalon-strømmingsgrensesnittpinnene som tilsvarer PR-handshaking-signalene fra IP-en.

Delvis rekonfigurering via konfigurasjonspinneroperasjon

Følgende sekvens beskriver operasjonen av delvis rekonfigurasjon via konfigurasjonspinner:

1. Bekreft pr_request-pinnen som er koblet til den eksterne konfigurasjonskontrolleren for delvis rekonfigurasjon Intel FPGA IP.
2. IP-en hevder et opptattsignal for å indikere at PR-prosessen pågår (valgfritt).
3. Hvis konfigurasjonssystemet er klart for en PR-operasjon, bekreftes avst_ready-pinnen, noe som indikerer at den er klar til å akseptere data.
4. Strøm PR-konfigurasjonsdata over avst_data-pinnene og avst_valid-pinnen, følg Avalon-strømningsspesifikasjonen for dataoverføring med mottrykk.
5. Streaming stopper når avst_ready-pinnen er deaktivert.
6. Fjern avst_ready-pinnen for å indikere at det ikke kreves flere data for PR-operasjonen.
7. Partial Reconfiguration External Configuration Controller Intel FPGA IP deaktiverer opptattsignalet for å indikere slutten av prosessen (valgfritt).

Delvis rekonfigurering via konfigurasjonspinner (ekstern vert) referansedesign

Dette applikasjonsnotatet demonstrerer delvis rekonfigurering via konfigurasjonspinner (ekstern vert) på Intel® Agilex® F-Series FPGA-utviklingskortet.

Referansedesign overview

Funksjonen for delvis rekonfigurering (PR) lar deg rekonfigurere en del av FPGA dynamisk, mens den gjenværende FPGA-designen fortsetter å fungere. Du kan opprette flere personas for en bestemt region i designet ditt som ikke påvirker driften i områder utenfor denne regionen. Denne metoden er effektiv i systemer der flere funksjoner deler de samme FPGA-enhetsressursene. Den nåværende versjonen av Intel Quartus® Prime Pro Edition-programvaren introduserer en ny og forenklet kompileringsflyt for delvis rekonfigurering. Denne Intel Agilex-referansedesignen bruker den eksterne konfigurasjonskontrolleren for delvis omkonfigurering Intel FPGA IP og har en enkel PR-region.

Oppsett av maskinvare for Intel Agilex-enhet for ekstern vert

Ekstern vertskonfigurasjon

I ekstern vertskonfigurasjon må du først lage et vertsdesign i en ekstern enhet for å være vert for PR-prosessen, som Intel Agilex Device External Host Hardware Setup viser. Vertsdesignet strømmer konfigurasjonsdata til Intel Agilex Avalon-strømmingsgrensesnittpinnene som tilsvarer PR-handshaking-signalene som kommer fra Partial Reconfiguration External Configuration Controller Intel FPGA IP. PR-pinnene du bruker for å koble til begge enhetene kan være alle tilgjengelige bruker-I/O-er.

Følgende sekvens beskriver den delvise rekonfigurasjonen via konfigurasjonspinners operasjon:

1. Angi først pr_request-pinnen som er koblet til Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. IP-en hevder et opptattsignal for å indikere at PR-prosessen pågår (valgfritt).
3. Hvis konfigurasjonssystemet er klart til å gjennomgå en PR-operasjon, bekreftes avst_ready-pinnen som indikerer at den er klar til å akseptere data.
4. Begynn å strømme PR-konfigurasjonsdataene over avst_data-pinnene og avst_valid-pinnen, mens du observerer Avalon-streamingspesifikasjonen for dataoverføring med mottrykk.
5. Streaming stopper hver gang avst_ready-pinnen blir deaktivert.
6. Etter strømming av alle konfigurasjonsdata, blir avst_ready-pinnen deaktivert for å indikere at det ikke kreves mer data for PR-drift.
7. Den eksterne konfigurasjonskontrolleren for delvis omkonfigurering Intel FPGA IP desserter opptattsignalet for å indikere slutten av prosessen (valgfritt).
8. Du kan sjekke pinnene pr_done og pr_error for å bekrefte om PR-operasjonen ble fullført. Hvis det oppstår en feil, for eksempel feil i versjonskontroll og autorisasjonskontroll, avsluttes PR-operasjonen.

Relatert informasjon

• Intel Agilex F-Series FPGA Development Kit Web Side
• Brukerveiledning for Intel Agilex F-Series FPGA Development Kit
• Intel Quartus Prime Pro Edition brukerveiledning: Delvis rekonfigurering

Delvis rekonfigurering Ekstern konfigurasjonskontroller Intel FPGA IP
Den eksterne konfigurasjonskontrolleren for delvis omkonfigurering er nødvendig for å bruke konfigurasjonspinner for å streame PR-data for PR-drift. Du må koble alle toppnivåportene til Partial Reconfiguration External Configuration Controller Intel FPGA IP til pr_request-pinnen for å tillate handshaking av verten med sikker enhetsbehandling (SDM) fra kjernen. SDM bestemmer hvilke typer konfigurasjonspinner som skal brukes, i henhold til MSEL-innstillingen din.

Delvis rekonfigurering Ekstern konfigurasjonskontroller Intel FPGA IP

Delvis rekonfigurering Ekstern konfigurasjonskontroller-parameterinnstillinger

Parameter	Verdi	Beskrivelse
Aktiver opptatt grensesnitt	Aktiver or Deaktiver	Lar deg aktivere eller deaktivere Busy-grensesnittet, som gir et signal for å indikere at PR-behandling pågår under ekstern konfigurasjon. Standardinnstillingen er Deaktiver.

Delvis rekonfigurasjon Eksterne konfigurasjonskontrollporter

Portnavn	Bredde	Retning	Funksjon
pr_forespørsel	1	Inndata	Indikerer at PR-prosessen er klar til å begynne. Signalet er en kanal som ikke er synkron med noe klokkesignal.
pr_feil	2	Produksjon	Indikerer en delvis rekonfigureringsfeil.: • 2'b01—generell PR-feil • 2'b11—inkompatibel bitstrømsfeil Disse signalene er kanaler som ikke er synkrone med noen klokkekilde.
pr_ferdig	1	Produksjon	Indikerer at PR-prosessen er fullført. Signalet er en kanal som ikke er synkron med noe klokkesignal.
start_addr	1	Inndata	Angir startadressen til PR-data i Active Serial Flash. Du aktiverer dette signalet ved å velge enten Avalon®-ST or Aktiv serienummer for Aktiver Avalon-ST Pins eller Active Serial Pins parameter. Signalet er en kanal som ikke er synkron med noe klokkesignal.
tilbakestille	1	Inndata	Aktivt høyt, synkront tilbakestillingssignal.
ut_clk	1	Produksjon	Klokkekilde som genereres fra en intern oscillator.
travel	1	Produksjon	IP-en hevder dette signalet for å indikere at PR-dataoverføring pågår. Du aktiverer dette signalet ved å velge Aktiver for Aktiver opptatt grensesnitt parameter.

Referansedesignkrav

Bruk av dette referansedesignet krever følgende:

• Installasjon av Intel Quartus Prime Pro Edition versjon 22.3 med støtte for Intel Agilex-enhetsfamilien.
• Tilkobling til Intel Agilex F-Series FPGA-utviklingskortet på benken.
• Last ned design eksample tilgjengelig på følgende sted: https://github.com/intel/fpga-partial-reconfig.

For å laste ned designet eksampde:

1. Klikk Klon eller last ned.
2. Klikk Last ned ZIP. Pakk ut filen fpga-partial-reconfig-master.zip file.
3. Naviger til tutorials/agilex_external_pr_configuration undermappen for å få tilgang til referansedesignet.

Referanse Design Walkthrough

Følgende trinn beskriver implementeringen av delvis rekonfigurasjon via konfigurasjonspinner (ekstern vert) på Intel Agilex F-Series FPGA-utviklingskortet:

• Trinn 1: Starter
• Trinn 2: Opprette en designpartisjon
• Trinn 3: Tildeling av plassering og ruting regioner
• Trinn 4: Legge til IP for ekstern konfigurasjonskontroller for delvis omkonfigurering
• Trinn 5: Definere personas
• Trinn 6: Opprette revisjoner
• Trinn 7: Kompilere grunnrevisjonen
• Trinn 8: Utarbeidelse av PR-implementeringsrevisjoner
• Trinn 9: Programmering av styret

Trinn 1: Komme i gang
For å kopiere referansedesignet files til arbeidsmiljøet ditt og kompiler den blinking_led flat design:

1. Lag en katalog i arbeidsmiljøet ditt, agilex_pcie_devkit_blinking_led_pr.
2. Kopier de nedlastede veiledningene/agilex_pcie_devkit_blinking_led/flat undermappen til katalogen, agilex_pcie_devkit_blinking_led_pr.
3. I Intel Quartus Prime Pro Edition-programvaren klikker du File ➤ Åpne Project og velg blinking_led.qpf.
4. For å utdype hierarkiet til det flate designet, klikk Behandling ➤ Start ➤ Start Analyse og syntese. Alternativt, på kommandolinjen, kjør følgende kommando: quartus_syn blinking_led -c blinking_led

Opprette en designpartisjon

Du må opprette designpartisjoner for hver PR-region som du vil delvis rekonfigurere. Følgende trinn oppretter en designpartisjon for u_blinking_led-forekomsten.

Opprette designpartisjoner

1. Høyreklikk u_blinking_led-forekomsten i Project Navigator og klikk Design Partition ➤ Reconfigurable. Et designpartisjonsikon vises ved siden av hver forekomst som er angitt som en partisjon.
2. Klikk på Assignments ➤ Design Partitions Window. Vinduet viser alle designpartisjoner i prosjektet.
3. Rediger partisjonsnavnet i Design Partitions-vinduet ved å dobbeltklikke på navnet. For denne referansedesignen, gi nytt navn til partisjonsnavnet til pr_partisjon
   • Note: Når du oppretter en partisjon, genererer Intel Quartus Prime-programvaren automatisk et partisjonsnavn, basert på forekomstnavnet og hierarkibanen. Dette standard partisjonsnavnet kan variere med hver forekomst.
4. For å eksportere den ferdigstilte statiske regionen fra basisrevisjonskompileringen, dobbeltklikk på oppføringen for root_partition i Post Final Export File kolonne, og skriv blinking_led_static. gdb.

Eksporterer Post Final Snapshot i Design Partitions WindowBekreft at blinking_led.qsf inneholder følgende tilordninger, som tilsvarer den rekonfigurerbare designpartisjonen din:

Relatert informasjon
"Create Design Partitions" i Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Tildeling av plassering og ruting-region for en PR-partisjon
For hver basisrevisjon du oppretter, plasserer PR-designflyten den tilsvarende personakjernen i PR-partisjonsregionen din. For å finne og tilordne PR-regionen i enhetens gulvplan for baserevisjonen:

1. Høyreklikk u_blinking_led-forekomsten i Project Navigator og klikk Logic Lock Region ➤ Create New Logic Lock Region. Regionen vises i vinduet Logic Lock Regions.
2. Plasseringsregionen din må inneholde blinking_led-logikken. Velg plasseringsregionen ved å finne noden i Chip Planner. Høyreklikk u_blinking_led-regionnavnet i Logic Lock Regions-vinduet og klikk

Finn node ➤ Finn i Chip Planner. U_blinking_led-området er fargekodet

Chip Planner Node Plassering for blinking_led

1. I vinduet Logic Lock Regions angir du plasseringsregionkoordinatene i Opprinnelseskolonnen. Opprinnelsen tilsvarer det nedre venstre hjørnet av regionen. For eksample, for å sette et plasseringsområde med (X1 Y1) koordinater som (163 4), spesifiser opprinnelsen som X163_Y4. Intel Quartus Prime-programvaren beregner automatisk (X2 Y2) koordinatene (øverst til høyre) for plasseringsregionen, basert på høyden og bredden du angir.
   • Note: Denne opplæringen bruker (X1 Y1)-koordinatene – (163 4), og en høyde og bredde på 20 for plasseringsregionen. Definer en hvilken som helst verdi for plasseringsregionen. Sørg for at området dekker blinking_led-logikken.
2. Aktiver alternativene Reservert og Kun kjerne.
3. Dobbeltklikk på alternativet Ruting Region. Dialogboksen Logic Lock Ruting Region Settings vises.
4. Velg Fast med utvidelse for Ruting-typen. Hvis du velger dette alternativet, tildeles automatisk en utvidelseslengde på 2.
   • Note: Ruteområdet må være større enn plasseringsområdet for å gi montøren ekstra fleksibilitet når motoren dirigerer forskjellige personas.

Vinduet Logic Lock RegionsBekreft at blinking_led.qsf inneholder følgende oppgaver, som tilsvarer planleggingen din:

Relatert informasjon
"Planlegg det delvise rekonfigurasjonsdesignet" i Intel Quartus Prime Pro Edition brukerveiledning: delvis rekonfigurasjon

Legge til den eksterne konfigurasjonskontrolleren for delvis omkonfigurering Intel FPGA IP
Partial Reconfiguration External Configuration Controller Intel FPGA IP grensesnitt med Intel Agilex PR-kontrollblokken for å administrere bitstrømkilden. Du må legge til denne IP-en til designet for å implementere ekstern konfigurasjon. Følg disse trinnene for å legge til den eksterne konfigurasjonskontrolleren for delvis omkonfigurering
Intel FPGA IP til prosjektet ditt:

1. Skriv inn Partial Reconfiguration i søkefeltet for IP Catalog (Verktøy ➤ IP Catalog).
2. Dobbeltklikk på Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. I dialogboksen Opprett IP-variant skriver du inn external_host_pr_ip som File navn, og klikk deretter Opprett. Parametereditoren vises.
4. For parameteren Aktiver opptatt grensesnitt, velg Deaktiver (standardinnstillingen). Når du trenger å bruke dette signalet, kan du bytte innstillingen til Aktiver.

Aktiver Busy Interface Parameter i Parameter Editor

1. Klikk File ➤ Lagre og gå ut av parametereditoren uten å generere systemet. Parametereditoren genererer external_host_pr_ip.ip IP-varianten file og legger til file til blinking_led-prosjektet. AN 991: Delvis rekonfigurering via konfigurasjonspinner (ekstern vert) Referansedesign 750856 | 2022.11.14 AN 991:
   • Note:
   • a. Hvis du kopierer external_host_pr_ip.ip file fra pr-katalogen, rediger blinking_led.qsf manuelt file for å inkludere følgende linje: set_global_assignment -navn IP_FILE pr_ip.ip
   • b. Plasser IP_FILE oppdrag etter SDC_FILE oppgaver (blinking_led. dc) i blinking_led.qsf file. Denne rekkefølgen sikrer passende begrensning av den delvise omkonfigureringskontrollerens IP-kjerne.
   • Note: For å oppdage klokkene bruker .sdc file for PR må IP-en følge enhver .sdc som lager klokkene som IP-kjernen bruker. Du forenkler denne bestillingen ved å sørge for at .ip file for PR-IP-kjernen vises etter enhver .ip files eller .sdc files som du bruker til å definere disse klokkene i .qsf file for din Intel Quartus Prime-prosjektrevisjon. For mer informasjon, se Brukerhåndboken for delvis omkonfigurering av IP-løsninger.

Oppdatering av toppnivådesign

For å oppdatere top.sv file med PR_IP-forekomsten:

1. For å legge til external_host_pr_ip-forekomsten til toppnivådesignet, fjern kommentarene til følgende kodeblokker i top.sv file:

Definere personas
Denne referansedesignen definerer tre separate personas for den enkle PR-partisjonen. For å definere og inkludere personas i prosjektet ditt:

1. Lag tre SystemVerilog files, blinking_led.sv, blinking_led_slow.sv og blinking_led_empty.sv i arbeidskatalogen for de tre personasene.

Referansedesignpersonas

Note:

• blinking_led.sv er allerede tilgjengelig som en del av files du kopierer fra flat/ underkatalogen. Du kan ganske enkelt gjenbruke dette file.
• Hvis du oppretter SystemVerilog files fra Intel Quartus Prime Text Editor, deaktiver Legg til file til gjeldende prosjektalternativ, når du lagrer files.

Opprette revisjoner

PR-designflyten bruker funksjonen for prosjektrevisjoner i Intel Quartus Prime-programvaren. Det første designet ditt er basisrevisjonen, der du definerer de statiske regiongrensene og rekonfigurerbare områdene på FPGA. Fra basisrevisjonen oppretter du flere revisjoner. Disse revisjonene inneholder de forskjellige implementeringene for PR-regionene. Imidlertid bruker alle PR-implementeringsrevisjoner de samme plasserings- og ruteresultatene på toppnivå fra basisrevisjonen. For å kompilere et PR-design, må du lage en PR-implementeringsrevisjon for hver persona. I tillegg må du tilordne revisjonstyper for hver av revisjonene. De tilgjengelige revisjonstypene er:

• Delvis rekonfigurering – Base
• Delvis rekonfigurering – Persona-implementering

Følgende tabell viser revisjonsnavnet og revisjonstypen for hver av revisjonene:

Revisjonsnavn og typer

Revisjonsnavn	Revisjonstype
blinking_led.qsf	Delvis rekonfigurering – Base
blinking_led_default.qsf	Delvis rekonfigurering – Persona-implementering
blinking_led_slow.qsf	Delvis rekonfigurering – Persona-implementering
blinking_led_empty.qsf	Delvis rekonfigurering – Persona-implementering

Innstilling av baserevisjonstype

1. Klikk Prosjekt ➤ Revisjoner.
2. I revisjonsnavn velger du blinking_led revisjonen, og klikker deretter Angi gjeldende.
3. Klikk på Bruk. Revisjonen blinking_led vises som gjeldende revisjon.
4. For å angi revisjonstype for blinking_led, klikk på Oppdrag ➤ Innstillinger ➤ Generelt.
5. For revisjonstype, velg Delvis rekonfigurasjon – Base, og klikk deretter OK.
6. Bekreft at blinking_led.qsf nå inneholder følgende oppgave: ##blinking_led.qsf set_global_assignment -navn REVISION_TYPE PR_BASE

Opprette implementeringsrevisjoner

1. For å åpne Revisjoner-dialogboksen, klikk Prosjekt ➤ Revisjoner.
2. For å opprette en ny revisjon, dobbeltklikk < >.
3. I revisjonsnavn, spesifiser blinking_led_default og velg blinking_led for Basert på revisjon.
4. For revisjonstypen velger du Delvis rekonfigurasjon – Personimplementering.

Opprette revisjoner

1. På samme måte angir du revisjonstypen for blinking_led_slow og blinking_led_empty revisjoner.
2. Kontroller at hver .qsf file inneholder nå følgende tilordning: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led hvor, place_holder er standard enhetsnavn for den nyopprettede PR-implementeringsrevisjonen.

Prosjektrevisjoner

Kompilere grunnrevisjonen

1. For å kompilere grunnrevisjonen, klikk Behandling ➤ Start kompilering. Alternativt kompilerer følgende kommando grunnrevisjonen: quartus_sh –flow compile blinking_led -c blinking_led
2. Inspiser bitstrømmen files som genererer i output_files katalog.

Generert Files

Navn	Type	Beskrivelse
blinking_led.sof	Grunnleggende programmering file	Brukes for full-chip basekonfigurasjon
blinking_led.pr_partition.rbf	PR bitstrøm file for grunnleggende persona	Brukes til delvis rekonfigurering av basepersona.
blinking_led_static.qdb	.qdb-database file	Fullført database file brukes til å importere den statiske regionen.

Relatert informasjon

• "Planlegg det delvise rekonfigurasjonsdesignet" i Intel Quartus Prime Pro Edition brukerveiledning: delvis rekonfigurasjon
• "Bruk av gulvplansbegrensninger trinnvis" i brukerveiledningen for Intel Quartus Prime Pro Edition: Delvis rekonfigurering

Utarbeidelse av PR-implementeringsrevisjoner
Du må forberede PR-implementeringsrevisjonene før du kan kompilere og generere PR-bitstrømmen for enhetsprogrammering. Dette oppsettet inkluderer å legge til det statiske området .qdb file som kilde file for hver implementeringsrevisjon. I tillegg må du spesifisere den tilsvarende enheten i PR-regionen.

1. For å angi gjeldende revisjon, klikk Prosjekt ➤ Revisjoner, velg blinking_led_default som revisjonsnavn, og klikk deretter Angi gjeldende.
2. For å bekrefte riktig kilde for hver implementeringsrevisjon, klikk Prosjekt ➤Legg til/fjern Files i Prosjekt. Den blinking_led.sv file vises i file liste.

Files side

1. Gjenta trinn 1 til 2 for å bekrefte den andre implementeringsrevisjonskilden files:

Implementeringsrevisjonsnavn	Kilde File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. For å bekrefte .qdb file knyttet til rotpartisjonen, klikk på Assignments ➤ Design Partitions Window. Bekreft at partisjonsdatabasen File spesifiserer blinking_led_static.qdb file, eller dobbeltklikk på partisjonsdatabasen File celle for å spesifisere dette file. Alternativt tildeler følgende kommando dette file: set_instance_assignment -navn QDB_FILE_PARTISJON \ blinking_led_static.qdb -to |
2. I Entity Re-binding-cellen angir du enhetsnavnet til hver PR-partisjon som du endrer i implementeringsrevisjonen. For implementeringsrevisjonen blinking_led_default er enhetsnavnet blinking_led. I denne opplæringen overskriver du u_blinking_led-forekomsten fra basisrevisjonskompileringen med den nye blinking_led-enheten.

Note: En gjenbindingstilordning for plassholderenhet legges automatisk til implementeringsrevisjonen. Du må imidlertid endre standard enhetsnavnet i oppgaven til et passende enhetsnavn for designet ditt.

Implementeringsrevisjonsnavn	Entity Re-binding
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Entity Rebinding

1. For å kompilere designet, klikk Behandling ➤ Start kompilering. Alternativt kompilerer følgende kommando dette prosjektet: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Gjenta trinnene ovenfor for å forberede blinking_led_slow og blinking_led_empty revisjoner: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Note: Du kan spesifisere alle montørspesifikke innstillinger som du vil bruke under PR-implementeringen. Montørspesifikke innstillinger påvirker bare personlighetens passform, uten å påvirke den importerte statiske regionen.

Programmering av styret
Denne opplæringen bruker et Intel Agilex F-Series FPGA-utviklingskort på benken, utenfor PCIe*-sporet på vertsmaskinen. Før du programmerer brettet, sørg for at du har fullført følgende trinn:

1. Koble strømforsyningen til Intel Agilex F-Series FPGA-utviklingskortet.
2. Koble Intel FPGA-nedlastingskabelen mellom PC-ens USB-port og Intel FPGA-nedlastingskabelen på utviklingskortet.

Slik kjører du designet på Intel Agilex F-Series FPGA-utviklingskortet:

1. Åpne Intel Quartus Prime-programvaren og klikk på Verktøy ➤ Programmerer.
2. I programmereren klikker du på Hardware Setup og velger USB-Blaster.
3. Klikk på Auto Detect og velg enheten, AGFB014R24AR0.
4. Klikk OK. Intel Quartus Prime-programvaren oppdager og oppdaterer programmereren med de tre FPGA-enhetene på brettet.
5. Velg AGFB014R24AR0-enheten, klikk på Endre File og last inn blinking_led_default.sof file.
6. Aktiver Program/Configure for blinking_led_default.sof file.
7. Klikk Start og vent til fremdriftslinjen når 100 %.
8. Observer at lysdiodene på brettet blinker med samme frekvens som den originale flate designen.
9. For å programmere kun PR-regionen, høyreklikk blinking_led_default.sof file i programmereren og klikk på Legg til PR-programmering File.
10. Velg blinking_led_slow.pr_partition.rbf file.
11. Deaktiver Program/Configure for blinking_led_default.sof file.
12. Aktiver Program/Configure for blinking_led_slow.pr_partition.rbf file og klikk Start. På tavlen, observer at LED[0] og LED[1] fortsetter å blinke. Når fremdriftslinjen når 100 %, blinker LED[2] og LED[3] saktere.
13. For å omprogrammere PR-regionen, høyreklikk på .rbf file i programmereren og klikk på Endre PR-programmering File.
14. Velg .rbf files for de to andre personas å observere oppførselen på brettet. Laster inn blinking_led_default.rbf file får LED-ene til å blinke ved en bestemt frekvens, og laster inn blinking_led_empty.rbf file fører til at LED-ene forblir PÅ.

Programmering av Intel Agilex F-Series FPGA Development BoardMaskinvaretestflyt

Følgende sekvenser beskriver testflyten for referansedesign for maskinvare.
Oppsett av maskinvare for Intel Agilex-enhet for ekstern vert

Programmer Helper FPGA (ekstern vert)
Følgende sekvens beskriver programmering av hjelpe-FPGAen som fungerer som PR-prosessens eksterne vert:

1. Spesifiser Avalon strømmegrensesnittinnstillingen som samsvarer med modusen du velger (x8, x16 eller x32).
2. Initialiser plattformen ved å programmere hjelpe-FPGAen ved hjelp av Intel Quartus Prime Programmer og tilkoblet konfigurasjonskabel.
3. Ved å bruke hjelpe-FPGA, les CONF_DONE- og AVST_READY-signalene. CONF_DONE skal være 0, AVST_READY skal være 1. Logisk høy på denne pinnen indikerer at SDM er klar til å akseptere data fra en ekstern vert. Denne utgangen er en del av SDM I/O.

Note: CONF_DONE-pinnen signaliserer en ekstern vert at bitstrømoverføringen er vellykket. Bruk disse signalene kun til å overvåke hele brikkekonfigurasjonsprosessen. Se Intel Agilex Configuration User Guide for mer informasjon om denne pinnen.

Programmer DUT FPGA med Full Chip SOF via ekstern vert Følgende sekvens beskriver programmering av DUT FPGA med full chip SRAM Object File (.sof) ved å bruke vertens Avalon strømmegrensesnitt:

1. Skriv hele brikkebitstrømmen inn i det eksterne DDR4-minnet til hjelpe-FPGAen (ekstern vert).
2. Konfigurer DUT FPGA med hele brikken .sof ved å bruke Avalon-strømmegrensesnittet (x8, x16, x32).
3. Les status DUT FPGA-konfigurasjonssignalene. CONF_DONE skal være 1, AVST_READY skal være 0.

Tidsspesifikasjoner: Delvis omkonfigurering av ekstern kontroller Intel FPGA IP

Programmer DUT FPGA med First Persona via ekstern vert

1. Påfør frysingen på mål-PR-regionen i DUT FPGA.
2. Bruk Intel Quartus Prime System Console og hev pr_request for å starte den delvise rekonfigurasjonen. AVST_READY skal være 1.
3. Skriv den første PR-persona-bitstrømmen inn i det eksterne DDR4-minnet til hjelpe-FPGAen (ekstern vert).
4. Ved å bruke Avalon streaming-grensesnitt (x8, x16, x32), rekonfigurer DUT FPGA med den første persona-bitstrømmen.
5. For å overvåke PR-status, klikk Verktøy ➤ Systemkonsoll for å starte Systemkonsoll. Overvåk PR-statusen i systemkonsollen:
   • pr_error er 2—rekonfigurering pågår.
   • pr_error er 3—rekonfigureringen er fullført.
6. Påfør unfreeze på PR-regionen i DUT FPGA.

Note: Hvis det oppstår en feil under PR-drift, for eksempel feil i versjonskontroll eller autorisasjonskontroll, avsluttes PR-operasjonen.

Relatert informasjon

• Intel Agilex Configuration User Guide
• Intel Quartus Prime Pro Edition brukerveiledning: Feilsøkingsverktøy

Dokumentrevisjonshistorikk for AN 991: Delvis rekonfigurering via konfigurasjonspinner (ekstern vert) Referansedesign for Intel Agilex F-Series FPGA Development Board

Dokumentversjon	Intel Quartus Prime-versjon	Endringer
2022.11.14	22.3	• Første utgivelse.

AN 991: Delvis rekonfigurering via konfigurasjonspinner (ekstern vert) Referansedesign: for Intel Agilex F-Series FPGA Development Board

Svar på vanlige spørsmål:

• Q Hva er PR via konfigurasjonspinner?
• A Ekstern vertskonfigurasjon på side 3
• Q Hva trenger jeg for denne referansedesignen?
• A Referer til designkrav på side 6
• Q Hvor kan jeg få tak i referansedesignet?
• A Referer til designkrav på side 6
• Q Hvordan utfører jeg PR via ekstern konfigurasjon?
• A Referer til Design Walkthrough på side 6
• Q Hva er en PR-persona?
• A Definere personas på side 11
• Q Hvordan programmerer jeg brettet?
• A Programmer styret på side 17
• Q Hva er PR kjente problemer og begrensninger?
• A Intel FPGA-støttefora: PR
• Q Har du opplæring i PR?
• A Intel FPGA teknisk opplæringskatalog

Online versjon Send tilbakemelding

• ID: 750856
• Versjon: 2022.11.14

Dokumenter / Ressurser

intel 750856 Agilex FPGA Development Board [pdfBrukerhåndbok 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referanser

• Brukerhåndbok