Placa de desenvolvemento FPGA Intel 750856 Agilex

Información do produto

Este deseño de referencia é para a placa de desenvolvemento FPGA Intel Agilex F-Series. Utiliza o controlador de configuración externa de reconfiguración parcial Intel FPGA IP e ten unha rexión PR sinxela. A configuración de hardware do host externo do dispositivo Intel Agilex consta dun dispositivo externo (FPGA de axuda), un FPGA DUT e o deseño do seu host externo. O deseño do host no dispositivo externo é o responsable de aloxar o proceso de PR. Os pinos PR úsanse para conectar os dous dispositivos e poden ser calquera E/S de usuario dispoñible.

Instrucións de uso do produto

Configuración de host externo

Para realizar a configuración do host externo, siga estes pasos:

1. Crea un deseño de host nun dispositivo externo para aloxar o proceso de PR.
2. Conecte os pines PR do dispositivo externo ao controlador de configuración externa de reconfiguración parcial Intel FPGA IP no DUT FPGA.
3. Transmite datos de configuración desde o deseño do host ata os pins da interface de transmisión de Intel Agilex Avalon que se corresponden cos sinais de contacto PR da IP.

Reconfiguración parcial mediante a operación de pins de configuración

A seguinte secuencia describe o funcionamento da reconfiguración parcial mediante pinos de configuración:

1. Asegure o pin pr_request conectado ao controlador de configuración externa de reconfiguración parcial Intel FPGA IP.
2. O IP afirma un sinal de ocupado para indicar que o proceso de PR está en curso (opcional).
3. Se o sistema de configuración está preparado para unha operación de PR, afírmase o pin avst_ready, o que indica que está preparado para aceptar datos.
4. Transmite os datos de configuración de PR a través dos pins avst_data e do pin avst_valid, seguindo a especificación de transmisión de Avalon para a transferencia de datos con contrapresión.
5. A emisión en tempo real detense cando se desactiva o PIN avst_ready.
6. Desactiva o pin avst_ready para indicar que non se precisan máis datos para a operación PR.
7. O controlador de configuración externa de reconfiguración parcial Intel FPGA IP anula o sinal de ocupado para indicar o final do proceso (opcional).

Reconfiguración parcial mediante pins de configuración (anfitrión externo) Deseño de referencia

Esta nota da aplicación demostra a reconfiguración parcial mediante pins de configuración (anfitrión externo) na placa de desenvolvemento FPGA Intel® Agilex® F-Series.

Remata o deseño de referenciaview

A función de reconfiguración parcial (PR) permítelle reconfigurar unha parte da FPGA de forma dinámica, mentres que o deseño da FPGA restante segue funcionando. Podes crear varias persoas para unha determinada rexión no teu deseño que non afecten ao funcionamento en áreas fóra desta rexión. Esta metodoloxía é eficaz en sistemas onde varias funcións comparten os mesmos recursos do dispositivo FPGA. A versión actual do software Intel Quartus® Prime Pro Edition introduce un fluxo de compilación novo e simplificado para a reconfiguración parcial. Este deseño de referencia de Intel Agilex usa o controlador de configuración externa de reconfiguración parcial Intel FPGA IP e ten unha rexión PR sinxela.

Configuración do hardware do host externo do dispositivo Intel Agilex

Configuración de host externo

Na configuración de host externo, primeiro debes crear un deseño de host nun dispositivo externo para aloxar o proceso de PR, como mostra a configuración de hardware de host externo do dispositivo Intel Agilex. O deseño do host transmite os datos de configuración aos pinos da interface de transmisión de Intel Agilex Avalon que corresponden aos sinais de contacto PR que proveñen do controlador de configuración externa de reconfiguración parcial Intel FPGA IP. Os pinos PR que utilizas para conectar ambos os dispositivos poden ser calquera E/S de usuario dispoñible.

A seguinte secuencia describe a reconfiguración parcial mediante a operación de pins de configuración:

1. Primeiro afirme o pin pr_request que está conectado ao controlador de configuración externa de reconfiguración parcial Intel FPGA IP.
2. O IP afirma un sinal de ocupado para indicar que o proceso de PR está en curso (opcional).
3. Se o sistema de configuración está preparado para someterse a unha operación de PR, o PIN avst_ready é afirmado que indica que está preparado para aceptar datos.
4. Comeza a transmitir os datos de configuración de PR sobre os pins avst_data e o pin avst_valid, mentres observas a especificación de transmisión de Avalon para a transferencia de datos con contrapresión.
5. A emisión en tempo real detense cando se desactiva o PIN avst_ready.
6. Despois de transmitir todos os datos de configuración, desactivase o PIN avst_ready para indicar que non se precisan máis datos para a operación de PR.
7. O controlador de configuración externa de reconfiguración parcial Intel FPGA IP envía o sinal de ocupado para indicar o final do proceso (opcional).
8. Podes comprobar os pins pr_done e pr_error para confirmar se a operación PR completouse correctamente. Se se produce un erro, como un fallo na comprobación da versión e na comprobación da autorización, a operación PR finaliza.

Información relacionada

• Kit de desenvolvemento de FPGA Intel Agilex serie F Web Páx
• Guía de usuario do kit de desenvolvemento de FPGA Intel Agilex F-Series
• Guía de usuario de Intel Quartus Prime Pro Edition: reconfiguración parcial

Reconfiguración parcial Controlador de configuración externa Intel FPGA IP
O controlador de configuración externa de reconfiguración parcial é necesario para utilizar os pins de configuración para transmitir datos de PR para a operación de PR. Debe conectar todos os portos de nivel superior do controlador de configuración externa de reconfiguración parcial Intel FPGA IP ao pin pr_request para permitir o enlace do host co xestor de dispositivos seguro (SDM) desde o núcleo. O SDM determina que tipos de pinos de configuración usar, segundo a súa configuración MSEL.

Reconfiguración parcial Controlador de configuración externa Intel FPGA IP

Reconfiguración parcial Configuración externa Configuración de parámetros do controlador

Parámetro	Valor	Descrición
Activar a interface ocupada	Activar or Desactivar	Permítelle activar ou desactivar a interface de ocupado, que emite un sinal para indicar que o procesamento de PR está en curso durante a configuración externa. A configuración predeterminada é Desactivar.

Reconfiguración parcial Portos do controlador de configuración externa

Nome do porto	Anchura	Dirección	Función
pr_request	1	Entrada	Indica que o proceso de PR está listo para comezar. O sinal é un conduto non sincrónico con ningún sinal de reloxo.
pr_error	2	Saída	Indica un erro de reconfiguración parcial.: • 2'b01: erro xeral de PR • 2'b11: erro de fluxo de bits incompatible Estes sinais son condutos non sincrónicos con ningunha fonte de reloxo.
pr_feito	1	Saída	Indica que o proceso de PR está completo. O sinal é un conduto non sincrónico con ningún sinal de reloxo.
enderezo_inicio	1	Entrada	Especifica o enderezo de inicio dos datos PR en Active Serial Flash. Activa este sinal seleccionando calquera delas Avalon®-ST or Serie activa para o Activa os pinos Avalon-ST ou os pinos de serie activos parámetro. O sinal é un conduto non sincrónico con ningún sinal de reloxo.
restablecer	1	Entrada	Sinal de reinicio sincrónico alto activo.
fóra_clk	1	Saída	Fonte de reloxo que xera a partir dun oscilador interno.
ocupado	1	Saída	O IP afirma este sinal para indicar a transferencia de datos PR en curso. Activa este sinal seleccionando Activar para o Activar a interface ocupada parámetro.

Requisitos de deseño de referencia

O uso deste deseño de referencia require o seguinte:

• Instalación da versión 22.3 de Intel Quartus Prime Pro Edition con soporte para a familia de dispositivos Intel Agilex.
• Conexión á placa de desenvolvemento FPGA Intel Agilex F-Series no banco.
• Descarga do deseño exampestá dispoñible na seguinte localización: https://github.com/intel/fpga-partial-reconfig.

Para descargar o deseño exampLe:

1. Fai clic en Clonar ou descargar.
2. Fai clic en Descargar ZIP. Descomprima o fpga-partial-reconfig-master.zip file.
3. Vaia ao subcartafol tutorials/agilex_external_pr_configuration para acceder ao deseño de referencia.

Guía de deseño de referencia

Os seguintes pasos describen a implementación da reconfiguración parcial mediante pins de configuración (anfitrión externo) na placa de desenvolvemento FPGA Intel Agilex F-Series:

• Paso 1: Comezando
• Paso 2: Creación dunha partición de deseño
• Paso 3: Asignación de rexións de colocación e enrutamento
• Paso 4: Engadindo a IP do controlador de configuración externa de reconfiguración parcial
• Paso 5: Definición de Personas
• Paso 6: Creación de revisións
• Paso 7: Compilación da revisión base
• Paso 8: Preparación de revisións de implementación de PR
• Paso 9: Programación da Xunta

Paso 1: Iniciación
Para copiar o deseño de referencia files ao teu ambiente de traballo e compila o deseño plano blinking_led:

1. Crea un directorio no teu ambiente de traballo, agilex_pcie_devkit_blinking_led_pr.
2. Copia o subcartafol tutorials/agilex_pcie_devkit_blinking_led/flat descargado no directorio agilex_pcie_devkit_blinking_led_pr.
3. No software Intel Quartus Prime Pro Edition, fai clic File ➤ Abre Proxecto e selecciona blinking_led.qpf.
4. Para elaborar a xerarquía do deseño plano, faga clic en Procesamento ➤ Inicio ➤ Iniciar análise e síntese. Alternativamente, na liña de comandos, execute o seguinte comando: quartus_syn blinking_led -c blinking_led

Creación dunha partición de deseño

Debes crear particións de deseño para cada rexión PR que queiras reconfigurar parcialmente. Os seguintes pasos crean unha partición de deseño para a instancia u_blinking_led.

Creación de particións de deseño

1. Fai clic co botón dereito na instancia u_blinking_led no Navegador de proxectos e fai clic en Partición de deseño ➤ Reconfigurable. Ao carón de cada instancia que se define como partición aparece unha icona de partición de deseño.
2. Faga clic en Asignacións ➤ Ventá de deseño de particións. A xanela mostra todas as particións de deseño do proxecto.
3. Edite o nome da partición na xanela Deseña particións facendo dobre clic no nome. Para este deseño de referencia, cambie o nome da partición a pr_partition
   • Nota: Cando crea unha partición, o software Intel Quartus Prime xera automaticamente un nome de partición, en función do nome da instancia e da ruta da xerarquía. Este nome de partición predeterminado pode variar con cada instancia.
4. Para exportar a rexión estática finalizada desde a compilación da revisión base, prema dúas veces na entrada root_partition na Exportación posterior posterior. File columna e escriba blinking_led_static. gdb.

Exportando a instantánea final posterior na xanela de particións de deseñoVerifique que o blinking_led.qsf conteña as seguintes asignacións, correspondentes á súa partición de deseño reconfigurable:

Información relacionada
"Crear particións de deseño" en Intel Quartus Prime Pro Edition Guía de usuario: reconfiguración parcial

Asignación de rexións de colocación e enrutamento para unha partición PR
Para cada revisión base que crees, o fluxo de deseño de PR coloca o núcleo de persoa correspondente na túa rexión de partición de PR. Para localizar e asignar a rexión PR no plano do dispositivo para a súa revisión base:

1. Fai clic co botón dereito na instancia u_blinking_led no Navegador de proxectos e fai clic en Rexión de bloqueo lóxico ➤ Crear nova rexión de bloqueo lóxico. A rexión aparece na xanela Rexións de bloqueo lóxico.
2. A túa rexión de colocación debe incluír a lóxica blinking_led. Seleccione a rexión de colocación localizando o nodo no Chip Planner. Fai clic co botón dereito do rato no nome da rexión u_blinking_led na xanela Rexións de bloqueo lóxico e fai clic

Localizar nodo ➤ Localizar no Chip Planner. A rexión u_blinking_led está codificada por cores

Localización do nodo do planificador de chips para blinking_led

1. Na xanela Rexións de bloqueo lóxico, especifique as coordenadas da rexión de colocación na columna Orixe. A orixe corresponde á esquina inferior esquerda da rexión. Por example, para establecer unha rexión de colocación con coordenadas (X1 Y1) como (163 4), especifique a orixe como X163_Y4. O software Intel Quartus Prime calcula automaticamente as coordenadas (X2 Y2) (arriba á dereita) para a rexión de colocación, en función da altura e do ancho que especifique.
   • Nota: Este tutorial usa as coordenadas (X1 Y1) - (163 4) e unha altura e ancho de 20 para a rexión de colocación. Defina calquera valor para a rexión de colocación. Asegúrate de que a rexión cobre a lóxica blinking_led.
2. Activa as opcións Reservado e Só núcleo.
3. Fai dobre clic na opción Rexión de enrutamento. Aparece o cadro de diálogo Configuración da rexión de enrutamento de bloqueo lóxico.
4. Seleccione Fixado con expansión para o Tipo de enrutamento. Ao seleccionar esta opción, asígnase automaticamente unha lonxitude de expansión de 2.
   • Nota: A rexión de enrutamento debe ser maior que a rexión de colocación, para proporcionarlle flexibilidade adicional ao montador cando o motor encamiña a diferentes persoas.

Ventá de rexións de bloqueo lóxicoVerifique que o blinking_led.qsf conteña as seguintes tarefas, correspondentes á súa planificación:

Información relacionada
"Floorplan the Parcial Reconfiguration Design" in Intel Quartus Prime Pro Edition User Guide: Parcial Reconfiguration

Engadindo o controlador de configuración externa de reconfiguración parcial Intel FPGA IP
O controlador de configuración externa de reconfiguración parcial Intel FPGA IP interactúa co bloque de control Intel Agilex PR para xestionar a fonte de bitstream. Debes engadir esta IP ao teu deseño para implementar a configuración externa. Siga estes pasos para engadir o controlador de configuración externa de reconfiguración parcial
Intel FPGA IP para o seu proxecto:

1. Escriba Reconfiguración parcial no campo de busca do Catálogo IP (Ferramentas ➤ Catálogo IP).
2. Fai dobre clic en Controlador de configuración externa de reconfiguración parcial Intel FPGA IP.
3. No cadro de diálogo Crear variante IP, escriba external_host_pr_ip como File nome e, a continuación, prema en Crear. Aparece o editor de parámetros.
4. Para o parámetro Activar interface ocupada, seleccione Desactivar (a configuración predeterminada). Cando necesites usar este sinal, podes cambiar a configuración a Activar.

Habilite o parámetro da interface ocupada no editor de parámetros

1. Fai clic File ➤ Garda e sae do editor de parámetros sen xerar o sistema. O editor de parámetros xera a variación IP external_host_pr_ip.ip file e engade o file ao proxecto blinking_led. AN 991: Reconfiguración parcial mediante pins de configuración (anfitrión externo) Deseño de referencia 750856 | 2022.11.14/991/XNUMX AN XNUMX:
   • Nota:
   • a. Se está copiando o external_host_pr_ip.ip file desde o directorio pr, edite manualmente o blinking_led.qsf file para incluír a seguinte liña: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Coloca o IP_FILE asignación despois do SDC_FILE tarefas (blinking_led. dc) no teu blinking_led.qsf file. Esta ordenación garante a restrición adecuada do núcleo IP do controlador de reconfiguración parcial.
   • Nota: Para detectar os reloxos, o .sdc file para o PR IP debe seguir calquera .sdc que cree os reloxos que usa o núcleo IP. Vostede facilita esta orde asegurándose de que o .ip file para o núcleo PR IP aparece despois de calquera .ip files ou .sdc files que utiliza para definir estes reloxos no .qsf file para a revisión do seu proxecto Intel Quartus Prime. Para obter máis información, consulte a Guía de usuario de solucións IP de reconfiguración parcial.

Actualización do deseño de nivel superior

Para actualizar o top.sv file coa instancia PR_IP:

1. Para engadir a instancia external_host_pr_ip ao deseño de nivel superior, descomenta os seguintes bloques de código no top.sv file:

Definición de Personas
Este deseño de referencia define tres persoas separadas para a única partición PR. Para definir e incluír as persoas no seu proxecto:

1. Crea tres SystemVerilog files, blinking_led.sv, blinking_led_slow.sv e blinking_led_empty.sv no seu directorio de traballo para as tres persoas.

Personas de deseño de referencia

Nota:

• blinking_led.sv xa está dispoñible como parte do files copias do subdirectorio plano/. Podes simplemente reutilizar isto file.
• Se crea o SystemVerilog files do Intel Quartus Prime Text Editor, desactive o Add file á opción actual do proxecto, ao gardar o ficheiro files.

Creación de revisións

O fluxo de deseño de PR usa a función de revisións do proxecto no software Intel Quartus Prime. O teu deseño inicial é a revisión base, onde defines os límites das rexións estáticas e as rexións reconfigurables na FPGA. A partir da revisión base, crea varias revisións. Estas revisións conteñen as diferentes implementacións para as rexións PR. Non obstante, todas as revisións de implementación de PR usan os mesmos resultados de colocación e enrutamento de nivel superior da revisión base. Para compilar un deseño de PR, debes crear unha revisión de implementación de PR para cada persoa. Ademais, debe asignar tipos de revisión para cada unha das revisións. Os tipos de revisión dispoñibles son:

• Reconfiguración parcial - Base
• Reconfiguración parcial - Implementación da persoa

A seguinte táboa enumera o nome da revisión e o tipo de revisión para cada unha das revisións:

Nomes e tipos de revisión

Nome da revisión	Tipo de revisión
parpadeando_led.qsf	Reconfiguración parcial - Base
blinking_led_default.qsf	Reconfiguración parcial - Implementación da persoa
blinking_led_slow.qsf	Reconfiguración parcial - Implementación da persoa
blinking_led_empty.qsf	Reconfiguración parcial - Implementación da persoa

Establecer o tipo de revisión base

1. Fai clic en Proxecto ➤ Revisións.
2. En Nome da revisión, seleccione a revisión led parpadeante e, a continuación, faga clic en Establecer actual.
3. Fai clic en Aplicar. A revisión blinking_led móstrase como a revisión actual.
4. Para definir o tipo de revisión para blinking_led, faga clic en Asignacións ➤ Configuración ➤ Xeral.
5. Para Tipo de revisión, seleccione Reconfiguración parcial - Base e, a continuación, faga clic en Aceptar.
6. Verifique que o blinking_led.qsf contén agora a seguinte asignación: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Creación de revisións de implementación

1. Para abrir o cadro de diálogo Revisións, faga clic en Proxecto ➤ Revisións.
2. Para crear unha nova revisión, prema dúas veces en < >.
3. En Nome da revisión, especifique blinking_led_default e seleccione blinking_led para Baseado na revisión.
4. Para o tipo de revisión, seleccione Reconfiguración parcial - Implementación da persoa.

Creación de revisións

1. Do mesmo xeito, establece o tipo de revisión para as revisións blinking_led_slow e blinking_led_empty.
2. Verifique que cada .qsf file agora contén a seguinte asignación: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led onde, place_holder é o nome de entidade predeterminado para a revisión de implementación de PR recén creada.

Revisións do proxecto

Compilación da revisión base

1. Para compilar a revisión base, faga clic en Procesamento ➤ Iniciar compilación. Alternativamente, o seguinte comando compila a revisión base: quartus_sh –flow compile blinking_led -c blinking_led
2. Inspeccione o fluxo de bits files que se xeran na saída_filedirectorio s.

Xerado Files

Nome	Tipo	Descrición
parpadeando_led.sof	Programación base file	Usado para a configuración base de chip completo
blinking_led.pr_partition.rbf	Fluxo de bits de PR file para a persoa base	Usado para a reconfiguración parcial da persoa base.
blinking_led_static.qdb	base de datos .qdb file	Base de datos finalizada file usado para importar a rexión estática.

Información relacionada

• "Floorplan the Parcial Reconfiguration Design" in Intel Quartus Prime Pro Edition User Guide: Parcial Reconfiguration
• "Aplicación de restricións de plano de forma incremental" en Intel Quartus Prime Pro Edition Guía de usuario: reconfiguración parcial

Preparación de revisións de implementación de PR
Debe preparar as revisións da implementación de PR antes de poder compilar e xerar o fluxo de bits de PR para a programación do dispositivo. Esta configuración inclúe engadir a rexión estática .qdb file como fonte file para cada revisión de implementación. Ademais, debes especificar a entidade correspondente da rexión PR.

1. Para establecer a revisión actual, faga clic en Proxecto ➤ Revisións, seleccione blinking_led_default como nome da revisión e, a continuación, faga clic en Definir actual.
2. Para verificar a fonte correcta para cada revisión de implementación, faga clic en Proxecto ➤Engadir/Eliminar Files en Proxecto. O blinking_led.sv file aparece no file lista.

Files Páxina

1. Repita os pasos 1 a 2 para verificar a outra fonte de revisión da implementación files:

Nome da revisión da implementación	Fonte File
parpadeando_led_predeterminado	parpadeando_led.sv
parpadeando_led_baleiro	blinking_led_empty.sv
parpadeando_led_lento	blinking_led_slow.sv

1. Para verificar o .qdb file asociada á partición raíz, faga clic en Asignacións ➤ Ventá de deseño de particións. Confirme que a base de datos de particións File especifica o blinking_led_static.qdb file, ou prema dúas veces na Base de datos de particións File cela para especificalo file. Alternativamente, o seguinte comando atribúe isto file: set_instance_assignment -name QDB_FILE_PARTICIÓN \ blinking_led_static.qdb -to |
2. Na cela Revinculación de entidades, especifique o nome de entidade de cada partición PR que cambie na revisión da implementación. Para a revisión da implementación blinking_led_default, o nome da entidade é blinking_led. Neste tutorial, sobreescribe a instancia u_blinking_led da compilación da revisión base coa nova entidade blinking_led.

Nota: Engádese automaticamente á revisión da implementación unha asignación de reenlace de entidades de marcador de posición. Non obstante, debes cambiar o nome de entidade predeterminado na asignación por un nome de entidade adecuado para o teu deseño.

Nome da revisión da implementación	Revinculación da entidade
parpadeando_led_predeterminado	parpadeando_led
parpadeando_led_lento	parpadeando_led_lento
parpadeando_led_baleiro	parpadeando_led_baleiro

Revinculación de entidades

1. Para compilar o deseño, faga clic en Procesamento ➤ Iniciar compilación. Alternativamente, o seguinte comando compila este proxecto: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Repita os pasos anteriores para preparar as revisións blinking_led_slow e blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nota: Podes especificar calquera configuración específica de Fitter que queiras aplicar durante a compilación da implementación de PR. As configuracións específicas do adaptador afectan só ao axuste da persoa, sen afectar á rexión estática importada.

Programación da Xunta
Este titorial usa unha placa de desenvolvemento FPGA Intel Agilex F-Series no banco, fóra da ranura PCIe* da túa máquina host. Antes de programar o taboleiro, asegúrese de completar os seguintes pasos:

1. Conecte a fonte de alimentación á placa de desenvolvemento FPGA Intel Agilex F-Series.
2. Conecte o cable de descarga Intel FPGA entre o porto USB do PC e o porto do cable de descarga Intel FPGA na placa de desenvolvemento.

Para executar o deseño na placa de desenvolvemento FPGA Intel Agilex F-Series:

1. Abra o software Intel Quartus Prime e prema en Ferramentas ➤ Programador.
2. No Programador, faga clic en Configuración de hardware e seleccione USB-Blaster.
3. Fai clic en Detección automática e selecciona o dispositivo, AGFB014R24AR0.
4. Fai clic en Aceptar. O software Intel Quartus Prime detecta e actualiza o programador cos tres dispositivos FPGA da placa.
5. Seleccione o dispositivo AGFB014R24AR0 e prema en Cambiar File e carga o blinking_led_default.sof file.
6. Activar Programa/Configurar para blinking_led_default.sof file.
7. Fai clic en Inicio e agarda a que a barra de progreso chegue ao 100%.
8. Observe os LED do taboleiro parpadeando coa mesma frecuencia que o deseño plano orixinal.
9. Para programar só a rexión PR, fai clic co botón dereito do rato no blinking_led_default.sof file no Programador e fai clic en Engadir programación de PR File.
10. Seleccione o blinking_led_slow.pr_partition.rbf file.
11. Desactivar Programa/Configurar para blinking_led_default.sof file.
12. Activar Programa/Configurar para blinking_led_slow.pr_partition.rbf file e prema en Inicio. No taboleiro, observa que o LED[0] e o LED[1] seguen parpadeando. Cando a barra de progreso alcanza o 100 %, o LED[2] e o LED[3] parpadean máis lentamente.
13. Para reprogramar a rexión PR, fai clic co botón dereito do rato no .rbf file no Programador e fai clic en Cambiar programación de PR File.
14. Seleccione o .rbf files para que as outras dúas persoas observen o comportamento no taboleiro. Cargando o blinking_led_default.rbf file fai que os LED parpadeen a unha frecuencia específica e carga o blinking_led_empty.rbf file fai que os LED permanezan acendidos.

Programación da placa de desenvolvemento FPGA Intel Agilex F-SeriesFluxo de proba de hardware

As seguintes secuencias describen o fluxo de probas de hardware do deseño de referencia.
Configuración do hardware do host externo do dispositivo Intel Agilex

Programa o Helper FPGA (host externo)
A seguinte secuencia describe a programación do FPGA auxiliar que funciona como host externo do proceso PR:

1. Especifique a configuración da interface de streaming de Avalon que se corresponda co modo que seleccione (x8, x16 ou x32).
2. Inicia a plataforma programando a FPGA auxiliar usando o programador Intel Quartus Prime e o cable de configuración conectado.
3. Usando a FPGA auxiliar, le os sinais CONF_DONE e AVST_READY. CONF_DONE debe ser 0, AVST_READY debe ser 1. A lóxica alta neste pin indica que o SDM está preparado para aceptar datos dun host externo. Esta saída forma parte da E/S SDM.

Nota: O PIN CONF_DONE sinala a un host externo que a transferencia de fluxo de bits é correcta. Use estes sinais só para supervisar o proceso completo de configuración do chip. Consulte a Guía de usuario de configuración de Intel Agilex para obter máis información sobre este pin.

Programe o FPGA DUT con SOF de chip completo a través de host externo A seguinte secuencia describe a programación do FPGA DUT co obxecto SRAM de chip completo File (.sof) usando a interface de transmisión de Avalon do host:

1. Escriba o fluxo de bits completo do chip na memoria externa DDR4 da FPGA auxiliar (host externo).
2. Configure o DUT FPGA co chip completo .sof usando a interface de transmisión de Avalon (x8, x16, x32).
3. Lea os sinais de configuración DUT FPGA de estado. CONF_DONE debe ser 1, AVST_READY debe ser 0.

Especificacións de temporización: Reconfiguración parcial Controlador externo Intel FPGA IP

Programe o DUT FPGA co First Persona a través do host externo

1. Aplique a conxelación na rexión PR de destino no DUT FPGA.
2. Usando a consola do sistema Intel Quartus Prime, afirme pr_request para iniciar a reconfiguración parcial. AVST_READY debería ser 1.
3. Escriba o primeiro fluxo de bits da persoa PR na memoria externa DDR4 da FPGA auxiliar (anfitrión externo).
4. Usando a interface de transmisión de Avalon (x8, x16, x32), reconfigure o DUT FPGA co primeiro bitstream persoa.
5. Para supervisar o estado de PR, faga clic en Ferramentas ➤ Consola do sistema para iniciar a Consola do sistema. Na Consola do sistema, supervisa o estado do PR:
   • pr_error é 2: reconfiguración en proceso.
   • pr_error é 3: a reconfiguración completouse.
6. Aplique a desconxelación na rexión PR no DUT FPGA.

Nota: Se se produce un erro durante a operación de PR, como un fallo na comprobación de versións ou na comprobación da autorización, a operación de PR finaliza.

Información relacionada

• Guía de usuario de configuración de Intel Agilex
• Guía de usuario de Intel Quartus Prime Pro Edition: Ferramentas de depuración

Historial de revisión de documentos para AN 991: Reconfiguración parcial mediante pins de configuración (anfitrión externo) Deseño de referencia para a placa de desenvolvemento FPGA Intel Agilex F-Series

Versión do documento	Versión Intel Quartus Prime	Cambios
2022.11.14	22.3	• Lanzamento inicial.

AN 991: Reconfiguración parcial mediante pins de configuración (anfitrión externo) Deseño de referencia: para placa de desenvolvemento FPGA Intel Agilex F-Series

Respostas ás principais preguntas frecuentes:

• Q Que é PR mediante pins de configuración?
• A Configuración do host externo na páxina 3
• Q Que necesito para este deseño de referencia?
• A Requisitos de deseño de referencia na páxina 6
• Q Onde podo conseguir o deseño de referencia?
• A Requisitos de deseño de referencia na páxina 6
• Q Como realizo PR mediante configuración externa?
• A Guía do deseño de referencia na páxina 6
• Q Que é unha persoa de PR?
• A Definición de Personas na páxina 11
• Q Como podo programar o taboleiro?
• A Programa a Xunta na páxina 17
• Q Cales son os problemas e limitacións coñecidas de PR?
• A Foros de soporte de Intel FPGA: PR
• Q Tes formación en PR?
• A Catálogo de formación técnica Intel FPGA

Versión en liña Enviar comentarios

• ID: 750856
• Versión: 2022.11.14

Documentos/Recursos

Placa de desenvolvemento FPGA Intel 750856 Agilex [pdfGuía do usuario 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referencias

• Manual de usuario