Платка за разработка на intel 750856 Agilex FPGA

Информация за продукта

Този референтен дизайн е за Intel Agilex F-Series FPGA платка за разработка. Той използва външния конфигурационен контролер за частично преконфигуриране Intel FPGA IP и има прост PR регион. Хардуерната настройка на външния хост на устройството Intel Agilex се състои от външно устройство (Помощна FPGA), DUT FPGA и вашия дизайн на външен хост. Дизайнът на хоста във външното устройство отговаря за хостването на PR процеса. PR щифтовете се използват за свързване на двете устройства и могат да бъдат всички налични потребителски I/O.

Инструкции за употреба на продукта

Конфигурация на външен хост

За да извършите конфигурация на външен хост, изпълнете следните стъпки:

1. Създайте дизайн на хост във външно устройство, за да хоствате PR процеса.
2. Свържете PR щифтовете от външното устройство към контролера за външна конфигурация за частично преконфигуриране Intel FPGA IP в DUT FPGA.
3. Поточно предаване на конфигурационни данни от дизайна на хоста към щифтовете на интерфейса за поточно предаване на Intel Agilex Avalon, които съответстват на PR сигналите за ръкостискане от IP.

Частична преконфигурация чрез операция с щифтове за конфигурация

Следната последователност описва операцията на частично преконфигуриране чрез конфигурационни щифтове:

1. Потвърдете щифта pr_request, свързан към контролера за външна конфигурация за частично преконфигуриране Intel FPGA IP.
2. IP подава сигнал за заето, за да покаже, че PR процесът е в ход (по избор).
3. Ако конфигурационната система е готова за PR операция, се потвърждава pin avst_ready, което показва, че тя е готова да приеме данни.
4. Предавайте поточно данните за конфигурацията на PR през pin-овете avst_data и pin-a avst_valid, следвайки спецификацията на Avalon за стрийминг за трансфер на данни с обратно налягане.
5. Поточното предаване спира, когато щифтът avst_ready бъде премахнат.
6. Деактивирайте щифта avst_ready, за да посочите, че не са необходими повече данни за PR операцията.
7. Външният конфигурационен контролер за частично преконфигуриране Intel FPGA IP деактивира сигнала за заето, за да покаже края на процеса (по избор).

Частично преконфигуриране чрез референтен дизайн на конфигурационни пинове (външен хост).

Тази бележка за приложението демонстрира частично преконфигуриране чрез конфигурационни щифтове (външен хост) на платката за разработка на Intel® Agilex® F-Series FPGA.

Референтният дизайн приключиview

Функцията за частична реконфигурация (PR) ви позволява да преконфигурирате част от FPGA динамично, докато останалият дизайн на FPGA продължава да функционира. Можете да създадете множество персони за определен регион във вашия дизайн, които не оказват влияние върху работата в области извън този регион. Тази методология е ефективна в системи, където множество функции споделят във времето едни и същи ресурси на FPGA устройство. Текущата версия на софтуера Intel Quartus® Prime Pro Edition въвежда нов и опростен поток на компилиране за частично преконфигуриране. Този референтен дизайн на Intel Agilex използва контролера за външна конфигурация за частично преконфигуриране Intel FPGA IP и има прост PR регион.

Хардуерна настройка на външен хост на устройство Intel Agilex

Конфигурация на външен хост

При конфигурация на външен хост първо трябва да създадете дизайн на хост във външно устройство, за да хоствате PR процеса, както показва настройката на външния хост на устройството Intel Agilex Hardware. Дизайнът на хоста предава поточно конфигурационни данни към щифтовете на интерфейса за поточно предаване на Intel Agilex Avalon, които съответстват на PR сигналите за ръкостискане, които идват от контролера за външна конфигурация за частично преконфигуриране Intel FPGA IP. PR щифтовете, които използвате за свързване на двете устройства, могат да бъдат всички налични потребителски I/O.

Следващата последователност описва частичното преконфигуриране чрез операция с щифтове за конфигурация:

1. Първо потвърдете щифта pr_request, който е свързан към контролера за външна конфигурация за частично преконфигуриране Intel FPGA IP.
2. IP подава сигнал за заето, за да покаже, че PR процесът е в ход (по избор).
3. Ако конфигурационната система е готова да се подложи на PR операция, pin avst_ready се потвърждава, показвайки, че е готова да приеме данни.
4. Започнете да предавате поточно данните за конфигурацията на PR през pin-овете avst_data и pin-a avst_valid, като същевременно спазвате спецификацията на Avalon за стрийминг за трансфер на данни с обратно налягане.
5. Поточното предаване спира всеки път, когато щифтът avst_ready бъде премахнат.
6. След поточно предаване на всички конфигурационни данни, щифтът avst_ready се премахва, за да покаже, че не са необходими повече данни за PR операция.
7. Външният конфигурационен контролер за частично преконфигуриране Intel FPGA IP премахва сигнала за заето, за да покаже края на процеса (по избор).
8. Можете да проверите щифтовете pr_done и pr_error, за да потвърдите дали PR операцията е завършила успешно. Ако възникне грешка, като неуспех при проверка на версията и проверка на оторизация, PR операцията се прекратява.

Свързана информация

• Intel Agilex F-Series FPGA комплект за разработка Web Страница
• Intel Agilex F-Series FPGA Ръководство за потребителя на комплекта за разработка
• Ръководство за потребителя на Intel Quartus Prime Pro Edition: Частична преконфигурация

Външен конфигурационен контролер за частично преконфигуриране Intel FPGA IP
Външният конфигурационен контролер за частично преконфигуриране е необходим, за да използва конфигурационни пинове за поточно предаване на PR данни за PR операция. Трябва да свържете всички портове от най-високо ниво на контролера за външна конфигурация за частично преконфигуриране Intel FPGA IP към щифта pr_request, за да позволите ръкостискането на хоста с мениджъра на сигурни устройства (SDM) от ядрото. SDM определя кои типове конфигурационни щифтове да използвате според вашата MSEL настройка.

Външен конфигурационен контролер за частично преконфигуриране Intel FPGA IP

Частична преконфигурация Настройки на параметрите на контролера за външна конфигурация

Параметър	Стойност	Описание
Активиране на зает интерфейс	Активирайте or Деактивиране	Позволява ви да активирате или деактивирате интерфейса Busy, който подава сигнал, който показва, че PR обработката е в ход по време на външна конфигурация. Настройката по подразбиране е Деактивиране.

Частична преконфигурация Портове на външния контролер за конфигурация

Име на порт	ширина	Посока	функция
pr_request	1	Вход	Показва, че PR процесът е готов да започне. Сигналът е канал, който не е синхронен с нито един часовников сигнал.
pr_error	2	Изход	Показва грешка при частично преконфигуриране.: • 2'b01—обща PR грешка • 2'b11—несъвместима битова грешка Тези сигнали са канали, които не са синхронни с никой източник на часовник.
pr_done	1	Изход	Показва, че PR процесът е завършен. Сигналът е канал, който не е синхронен с нито един часовников сигнал.
начален_адрес	1	Вход	Указва началния адрес на PR данните в Active Serial Flash. Вие активирате този сигнал, като изберете едно от двете Авалон®-СВ or Активен сериен номер за Активирайте Avalon-ST Pins или Active Serial Pins параметър. Сигналът е канал, който не е синхронен с нито един часовников сигнал.
нулиране	1	Вход	Активен висок, синхронен сигнал за нулиране.
out_clk	1	Изход	Източник на часовник, който генерира от вътрешен осцилатор.
зает	1	Изход	IP потвърждава този сигнал, за да покаже, че се извършва трансфер на PR данни. Вие активирате този сигнал, като изберете Активирайте за Активиране на зает интерфейс параметър.

Референтни изисквания за проектиране

Използването на този референтен дизайн изисква следното:

• Инсталиране на Intel Quartus Prime Pro Edition версия 22.3 с поддръжка за фамилията устройства Intel Agilex.
• Връзка към платката за разработка на Intel Agilex F-Series FPGA на масата.
• Изтегляне на дизайна прampналичен на следното място: https://github.com/intel/fpga-partial-reconfig.

За да изтеглите дизайна exampле:

1. Щракнете върху Клониране или изтегляне.
2. Щракнете върху Изтегляне на ZIP. Разархивирайте fpga-partial-reconfig-master.zip file.
3. Отидете до подпапката tutorials/agilex_external_pr_configuration за достъп до референтния дизайн.

Преглед на референтния дизайн

Следващите стъпки описват изпълнението на частично преконфигуриране чрез конфигурационни щифтове (външен хост) на платката за разработка на Intel Agilex F-Series FPGA:

• Стъпка 1: Приготвяме се да започнем
• Стъпка 2: Създаване на дизайнерски дял
• Стъпка 3: Разпределяне на региони за разположение и маршрутизиране
• Стъпка 4: Добавяне на IP на външния конфигурационен контролер за частично преконфигуриране
• Стъпка 5: Дефиниране на лица
• Стъпка 6: Създаване на ревизии
• Стъпка 7: Компилиране на основната ревизия
• Стъпка 8: Подготовка на ревизии за внедряване на PR
• Стъпка 9: Програмиране на дъската

Стъпка 1: Първи стъпки
За копиране на референтния дизайн files във вашата работна среда и компилирайте blinking_led плоския дизайн:

1. Създайте директория във вашата работна среда, agilex_pcie_devkit_blinking_led_pr.
2. Копирайте изтеглената подпапка tutorials/agilex_pcie_devkit_blinking_led/flat в директорията agilex_pcie_devkit_blinking_led_pr.
3. В софтуера Intel Quartus Prime Pro Edition щракнете върху File ➤ Отворете Project и изберете blinking_led.qpf.
4. За да разработите йерархията на плоския дизайн, щракнете върху Обработка ➤ Старт ➤ Старт на анализ и синтез. Като алтернатива, от командния ред изпълнете следната команда: quartus_syn blinking_led -c blinking_led

Създаване на дизайнерски дял

Трябва да създадете дизайнерски дялове за всеки PR регион, който искате частично да преконфигурирате. Следващите стъпки създават дизайнерски дял за екземпляра u_blinking_led.

Създаване на дизайнерски дялове

1. Щракнете с десния бутон върху екземпляра u_blinking_led в Project Navigator и щракнете върху Design Partition ➤ Reconfigurable. Икона за дизайн на дял се появява до всеки екземпляр, който е зададен като дял.
2. Щракнете върху Присвоения ➤ Прозорец за проектиране на дялове. Прозорецът показва всички дизайнерски дялове в проекта.
3. Редактирайте името на дяла в прозореца за проектиране на дялове, като щракнете двукратно върху името. За този референтен дизайн преименувайте името на дяла на pr_partition
   • Забележка: Когато създавате дял, софтуерът Intel Quartus Prime автоматично генерира име на дял въз основа на името на екземпляра и йерархичния път. Това име на дял по подразбиране може да варира с всеки екземпляр.
4. За да експортирате финализирания статичен регион от компилацията на основната ревизия, щракнете двукратно върху записа за root_partition в Post Final Export File колона и въведете blinking_led_static. gdb.

Експортиране на публикуване на окончателна моментна снимка в прозореца за проектиране на дяловеУверете се, че blinking_led.qsf съдържа следните присвоявания, съответстващи на вашия преконфигурируем проектен дял:

Свързана информация
„Създаване на дизайнерски дялове“ в ръководството за потребителя на Intel Quartus Prime Pro Edition: Частично преконфигуриране

Разпределяне на регион за разположение и маршрутизиране за PR дял
За всяка основна ревизия, която създавате, потокът на PR дизайн поставя съответното ядро ​​на личността във вашия регион на PR дял. За да намерите и присвоите PR региона в етажния план на устройството за вашата основна ревизия:

1. Щракнете с десния бутон върху екземпляра u_blinking_led в Project Navigator и щракнете върху Logic Lock Region ➤ Create New Logic Lock Region. Регионът се появява в прозореца Logic Lock Regions.
2. Вашият регион на разположение трябва да включва blinking_led логиката. Изберете региона на разположение, като локализирате възела в Chip Planner. Щракнете с десния бутон върху името на региона u_blinking_led в прозореца на регионите за логическо заключване и щракнете

Намиране на възел ➤ Намиране в Chip Planner. Регионът u_blinking_led е цветно кодиран

Местоположение на възела за планиране на чипове за blinking_led

1. В прозореца Logic Lock Regions посочете координатите на региона на разположение в колоната Origin. Началото съответства на долния ляв ъгъл на региона. Напримерample, за да зададете регион на разположение с (X1 Y1) координати като (163 4), посочете произхода като X163_Y4. Софтуерът Intel Quartus Prime автоматично изчислява (X2 Y2) координатите (горе вдясно) за областта на поставяне въз основа на височината и ширината, които сте посочили.
   • Забележка: Този урок използва координатите (X1 Y1) – (163 4) и височина и ширина от 20 за областта на поставяне. Определете произволна стойност за региона на разположение. Уверете се, че регионът покрива blinking_led логиката.
2. Активирайте опциите Reserved и Core-Only.
3. Щракнете двукратно върху опцията Routing Region. Появява се диалоговият прозорец Logic Lock Routing Region Settings.
4. Изберете Фиксиран с разширение за тип маршрут. Избирането на тази опция автоматично присвоява дължина на разширението 2.
   • Забележка: Регионът за маршрутизиране трябва да бъде по-голям от региона за поставяне, за да осигури допълнителна гъвкавост за монтажника, когато машината маршрутизира различни персони.

Прозорец за региони за логическо заключванеПроверете дали blinking_led.qsf съдържа следните присвоявания, съответстващи на вашето етажно планиране:

Свързана информация
„Етажен план на проект за частично преконфигуриране“ в Ръководство за потребителя на Intel Quartus Prime Pro Edition: Частично преконфигуриране

Добавяне на контролера за външна конфигурация за частично преконфигуриране Intel FPGA IP
Външният конфигурационен контролер за частично преконфигуриране Intel FPGA IP се свързва с контролния блок Intel Agilex PR за управление на източника на побитов поток. Трябва да добавите този IP към вашия дизайн, за да реализирате външна конфигурация. Следвайте тези стъпки, за да добавите контролера за външна конфигурация за частично преконфигуриране
Intel FPGA IP към вашия проект:

1. Въведете Partial Reconfiguration в полето за търсене на IP каталог (Инструменти ➤ IP каталог).
2. Щракнете двукратно върху Частична преконфигурация Външен конфигурационен контролер Intel FPGA IP.
3. В диалоговия прозорец Създаване на IP вариант въведете external_host_pr_ip като File име и след това щракнете върху Създай. Появява се редакторът на параметрите.
4. За параметъра Разрешаване на зает интерфейс изберете Деактивиране (настройката по подразбиране). Когато трябва да използвате този сигнал, можете да превключите настройката на Активиране.

Активирайте параметъра за зает интерфейс в редактора на параметри

1. Кликнете File ➤ Запазете и излезте от редактора на параметри, без да генерирате системата. Редакторът на параметри генерира IP варианта external_host_pr_ip.ip file и добавя file към blinking_led проекта. AN 991: Частично преконфигуриране чрез щифтове за конфигурация (външен хост) Референтен дизайн 750856 | 2022.11.14 AN 991:
   • Забележка:
   • a. Ако копирате external_host_pr_ip.ip file от директорията pr, редактирайте ръчно blinking_led.qsf file за да включите следния ред: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Поставете IP_FILE назначение след SDC_FILE задания (blinking_led. dc) във вашия blinking_led.qsf file. Това подреждане гарантира подходящо ограничаване на IP ядрото на контролера за частично преконфигуриране.
   • Забележка: За откриване на часовниците, .sdc file за PR IP трябва да следва всеки .sdc, който създава часовниците, които IP ядрото използва. Вие улеснявате тази поръчка, като гарантирате, че .ip file за PR IP ядрото се появява след всеки .ip files или .sdc files, които използвате, за да дефинирате тези часовници в .qsf file за вашата ревизия на проекта Intel Quartus Prime. За повече информация вижте Ръководството за потребителя на IP решения за частично преконфигуриране.

Актуализиране на дизайна от най-високо ниво

За да актуализирате top.sv file с екземпляр PR_IP:

1. За да добавите екземпляра external_host_pr_ip към дизайна от най-високо ниво, премахнете коментарите от следните кодови блокове в top.sv file:

Определяне на персони
Този референтен дизайн дефинира три отделни персони за един PR дял. За да дефинирате и включите персоните във вашия проект:

1. Създайте три SystemVerilog files, blinking_led.sv, blinking_led_slow.sv и blinking_led_empty.sv във вашата работна директория за трите персони.

Персони за референтен дизайн

Забележка:

• blinking_led.sv вече е наличен като част от fileкопирате от поддиректорията flat/. Можете просто да използвате това повторно file.
• Ако създадете SystemVerilog files от текстовия редактор на Intel Quartus Prime, деактивирайте Add file към текущата опция за проект, когато записвате files.

Създаване на ревизии

Потокът на PR дизайн използва функцията за ревизии на проекта в софтуера Intel Quartus Prime. Вашият първоначален дизайн е базовата ревизия, където дефинирате границите на статичните региони и реконфигурируемите региони на FPGA. От основната ревизия създавате множество ревизии. Тези ревизии съдържат различните реализации за PR регионите. Въпреки това, всички ревизии на внедряване на PR използват едно и също разположение от най-високо ниво и резултати от маршрутизирането от основната ревизия. За да съставите PR дизайн, трябва да създадете ревизия на PR изпълнение за всяка личност. Освен това трябва да зададете типове ревизии за всяка от ревизиите. Наличните типове ревизии са:

• Частична преконфигурация – База
• Частична преконфигурация – Внедряване на Persona

Следната таблица изброява името на ревизията и типа на ревизията за всяка от ревизиите:

Имена и типове ревизии

Име на версията	Тип ревизия
blinking_led.qsf	Частична преконфигурация – База
blinking_led_default.qsf	Частична преконфигурация – Внедряване на Persona
blinking_led_slow.qsf	Частична преконфигурация – Внедряване на Persona
blinking_led_empty.qsf	Частична преконфигурация – Внедряване на Persona

Задаване на основния тип ревизия

1. Щракнете върху Проект ➤ Ревизии.
2. В Името на ревизията изберете blinking_led ревизията и след това щракнете върху Задаване на текуща.
3. Кликнете Приложи. Мигащата_led ревизия се показва като текуща ревизия.
4. За да зададете Тип ревизия за blinking_led, щракнете върху Присвоения ➤ Настройки ➤ Общи.
5. За тип ревизия изберете Частична преконфигурация – Основна и след това щракнете върху OK.
6. Проверете дали blinking_led.qsf вече съдържа следното присвояване: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Създаване на ревизии за изпълнение

1. За да отворите диалоговия прозорец Ревизии, щракнете върху Проект ➤ Ревизии.
2. За да създадете нова версия, щракнете двукратно върху < >.
3. В Името на ревизията посочете blinking_led_default и изберете blinking_led за Въз основа на ревизия.
4. За типа Ревизия изберете Частична преконфигурация – Изпълнение на личността.

Създаване на ревизии

1. По същия начин задайте типа ревизия за blinking_led_slow и blinking_led_empty ревизии.
2. Проверете дали всеки .qsf file сега съдържа следното присвояване: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led където place_holder е името на субекта по подразбиране за новосъздадената ревизия на внедряване на PR.

Ревизии на проекта

Компилиране на основната ревизия

1. За да компилирате основната ревизия, щракнете върху Обработка ➤ Старт на компилация. Алтернативно, следната команда компилира основната ревизия: quartus_sh –flow компилиране blinking_led -c blinking_led
2. Проверете битстрийма files, които генерират в output_files директория.

Генерирани Files

Име	Тип	Описание
blinking_led.sof	Базово програмиране file	Използва се за базова конфигурация с пълен чип
blinking_led.pr_partition.rbf	PR битстрийм file за базова персона	Използва се за частично преконфигуриране на базовата личност.
blinking_led_static.qdb	.qdb база данни file	Финализирана база данни file използвани за импортиране на статичната област.

Свързана информация

• „Етажен план на проект за частично преконфигуриране“ в Ръководство за потребителя на Intel Quartus Prime Pro Edition: Частично преконфигуриране
• „Поетапно прилагане на ограниченията на етажния план“ в Ръководство за потребителя на Intel Quartus Prime Pro Edition: Частично преконфигуриране

Подготовка на ревизии за внедряване на PR
Трябва да подготвите ревизиите на изпълнението на PR, преди да можете да компилирате и генерирате битовия поток на PR за програмиране на устройството. Тази настройка включва добавяне на статичен регион .qdb file като източник file за всяка ревизия на изпълнението. Освен това трябва да посочите съответния обект на PR региона.

1. За да зададете текущата ревизия, щракнете върху Проект ➤ Ревизии, изберете blinking_led_default като име на ревизия и след това щракнете върху Задаване на текуща.
2. За да проверите правилния източник за всяка ревизия на внедряване, щракнете върху Проект ➤Добавяне/Премахване Fileв проекта. Мигащият_led.sv file се появява в file списък.

Files страница

1. Повторете стъпки от 1 до 2, за да проверите другия източник на ревизия на внедряването files:

Име на версията на изпълнението	Източник File
мигащ_светодиод_по подразбиране	blinking_led.sv
мигащ_светодиод_празно	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. За да проверите .qdb file свързан с главния дял, щракнете върху Присвоения ➤ Прозорец за проектиране на дялове. Потвърдете, че базата данни за дялове File указва blinking_led_static.qdb file, или щракнете двукратно върху базата данни за дялове File клетка, за да посочите това file. Алтернативно, следната команда присвоява това file: set_instance_assignment -име QDB_FILE_ДЯЛ \ blinking_led_static.qdb -to |
2. В клетката Entity Re-binding посочете името на обекта на всеки PR дял, който променяте в ревизията на изпълнението. За ревизията на внедряване blinking_led_default, името на обекта е blinking_led. В този урок презаписвате екземпляра u_blinking_led от компилирането на основната ревизия с новия обект blinking_led.

Забележка: Присвояването на повторно обвързване на заместващ обект се добавя автоматично към ревизията на внедряването. Трябва обаче да промените името на обекта по подразбиране в присвояването на подходящо име на обект за вашия дизайн.

Име на версията на изпълнението	Повторно обвързване на обекта
мигащ_светодиод_по подразбиране	blinking_led
blinking_led_slow	blinking_led_slow
мигащ_светодиод_празно	мигащ_светодиод_празно

Повторно свързване на обект

1. За да компилирате дизайна, щракнете върху Обработка ➤ Старт на компилация. Алтернативно, следната команда компилира този проект: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Повторете горните стъпки, за да подготвите blinking_led_slow и blinking_led_empty ревизии: quartus_sh –поток компилиране blinking_led –c blinking_led_slow quartus_sh –поток компилиране blinking_led –c blinking_led_empt

Забележка: Можете да зададете всякакви специфични настройки на Fitter, които искате да приложите по време на компилацията на внедряването на PR. Специфичните настройки на монтьора засягат само прилягането на личността, без да засягат импортирания статичен регион.

Програмиране на дъската
Този урок използва платка за разработка на Intel Agilex F-Series FPGA на масата, извън PCIe* слота на вашата хост машина. Преди да програмирате платката, уверете се, че сте изпълнили следните стъпки:

1. Свържете захранването към платката за разработка Intel Agilex F-Series FPGA.
2. Свържете кабела за изтегляне на Intel FPGA между USB порта на вашия компютър и порта на кабела за изтегляне на Intel FPGA на платката за разработка.

За да стартирате дизайна на платката за разработка Intel Agilex F-Series FPGA:

1. Отворете софтуера Intel Quartus Prime и щракнете върху Инструменти ➤ Програмист.
2. В Programmer щракнете върху Hardware Setup и изберете USB-Blaster.
3. Щракнете върху Автоматично откриване и изберете устройството, AGFB014R24AR0.
4. Натиснете OK. Софтуерът Intel Quartus Prime открива и актуализира програмиста с трите FPGA устройства на платката.
5. Изберете устройството AGFB014R24AR0, щракнете върху Промяна File и заредете blinking_led_default.sof file.
6. Активиране на програма/конфигуриране за blinking_led_default.sof file.
7. Щракнете върху Старт и изчакайте лентата за напредъка да достигне 100%.
8. Наблюдавайте светодиодите на платката да мигат със същата честота като оригиналния плосък дизайн.
9. За да програмирате само PR региона, щракнете с десния бутон върху blinking_led_default.sof file в програмиста и щракнете върху Добавяне на PR програмиране File.
10. Изберете blinking_led_slow.pr_partition.rbf file.
11. Деактивирайте програмата/Конфигурирайте за blinking_led_default.sof file.
12. Активиране на програма/конфигуриране за blinking_led_slow.pr_partition.rbf file и щракнете върху Старт. На платката наблюдавайте LED[0] и LED[1], които продължават да мигат. Когато лентата за напредък достигне 100%, LED[2] и LED[3] мигат по-бавно.
13. За да препрограмирате PR региона, щракнете с десния бутон върху .rbf file в програмиста и щракнете върху Промяна на PR програмирането File.
14. Изберете .rbf files за другите две персони да наблюдават поведението на дъската. Зареждане на blinking_led_default.rbf file кара светодиодите да мигат с определена честота и зарежда blinking_led_empty.rbf file кара светодиодите да останат ВКЛЮЧЕНИ.

Програмиране на платката за разработка на Intel Agilex F-Series FPGAПоток за тестване на хардуер

Следващите последователности описват потока за тестване на хардуера на референтния дизайн.
Хардуерна настройка на външен хост на устройство Intel Agilex

Програмирайте Helper FPGA (външен хост)
Следващата последователност описва програмирането на помощната FPGA, която работи като външен хост на PR процеса:

1. Посочете настройката на интерфейса за поточно предаване на Avalon, която съответства на режима, който сте избрали (x8, x16 или x32).
2. Инициализирайте платформата чрез програмиране на помощната FPGA с помощта на Intel Quartus Prime Programmer и свързан конфигурационен кабел.
3. Като използвате помощната FPGA, прочетете сигналите CONF_DONE и AVST_READY. CONF_DONE трябва да бъде 0, AVST_READY трябва да бъде 1. Логически високо ниво на този щифт показва, че SDM е готов да приеме данни от външен хост. Този изход е част от SDM I/O.

Забележка: Пинът CONF_DONE сигнализира на външен хост, че прехвърлянето на побитов поток е успешно. Използвайте тези сигнали само за наблюдение на процеса на пълна конфигурация на чипа. Обърнете се към потребителското ръководство за конфигурация на Intel Agilex за повече информация относно този щифт.

Програмирайте DUT FPGA с пълен чип SOF чрез външен хост Следващата последователност описва програмирането на DUT FPGA с пълен чип SRAM обект File (.sof) с помощта на интерфейса за поточно предаване на хост Avalon:

1. Запишете целия битов поток на чипа във външната DDR4 памет на помощната FPGA (външен хост).
2. Конфигурирайте DUT FPGA с пълния чип .sof, като използвате интерфейса за поточно предаване на Avalon (x8, x16, x32).
3. Прочетете статуса на DUT FPGA конфигурационните сигнали. CONF_DONE трябва да бъде 1, AVST_READY трябва да бъде 0.

Времеви спецификации: Външен контролер с частично преконфигуриране Intel FPGA IP

Програмирайте DUT FPGA с First Persona чрез външен хост

1. Приложете замразяването върху целевата PR област в DUT FPGA.
2. Използвайки системната конзола Intel Quartus Prime, заявете pr_request, за да започнете частичното преконфигуриране. AVST_READY трябва да бъде 1.
3. Запишете първия битов поток на PR persona във външната DDR4 памет на помощната FPGA (външен хост).
4. Използвайки стрийминг интерфейс на Avalon (x8, x16, x32), преконфигурирайте DUT FPGA с първия битов поток на персона.
5. За да наблюдавате състоянието на PR, щракнете върху Инструменти ➤ Системна конзола, за да стартирате Системна конзола. В системната конзола наблюдавайте състоянието на PR:
   • pr_error е 2—преконфигуриране в процес.
   • pr_error е 3—преконфигурирането е завършено.
6. Приложете размразяване върху PR региона в DUT FPGA.

Забележка: Ако възникне грешка по време на PR операция, като например отказ при проверка на версията или проверка на оторизация, PR операцията се прекратява.

Свързана информация

• Ръководство за потребителя за конфигурация на Intel Agilex
• Ръководство за потребителя на Intel Quartus Prime Pro Edition: Инструменти за отстраняване на грешки

История на ревизиите на документа за AN 991: Частична реконфигурация чрез конфигурационни пинове (външен хост) Референтен дизайн за Intel Agilex F-Series FPGA платка за разработка

Версия на документа	Intel Quartus Prime версия	Промени
2022.11.14	22.3	• Първоначално издание.

AN 991: Частична реконфигурация чрез конфигурационни щифтове (външен хост) Референтен дизайн: за Intel Agilex F-Series FPGA платка за разработка

Отговори на най-често задаваните въпроси:

• Q Какво е PR чрез конфигурационни пинове?
• A Конфигурация на външен хост на страница 3
• Q Какво ми трябва за този референтен дизайн?
• A Референтни изисквания за проектиране на страница 6
• Q Къде мога да взема референтния дизайн?
• A Референтни изисквания за проектиране на страница 6
• Q Как да извърша PR чрез външна конфигурация?
• A Референтно ръководство за проектиране на страница 6
• Q Какво е PR персона?
• A Дефиниране на лица на страница 11
• Q Как да програмирам платката?
• A Програмирайте дъската на страница 17
• Q Какви са известните проблеми и ограничения на PR?
• A Форуми за поддръжка на Intel FPGA: PR
• Q Имате ли обучение по PR?
• A Каталог за техническо обучение на Intel FPGA

Онлайн версия Изпратете обратна връзка

• ID: 750856
• Версия: 2022.11.14

Документи / Ресурси

Intel 750856 Agilex FPGA развойна платка [pdf] Ръководство за потребителя 750856, 750857, 750856 Платка за разработка на Agilex FPGA, Платка за разработка на Agilex FPGA, Платка за разработка на FPGA, Платка за разработка, Платка

Референции

• Ръководство за потребителя