intel 750856 Agilex FPGA Development Board

Produkt ynformaasje

Dit referinsjeûntwerp is foar it Intel Agilex F-Series FPGA Development Board. It brûkt de Partial Reconfiguration External Configuration Controller Intel FPGA IP en hat in ienfâldige PR-regio. De Intel Agilex Device External Host Hardware Setup bestiet út in ekstern apparaat (Helper FPGA), in DUT FPGA, en jo eksterne hostûntwerp. It hostûntwerp yn it eksterne apparaat is ferantwurdlik foar it hostjen fan it PR-proses. De PR-pins wurde brûkt om beide apparaten te ferbinen en kinne elke beskikbere brûkers-I/O's wêze.

Produkt Usage Ynstruksjes

Eksterne Host Konfiguraasje

Om eksterne hostkonfiguraasje út te fieren, folgje dizze stappen:

1. Meitsje in hostûntwerp yn in ekstern apparaat om it PR-proses te hostjen.
2. Ferbine de PR-pins fan it eksterne apparaat mei de Partial Reconfiguration External Configuration Controller Intel FPGA IP yn 'e DUT FPGA.
3. Stream konfiguraasjegegevens fan it hostûntwerp nei de Intel Agilex Avalon-streaming-ynterface-pins dy't oerienkomme mei de PR-handshaking-sinjalen fan 'e IP.

Partial Reconfiguration fia Konfiguraasje Pins Operation

De folgjende folchoarder beskriuwt de wurking fan parsjele rekonfiguraasje fia konfiguraasjepinnen:

1. Befêstigje de pr_request-pin ferbûn mei de Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. De IP beweart in drok sinjaal om oan te jaan dat it PR-proses oan 'e gong is (opsjoneel).
3. As de konfiguraasje systeem is klear foar in PR operaasje, de avst_ready pin beweart, wat oanjout dat it is klear om te akseptearjen gegevens.
4. Stream de PR-konfiguraasjegegevens oer de avst_data-pins en de avst_valid-pin, folgje de Avalon-streamingspesifikaasje foar gegevensoerdracht mei efterdruk.
5. Streaming stopt as de avst_ready pin wurdt de-asserted.
6. De-assert de avst_ready pin om oan te jaan dat gjin mear gegevens nedich binne foar de PR-operaasje.
7. De Partial Reconfiguration External Configuration Controller Intel FPGA IP de-asserts it drokke sinjaal om oan te jaan it ein fan it proses (opsjoneel).

Partial rekonfiguraasje fia konfiguraasje Pins (Eksterne Host) Reference Design

Dizze applikaasjenotysje toant in part rekonfiguraasje fia konfiguraasjepinnen (eksterne host) op it Intel® Agilex® F-Series FPGA-ûntwikkelingsboerd.

Reference Design Overview

De funksje foar parsjele rekonfiguraasje (PR) lit jo in diel fan 'e FPGA dynamysk konfigurearje, wylst it oerbleaune FPGA-ûntwerp bliuwt funksjonearje. Jo kinne meardere persona's meitsje foar in bepaalde regio yn jo ûntwerp dy't gjin ynfloed hawwe op operaasje yn gebieten bûten dizze regio. Dizze metodyk is effektyf yn systemen dêr't meardere funksjes tiid-diele deselde FPGA apparaat boarnen. De hjoeddeistige ferzje fan de Intel Quartus® Prime Pro Edition-software yntroduseart in nije en ferienfâldige kompilaasjestream foar in part rekonfiguraasje. Dit Intel Agilex-referinsjeûntwerp brûkt de Partial Reconfiguration External Configuration Controller Intel FPGA IP en hat in ienfâldige PR-regio.

Intel Agilex Device External Host Hardware Setup

Eksterne Host Konfiguraasje

Yn eksterne hostkonfiguraasje moatte jo earst in hostûntwerp oanmeitsje yn in ekstern apparaat om it PR-proses te hostjen, lykas Intel Agilex Device External Host Hardware Setup toant. It hostûntwerp streamt konfiguraasjegegevens nei de Intel Agilex Avalon-streaming-ynterface-pins dy't oerienkomme mei de PR-handshaking-sinjalen dy't komme fan 'e Partial Reconfiguration External Configuration Controller Intel FPGA IP. De PR-pins dy't jo brûke om beide apparaten te ferbinen kinne elke beskikbere brûkers-I/O's wêze.

De folgjende folchoarder beskriuwt de parsjele rekonfiguraasje fia konfiguraasje pins operaasje:

1. Befestigje earst de pr_request-pin dy't ferbûn is mei de Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. De IP beweart in drok sinjaal om oan te jaan dat it PR-proses oan 'e gong is (opsjoneel).
3. As it konfiguraasjesysteem ree is om in PR-operaasje te ûndergean, wurdt de avst_ready-pin beweard dat oanjout dat it ree is om gegevens te akseptearjen.
4. Begjin de PR-konfiguraasjegegevens te streamen oer de avst_data-pins en de avst_valid-pin, wylst jo de Avalon-streamingspesifikaasje foar gegevensoerdracht mei efterdruk observearje.
5. Streaming stopt as de avst_ready-pin wurdt de-asserted.
6. Nei it streamen fan alle konfiguraasjegegevens wurdt de avst_ready-pin de-asserted om oan te jaan dat gjin mear gegevens nedich binne foar PR-operaasje.
7. De Partial Reconfiguration External Configuration Controller Intel FPGA IP desserts it drokke sinjaal om it ein fan it proses oan te jaan (opsjoneel).
8. Jo kinne de pr_done en pr_error pins kontrolearje om te befêstigjen oft de PR-operaasje mei sukses foltôge is. As in flater optreedt, lykas mislearring yn ferzjekontrôle en autorisaasjekontrôle, wurdt de PR-operaasje beëinige.

Related Information

• Intel Agilex F-Series FPGA Development Kit Web Side
• Intel Agilex F-Series FPGA Development Kit User Guide
• Intel Quartus Prime Pro Edition User Guide: Partial Reconfiguration

Partial Reconfiguration Eksterne konfiguraasje Controller Intel FPGA IP
De Partial Reconfiguration External Configuration Controller is ferplichte om konfiguraasjepinnen te brûken om PR-gegevens te streamen foar PR-operaasje. Jo moatte alle havens op it heechste nivo fan 'e Partial Reconfiguration External Configuration Controller Intel FPGA IP ferbine mei de pr_request-pin om it handshaken fan 'e host mei de feilige apparaatbehearder (SDM) fan 'e kearn mooglik te meitsjen. De SDM bepaalt hokker soarten konfiguraasjepinnen te brûken, neffens jo MSEL-ynstelling.

Partial Reconfiguration Eksterne konfiguraasje Controller Intel FPGA IP

Partial Reconfiguration Eksterne konfiguraasje Controller Parameter ynstellings

Parameter	Wearde	Beskriuwing
Ynskeakelje Busy Interface	Ynskeakelje or Utskeakelje	Stelt jo de Busy-ynterface yn of útskeakelje, dy't in sinjaal beweart om oan te jaan dat PR-ferwurking oan 'e gong is by eksterne konfiguraasje. Standert ynstelling is Utskeakelje.

Partial Reconfiguration Eksterne konfiguraasje Controller Ports

Port Namme	Breedte	Rjochting	Funksje
pr_request	1	Ynfier	Jout oan dat it PR-proses klear is om te begjinnen. It sinjaal is in lieding dy't net syngroan is mei elk kloksinjaal.
pr_error	2	Utfier	Jout in parsjele rekonfiguraasjeflater oan.: • 2'b01-algemiene PR flater • 2'b11-ynkompatibele bitstream flater Dizze sinjalen binne kanalen dy't net syngroan binne foar elke klokboarne.
pr_done	1	Utfier	Jout oan dat it PR-proses foltôge is. It sinjaal is in lieding dy't net syngroan is mei elk kloksinjaal.
start_addr	1	Ynfier	Spesifisearret it startadres fan PR-gegevens yn Active Serial Flash. Jo ynskeakelje dit sinjaal troch te selektearjen ien Avalon®-ST or Aktive Serial foar de Aktivearje Avalon-ST-pins as aktive serial pins parameter. It sinjaal is in lieding dy't net syngroan is mei elk kloksinjaal.
weromsette	1	Ynfier	Aktive hege, syngroane reset sinjaal.
út_clk	1	Utfier	Klok boarne dy't generearret út in ynterne oscillator.
drok	1	Utfier	De IP beweart dit sinjaal om oan te jaan dat de oerdracht fan PR-gegevens oan 'e gong is. Jo ynskeakelje dit sinjaal troch te selektearjen Ynskeakelje foar de Aktivearje drokke ynterface parameter.

Reference Design Requirements

Gebrûk fan dit referinsjeûntwerp fereasket it folgjende:

• Ynstallaasje fan de Intel Quartus Prime Pro Edition ferzje 22.3 mei stipe foar de Intel Agilex apparaat famylje.
• Ferbining mei it Intel Agilex F-Series FPGA-ûntwikkelingsboerd op 'e bank.
• Download fan it ûntwerp bglample beskikber op de folgjende lokaasje: https://github.com/intel/fpga-partial-reconfig.

Om it ûntwerp te downloaden example:

1. Klik op Clone of download.
2. Klik Download ZIP. Unzip de fpga-partial-reconfig-master.zip file.
3. Navigearje nei de tutorials/agilex_external_pr_configuration submap om tagong te krijen ta it referinsjeûntwerp.

Reference Design Walkthrough

De folgjende stappen beskriuwe de ymplemintaasje fan parsjele rekonfiguraasje fia konfiguraasjepinnen (eksterne host) op it Intel Agilex F-Series FPGA-ûntwikkelingsboerd:

• Stap 1: Begjinne
• Stap 2: It meitsjen fan in Design Partition
• Stap 3: Allocating Placement en Routing Regio's
• Stap 4: It tafoegjen fan de Partial Reconfiguration External Configuration Controller IP
• Stap 5: Defining Personas
• Stap 6: Revisions oanmeitsje
• Stap 7: It gearstallen fan de Basisferzje
• Stap 8: It tarieden fan PR-ymplemintaasjerevisions
• Stap 9: Programming it bestjoer

Stap 1: Te begjinnen
Om it referinsjeûntwerp te kopiearjen files nei jo wurkomjouwing en kompilearje it flakke ûntwerp fan blinking_led:

1. Meitsje in map yn jo wurkomjouwing, agilex_pcie_devkit_blinking_led_pr.
2. Kopiearje de ynladen tutorials/agilex_pcie_devkit_blinking_led/flat submap nei de map, agilex_pcie_devkit_blinking_led_pr.
3. Klikje yn 'e software fan Intel Quartus Prime Pro Edition File ➤ Iepenje Project en selektearje blinking_led.qpf.
4. Om de hiërargy fan it platte ûntwerp út te wreidzjen, klikje op Ferwurkjen ➤ Start ➤ Analyse en synteze begjinne. As alternatyf, op de kommando-rigel, útfiere it folgjende kommando: quartus_syn blinking_led -c blinking_led

It meitsjen fan in Design Partition

Jo moatte ûntwerppartysjes meitsje foar elke PR-regio dy't jo foar in part opnij konfigurearje wolle. De folgjende stappen meitsje in ûntwerppartysje foar it eksimplaar u_blinking_led.

It meitsjen fan Design Partitionen

1. Rjochts-klikke op de u_blinking_led-eksimplaar yn 'e Project Navigator en klikje op Untwerppartition ➤ Reconfigurable. In ûntwerp partition ikoan ferskynt neist elke eksimplaar dat is ynsteld as in partition.
2. Klik Opdrachten ➤ Finster foar partitionen ûntwerp. It finster toant alle ûntwerppartysjes yn it projekt.
3. Bewurkje de partition namme yn it Untwerp Partitions Finster troch te dûbelklikken op de namme. Foar dit referinsjeûntwerp, omneame de partitionnamme nei pr_partition
   • Noat: As jo ​​in partysje oanmeitsje, genereart de Intel Quartus Prime-software automatysk in partitionnamme, basearre op de eksimplaarnamme en hiërargypaad. Dizze standert partition namme kin fariearje mei elk eksimplaar.
4. Om de finalisearre statyske regio te eksportearjen fan 'e basisferzje-kompilaasje, dûbelklikje jo op' e yngong foar root_partition yn 'e Post Final Export File kolom, en typ blinking_led_static. gdb.

Eksportearje Post Finale Snapshot yn Untwerp Partitions FinsterFerifiearje dat de blinking_led.qsf de folgjende opdrachten befettet, oerienkomme mei jo werynstelbere ûntwerppartysje:

Related Information
"Design Partitions oanmeitsje" yn Intel Quartus Prime Pro Edition Brûkersgids: Partial Reconfiguration

Allocating Placement- en Routing Regio foar in PR Partition
Foar elke basisferzje dy't jo meitsje, pleatst de PR-ûntwerpstream de oerienkommende persona-kearn yn jo PR-partitionregio. Om de PR-regio te lokalisearjen en ta te jaan yn it flierplan fan it apparaat foar jo basisferzje:

1. Rjochtsklik op it eksimplaar u_blinking_led yn 'e Project Navigator en klik op Logic Lock Region ➤ Create New Logic Lock Region. De regio ferskynt op it Logic Lock Regions Finster.
2. Jo pleatsingsregio moat de logika blinking_led omfetsje. Selektearje de pleatsingsregio troch it knooppunt te finen yn Chip Planner. Rjochts-klikke op de u_blinking_led regionamme yn it Logic Lock Regions Finster en klikje

Sykje node ➤ Sykje yn Chip Planner. De regio u_blinking_led is kleurkodearre

Chip Planner Node Lokaasje foar blinking_led

1. Spesifisearje yn it finster Logic Lock Regions de koordinaten fan pleatsingsregio's yn 'e kolom Origin. De oarsprong komt oerien mei de ûnderste linker hoeke fan 'e regio. Bygelyksample, om in pleatsingsregio yn te stellen mei (X1 Y1) koördinaten as (163 4), spesifisearje de oarsprong as X163_Y4. De software fan Intel Quartus Prime berekkent automatysk de (X2 Y2) koördinaten (rjochtsboppe) foar de pleatsingsregio, basearre op de hichte en breedte dy't jo oantsjutte.
   • Noat: Dizze tutorial brûkt de (X1 Y1) koördinaten - (163 4), en in hichte en breedte fan 20 foar de pleatsingsregio. Definiearje elke wearde foar de pleatsingsregio. Soargje derfoar dat de regio de blinking_led logika beslacht.
2. Aktivearje de opsjes Reserved en Core-Only.
3. Dûbelklikke op de opsje Routing Region. It dialoochfinster Logic Lock Routing Region Settings ferskynt.
4. Selektearje Fêst mei útwreiding foar it Routing-type. It selektearjen fan dizze opsje jout automatysk in útwreidingslingte fan 2 ta.
   • Noat: De rûteregio moat grutter wêze as de pleatsingsregio, om ekstra fleksibiliteit te leverjen foar de Fitter as de motor ferskate persoanen rûtes.

Logic Lock Regio's FinsterFerifiearje dat de blinking_led.qsf de folgjende opdrachten befettet, oerienkomme mei jo flierplanning:

Related Information
"Floorplan the Partial Reconfiguration Design" yn Intel Quartus Prime Pro Edition Brûkersgids: Partial Reconfiguration

It tafoegjen fan de Partial Reconfiguration External Configuration Controller Intel FPGA IP
De Partial Reconfiguration External Configuration Controller Intel FPGA IP ynterfaces mei it Intel Agilex PR-kontrôleblok om de bitstreamboarne te behearjen. Jo moatte dizze IP tafoegje oan jo ûntwerp om eksterne konfiguraasje te ymplementearjen. Folgje dizze stappen om de Partial Reconfiguration External Configuration Controller ta te foegjen
Intel FPGA IP nei jo projekt:

1. Typ Partial Reconfiguration yn it sykfjild IP Catalog (Tools ➤ IP Catalog).
2. Dûbelklikke Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. Typ yn it dialoochfinster Create IP Fariant external_host_pr_ip as de File namme, en klik dan op Meitsje. De parameter bewurker ferskynt.
4. Foar de Ynskeakelje drokke ynterface parameter, selektearje Utskeakelje (de standert ynstelling). As jo ​​​​dit sinjaal moatte brûke, kinne jo de ynstelling omskeakelje nei Ynskeakelje.

Ynskeakelje Busy Interface Parameter yn Parameter Editor

1. Klikje File ➤ Bewarje en ferlitte de parameterbewurker sûnder it systeem te generearjen. De parameter bewurker genereart de external_host_pr_ip.ip IP fariaasje file en foeget de file nei it blinking_led projekt. AN 991: Partial Reconfiguration fia konfiguraasje Pins (Eksterne Host) Reference Design 750856 | 2022.11.14 AN 991:
   • Noat:
   • a. As jo ​​kopiearje de external_host_pr_ip.ip file út de pr-map, bewurkje de blinking_led.qsf manuell file om de folgjende rigel op te nimmen: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Pleats de IP_FILE opdracht nei de SDC_FILE opdrachten (blinking_led. dc) yn jo blinking_led.qsf file. Dizze oardering soarget foar passende beheining fan 'e IP-kearn fan' e Partial Reconfiguration Controller.
   • Noat: Om de klokken te ûntdekken, de .sdc file foar de PR-IP moat elke .sdc folgje dy't de klokken makket dy't de IP-kearn brûkt. Jo fasilitearje dizze bestelling troch te soargjen dat de .ip file foar de PR IP kearn ferskynt nei eltse .ip files of .sdc files dy't jo brûke om dizze klokken te definiearjen yn 'e .qsf file foar jo Intel Quartus Prime projektferzje. Foar mear ynformaasje, ferwize nei de Partial Reconfiguration IP Solutions User Guide.

It bywurkjen fan it Top-Level Design

Om de top.sv file mei de PR_IP-eksimplaar:

1. Om de eksterne_host_pr_ip-eksimplaar ta te foegjen oan it ûntwerp op boppeste nivo, ûntsiferje de folgjende koadeblokken yn 'e top.sv file:

Defining Personas
Dit referinsjeûntwerp definiearret trije aparte persona's foar de ienige PR-partysje. Om de persoanen yn jo projekt te definiearjen en op te nimmen:

1. Meitsje trije SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, en blinking_led_empty.sv yn jo wurkmap foar de trije personas.

Reference Design Personas

Noat:

• blinking_led.sv is al beskikber as ûnderdiel fan de files jo kopiearje út de flat/ submap. Jo kinne dit gewoan opnij brûke file.
• As jo ​​meitsje de SystemVerilog files út de Intel Quartus Prime Text Editor, útskeakelje de Add file oan aktuele projekt opsje, by it bewarjen fan de files.

Revisions oanmeitsje

De PR-ûntwerpstream brûkt de funksje fan projektferzjes yn 'e Intel Quartus Prime-software. Jo earste ûntwerp is de basisferzje, wêr't jo de grinzen fan statyske regio's en rekonfigureare regio's op 'e FPGA definiearje. Fanút de basisferzje meitsje jo meardere ferzjes. Dizze ferzjes befetsje de ferskate ymplemintaasjes foar de PR-regio's. Alle PR-ymplemintaasjeferzjes brûke lykwols deselde top-nivo pleatsing en routingresultaten fan 'e basisferzje. Om in PR-ûntwerp te kompilearjen, moatte jo in PR-ymplemintaasjeferzje meitsje foar elke persona. Derneist moatte jo revyzjesoarten tawize foar elk fan 'e ferzjes. De beskikbere ferzjestypen binne:

• Partial rekonfiguraasje - Base
• Partial Reconfiguration - Persona Ymplemintaasje

De folgjende tabel lit de ferzjenamme en it ferzjestype foar elk fan 'e ferzjes sjen:

Revision Nammen en Soarten

Revision Namme	Revision Type
blinking_led.qsf	Partial rekonfiguraasje - Base
blinking_led_default.qsf	Partial Reconfiguration - Persona Ymplemintaasje
blinking_led_slow.qsf	Partial Reconfiguration - Persona Ymplemintaasje
blinking_led_empty.qsf	Partial Reconfiguration - Persona Ymplemintaasje

It ynstellen fan it Base Revision Type

1. Klik Project ➤ Revisions.
2. Selektearje yn Revision Name de blinking_led ferzje, en klik dan op Set Aktueel.
3. Klik Tapasse. De blinking_led revyzje toant as de aktuele ferzje.
4. Klikje Opdrachten ➤ Ynstellings ➤ Algemien om it Revision Type foar blinking_led yn te stellen.
5. Foar Revision Type, selektearje Partial Reconfiguration - Base, en klik dan op OK.
6. Ferifiearje dat de blinking_led.qsf no de folgjende opdracht befettet: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

It oanmeitsjen fan útfieringsrevisjes

1. Om it dialoochfinster Revisions te iepenjen, klikje op Project ➤ Revisions.
2. Om in nije ferzje te meitsjen, dûbelklikje op < >.
3. Yn Revision namme, spesifisearje blinking_led_default en selektearje blinking_led foar Basearre op revyzje.
4. Foar it type revyzje, selektearje Partial rekonfiguraasje - PersonaImplementation.

Revisions oanmeitsje

1. Stel op deselde manier it Revision-type yn foar blinking_led_slow en blinking_led_empty ferzjes.
2. Ferifiearje dat elk .qsf file befettet no de folgjende opdracht: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led wêr, place_holder is de standert entiteit namme foar de nij oanmakke PR ymplemintaasje revyzje.

Project Revisions

It kompilearjen fan de Basisferzje

1. Om de basisferzje te kompilearjen, klikje op Ferwurkjen ➤ Kompilaasje begjinne. As alternatyf kompilearret it folgjende kommando de basisferzje: quartus_sh –flow kompilearje blinking_led -c blinking_led
2. Kontrolearje de bitstream files dy't generearje yn 'e output_files triemtafel.

Generearre Files

Namme	Type	Beskriuwing
blinking_led.sof	Basis programmearring file	Wurdt brûkt foar folsleine-chip basis konfiguraasje
blinking_led.pr_partition.rbf	PR bitstream file foar basis persona	Wurdt brûkt foar in part rekonfiguraasje fan basis persona.
blinking_led_static.qdb	.qdb databank file	Finalisearre databank file brûkt om de statyske regio te ymportearjen.

Related Information

• "Floorplan the Partial Reconfiguration Design" yn Intel Quartus Prime Pro Edition Brûkersgids: Partial Reconfiguration
• "Floorplan-beperkingen ynkrementeel tapasse" yn Intel Quartus Prime Pro Edition Brûkersgids: Partial Reconfiguration

Tariede PR Ymplemintaasje Revisions
Jo moatte de PR-ymplemintaasjeferzjes tariede foardat jo de PR-bitstream kinne kompilearje en generearje foar apparaatprogrammearring. Dizze opset befettet it tafoegjen fan de statyske regio .qdb file as de boarne file foar eltse útfiering revyzje. Derneist moatte jo de oerienkommende entiteit fan 'e PR-regio opjaan.

1. Om de aktuele ferzje yn te stellen, klikje jo op Project ➤ Revisions, selektearje blinking_led_default as de Revision namme, en klik dan op Set Aktueel.
2. Om de juste boarne te ferifiearjen foar elke ymplemintaasjeferzje, klikje op Project ➤Tafoegje/fuortsmite Files yn Projekt. De blinking_led.sv file ferskynt yn 'e file list.

Files Side

1. Werhelje stappen 1 troch 2 te ferifiearjen de oare útfiering revyzje boarne files:

Implementaasje Revision Namme	Boarne File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Om de .qdb file ferbûn mei de root-partysje, klikje Opdrachten ➤ Untwerp Partitions Finster. Befêstigje dat de Partition Database File spesifisearret de blinking_led_static.qdb file, of dûbelklik op de Partition Database File sel om dit oan te jaan file. As alternatyf jout it folgjende kommando dit ta file: set_instance_assignment -namme QDB_FILE_PARTISJE \ blinking_led_static.qdb -to |
2. Spesifisearje yn 'e Entity Re-binding sel de entiteitsnamme fan elke PR-partysje dy't jo feroarje yn 'e útfieringsferzje. Foar de revyzje fan 'e blinking_led_default ymplemintaasje is de entiteitsnamme blinking_led. Yn dizze tutorial oerskriuwe jo de u_blinking_led-eksimplaar fan 'e basisferzje kompilearje mei de nije blinking_led-entiteit.

Noat: In plakhâlder entiteit rebining opdracht wurdt tafoege oan de útfiering revyzje automatysk. Jo moatte lykwols de standert entiteitsnamme yn 'e opdracht feroarje nei in passende entiteitsnamme foar jo ûntwerp.

Implementaasje Revision Namme	Entiteit Re-binding
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Entiteit Rebinding

1. Om it ûntwerp te kompilearjen, klikje op Ferwurkjen ➤ Kompilaasje begjinne. As alternatyf kompilearret it folgjende kommando dit projekt: quartus_sh –flow kompilearje blinking_led –c blinking_led_default
2. Werhelje de boppesteande stappen om blinking_led_slow en blinking_led_empty ferzjes te meitsjen: quartus_sh –flow kompilearje blinking_led –c blinking_led_slow quartus_sh –flow kompilearje blinking_led –c blinking_led_empt

Noat: Jo kinne elke Fitter-spesifike ynstellings opjaan dy't jo wolle tapasse tidens de kompilaasje fan PR-ymplemintaasje. Fitterspesifike ynstellings beynfloedzje allinich de fit fan 'e persona, sûnder de ymporteare statyske regio te beynfloedzjen.

Programming it bestjoer
Dizze tutorial brûkt in Intel Agilex F-Series FPGA-ûntwikkelingsboerd op 'e bank, bûten it PCIe * slot yn jo hostmasine. Foardat jo it boerd programmearje, soargje derfoar dat jo de folgjende stappen hawwe foltôge:

1. Ferbine de macht oanbod oan de Intel Agilex F-Series FPGA ûntwikkeling board.
2. Ferbine de Intel FPGA Download Cable tusken jo PC USB haven en de Intel FPGA Download Cable haven op it ûntwikkeling board.

Om it ûntwerp út te fieren op it Intel Agilex F-Series FPGA-ûntwikkelingsboerd:

1. Iepenje de Intel Quartus Prime-software en klikje op Tools ➤ Programmer.
2. Klikje yn 'e Programmer op Hardware Setup en selektearje USB-Blaster.
3. Klik Auto Detect en selektearje it apparaat, AGFB014R24AR0.
4. Klik OK. De Intel Quartus Prime-software detektearret en fernijt de Programmer mei de trije FPGA-apparaten op it boerd.
5. Selektearje it apparaat AGFB014R24AR0, klik Feroarje File en lade de blinking_led_default.sof file.
6. Aktivearje Programma / Konfigurearje foar blinking_led_default.sof file.
7. Klikje op Start en wachtsje oant de foarútgongbalke 100% berikt.
8. Observearje de LED's op it boerd blinkend op deselde frekwinsje as it orizjinele platte ûntwerp.
9. Om allinich de PR-regio te programmearjen, klikje jo mei de rechtermuisknop op de blinking_led_default.sof file yn 'e Programmer en klikje PR-programmearring taheakje File.
10. Selektearje de blinking_led_slow.pr_partition.rbf file.
11. Skeakelje Programma / ynstelle foar blinking_led_default.sof file.
12. Aktivearje Programma / Konfigurearje foar blinking_led_slow.pr_partition.rbf file en klikje op Start. Op it boerd, observearje LED[0] en LED[1] bliuwend knipperjen. As de foarútgongbalke 100% berikt, blinke LED[2] en LED[3] stadiger.
13. Om de PR-regio opnij te programmearjen, klikje jo mei de rechtermuisknop op de .rbf file yn de Programmer en klik op Feroarje PR-programmearring File.
14. Selektearje de .rbf files foar de oare twa personas te observearjen it gedrach op it boerd. It laden fan de blinking_led_default.rbf file feroarsaket de LED's te knipperen op in spesifike frekwinsje, en it laden fan de blinking_led_empty.rbf file feroarsaket de LEDs te bliuwen ON.

Programmearje it Intel Agilex F-Series FPGA Development BoardHardware Testing Flow

De folgjende sekwinsjes beskriuwe de referinsje-ûntwerp-hardware-teststream.
Intel Agilex Device External Host Hardware Setup

Programmearje de Helper FPGA (eksterne host)
De folgjende folchoarder beskriuwt it programmearjen fan de helper FPGA dy't wurket as it PR-proses eksterne host:

1. Spesifisearje de Avalon-streaming-ynterface-ynstelling dy't oerienkomt mei de modus dy't jo selektearje (x8, x16, of x32).
2. Inisjalisearje it platfoarm troch de helper FPGA te programmearjen mei de Intel Quartus Prime Programmer en ferbûne konfiguraasjekabel.
3. Mei help fan de helper FPGA, lês de CONF_DONE en AVST_READY sinjalen. CONF_DONE moat 0 wêze, AVST_READY moat 1. Logika heech op dizze pin jout oan dat de SDM ree is om gegevens fan in eksterne host te akseptearjen. Dizze útfier is diel fan 'e SDM I/O.

Noat: De CONF_DONE-pin sinjalearret in eksterne host dat bitstream-oerdracht suksesfol is. Brûk dizze sinjalen allinich om it folsleine chipkonfiguraasjeproses te kontrolearjen. Ferwize nei de Intel Agilex Configuration User Guide foar mear ynformaasje oer dizze pin.

Programmearje de DUT FPGA mei folsleine chip SOF fia eksterne host De folgjende sekwinsje beskriuwt it programmearjen fan de DUT FPGA mei it folsleine chip SRAM-objekt File (.sof) mei help fan de host Avalon streaming ynterface:

1. Skriuw de folsleine chipbitstream yn it eksterne DDR4-ûnthâld fan 'e helper FPGA (eksterne host).
2. Konfigurearje de DUT FPGA mei de folsleine chip .sof mei help fan de Avalon streaming ynterface (x8, x16, x32).
3. Lês de status DUT FPGA konfiguraasje sinjalen. CONF_DONE moat 1 wêze, AVST_READY moat 0 wêze.

Timing Spesifikaasjes: Partial Reconfiguration Eksterne Controller Intel FPGA IP

Programmearje de DUT FPGA mei de First Persona fia eksterne host

1. Tapasse de freeze op 'e doel PR-regio yn' e DUT FPGA.
2. Mei help fan de Intel Quartus Prime System Console, assert pr_request om de parsjele rekonfiguraasje te begjinnen. AVST_READY moat 1 wêze.
3. Skriuw de earste PR-persona-bitstream yn it eksterne DDR4-ûnthâld fan 'e helper FPGA (eksterne host).
4. Mei help fan Avalon-streaming-ynterface (x8, x16, x32), konfigurearje de DUT FPGA opnij mei de earste persona-bitstream.
5. Om de PR-status te kontrolearjen, klikje jo op Tools ➤ Systeemkonsole om Systeemkonsole te starten. Kontrolearje yn Systeemkonsole de PR-status:
   • pr_error is 2 - rekonfiguraasje yn proses.
   • pr_error is 3 - rekonfiguraasje is foltôge.
6. Unfreeze tapasse op 'e PR-regio yn' e DUT FPGA.

Noat: As in flater optreedt by PR-operaasje, lykas mislearring yn ferzjekontrôle of autorisaasjekontrôle, wurdt de PR-operaasje beëinige.

Related Information

• Intel Agilex Configuration User Guide
• Intel Quartus Prime Pro Edition Brûkersgids: Debug-ark

Skiednis fan dokumintferzje foar AN 991: Partial rekonfiguraasje fia konfiguraasjepinnen (eksterne host) referinsjeûntwerp foar Intel Agilex F-Series FPGA Development Board

Dokumint Ferzje	Intel Quartus Prime Ferzje	Feroarings
2022.11.14	22.3	• Initial release.

AN 991: Partial rekonfiguraasje fia konfiguraasjepinnen (eksterne host) Referinsjeûntwerp: foar Intel Agilex F-Series FPGA Development Board

Antwurden op Top FAQs:

• Q Wat is PR fia konfiguraasjepinnen?
• A Eksterne hostkonfiguraasje op side 3
• Q Wat haw ik nedich foar dit referinsje ûntwerp?
• A Referinsje ûntwerpeasken op side 6
• Q Wêr kin ik it referinsjeûntwerp krije?
• A Referinsje ûntwerpeasken op side 6
• Q Hoe fier ik PR fia eksterne konfiguraasje?
• A Referinsje Design Walkthrough op side 6
• Q Wat is in PR-persona?
• A Persoanen definiearje op side 11
• Q Hoe programmearje ik it bestjoer?
• A Programmearje it bestjoer op side 17
• Q Wat binne de PR bekende problemen en beheiningen?
• A Intel FPGA Support Forums: PR
• Q Hawwe jo training oer PR?
• A Intel FPGA Technyske Training Catalog

Online Ferzje Ferstjoere Feedback

• ID: 750856
• Ferzje: 2022.11.14

Dokuminten / Resources

intel 750856 Agilex FPGA Development Board [pdf] Brûkersgids 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referinsjes

• User Manual