intel 750856 Agilex FPGA Development Board

Πληροφορίες προϊόντος

Αυτή η σχεδίαση αναφοράς προορίζεται για την κάρτα ανάπτυξης FPGA της σειράς FPGA της Intel Agilex. Χρησιμοποιεί τον ελεγκτή μερικής αναδιάρθρωσης εξωτερικής διαμόρφωσης Intel FPGA IP και έχει μια απλή περιοχή PR. Η εγκατάσταση υλικού εξωτερικού κεντρικού υπολογιστή Intel Agilex αποτελείται από μια εξωτερική συσκευή (Helper FPGA), ένα DUT FPGA και τη σχεδίαση του εξωτερικού κεντρικού υπολογιστή σας. Ο σχεδιασμός κεντρικού υπολογιστή στην εξωτερική συσκευή είναι υπεύθυνος για τη φιλοξενία της διαδικασίας PR. Οι ακίδες PR χρησιμοποιούνται για τη σύνδεση και των δύο συσκευών και μπορούν να είναι οποιεσδήποτε διαθέσιμες εισόδους/εξόδους χρήστη.

Οδηγίες χρήσης προϊόντος

Διαμόρφωση εξωτερικού κεντρικού υπολογιστή

Για να εκτελέσετε διαμόρφωση εξωτερικού κεντρικού υπολογιστή, ακολουθήστε τα εξής βήματα:

1. Δημιουργήστε ένα σχέδιο κεντρικού υπολογιστή σε μια εξωτερική συσκευή για να φιλοξενήσει τη διαδικασία PR.
2. Συνδέστε τις ακίδες PR από την εξωτερική συσκευή στον ελεγκτή εξωτερικής διαμόρφωσης μερικής αναδιάρθρωσης Intel FPGA IP στο DUT FPGA.
3. Μεταφέρετε δεδομένα διαμόρφωσης ροής από τον σχεδιασμό του κεντρικού υπολογιστή στις ακίδες διασύνδεσης ροής Intel Agilex Avalon που αντιστοιχούν στα σήματα χειραψίας PR από την IP.

Μερική αναδιαμόρφωση μέσω Λειτουργίας ακίδων διαμόρφωσης

Η ακόλουθη σειρά περιγράφει τη λειτουργία της μερικής αναδιαμόρφωσης μέσω των ακροδεκτών διαμόρφωσης:

1. Εισαγάγετε την ακίδα pr_request που είναι συνδεδεμένη με τον ελεγκτή εξωτερικής ρύθμισης παραμέτρων μερικής αναδιάρθρωσης Intel FPGA IP.
2. Το IP επιβεβαιώνει ένα σήμα κατειλημμένου για να υποδείξει ότι η διαδικασία PR βρίσκεται σε εξέλιξη (προαιρετικό).
3. Εάν το σύστημα διαμόρφωσης είναι έτοιμο για μια λειτουργία PR, δηλώνεται η καρφίτσα avst_ready, υποδεικνύοντας ότι είναι έτοιμο να δεχθεί δεδομένα.
4. Μεταφέρετε τα δεδομένα διαμόρφωσης PR μέσω των pin avst_data και του avst_valid pin, ακολουθώντας τις προδιαγραφές ροής Avalon για μεταφορά δεδομένων με αντίθλιψη.
5. Η ροή σταματά όταν αποεπιβεβαιωθεί η καρφίτσα avst_ready.
6. Απενεργοποιήστε την καρφίτσα avst_ready για να υποδείξετε ότι δεν απαιτούνται περισσότερα δεδομένα για τη λειτουργία PR.
7. Ο ελεγκτής μερικής αναδιάρθρωσης Εξωτερικής διαμόρφωσης Intel FPGA IP απενεργοποιεί το σήμα κατειλημμένου για να υποδείξει το τέλος της διαδικασίας (προαιρετικό).

Μερική αναδιαμόρφωση μέσω ακίδων διαμόρφωσης (εξωτερικός κεντρικός υπολογιστής) Σχεδιασμός αναφοράς

Αυτή η σημείωση εφαρμογής επιδεικνύει μερική αναδιαμόρφωση μέσω ακίδων διαμόρφωσης (εξωτερικός κεντρικός υπολογιστής) στην πλακέτα ανάπτυξης Intel® Agilex® F-Series FPGA.

Σχεδιασμός αναφοράς Πάνωview

Η δυνατότητα μερικής αναδιαμόρφωσης (PR) σάς επιτρέπει να ρυθμίσετε εκ νέου ένα τμήμα του FPGA δυναμικά, ενώ η υπόλοιπη σχεδίαση FPGA συνεχίζει να λειτουργεί. Μπορείτε να δημιουργήσετε πολλά πρόσωπα για μια συγκεκριμένη περιοχή στο σχέδιό σας που δεν επηρεάζουν τη λειτουργία σε περιοχές εκτός αυτής της περιοχής. Αυτή η μεθοδολογία είναι αποτελεσματική σε συστήματα όπου πολλαπλές λειτουργίες μοιράζονται τους ίδιους πόρους συσκευής FPGA. Η τρέχουσα έκδοση του λογισμικού Intel Quartus® Prime Pro Edition εισάγει μια νέα και απλοποιημένη ροή μεταγλώττισης για μερική αναδιαμόρφωση. Αυτή η σχεδίαση αναφοράς Intel Agilex χρησιμοποιεί τον ελεγκτή εξωτερικής διαμόρφωσης μερικής αναδιάρθρωσης Intel FPGA IP και έχει μια απλή περιοχή PR.

Ρύθμιση υλικού εξωτερικού κεντρικού υπολογιστή συσκευής Intel Agilex

Διαμόρφωση εξωτερικού κεντρικού υπολογιστή

Στη διαμόρφωση εξωτερικού κεντρικού υπολογιστή, πρέπει πρώτα να δημιουργήσετε ένα σχέδιο κεντρικού υπολογιστή σε μια εξωτερική συσκευή για να φιλοξενήσει τη διαδικασία PR, όπως δείχνει η Ρύθμιση υλικού εξωτερικού κεντρικού υπολογιστή Intel Agilex. Η σχεδίαση κεντρικού υπολογιστή μεταδίδει δεδομένα διαμόρφωσης στις ακίδες διασύνδεσης ροής Intel Agilex Avalon που αντιστοιχούν στα σήματα χειραψίας PR που προέρχονται από τον ελεγκτή εξωτερικής διαμόρφωσης μερικής αναδιάρθρωσης Intel FPGA IP. Οι ακίδες PR που χρησιμοποιείτε για να συνδέσετε και τις δύο συσκευές μπορεί να είναι οποιεσδήποτε διαθέσιμες εισόδους/εξόδους χρήστη.

Η ακόλουθη σειρά περιγράφει τη μερική αναδιαμόρφωση μέσω της λειτουργίας ακίδων διαμόρφωσης:

1. Αρχικά, βεβαιώστε την καρφίτσα pr_request που είναι συνδεδεμένη με τον ελεγκτή εξωτερικής ρύθμισης παραμέτρων μερικής αναδιάρθρωσης Intel FPGA IP.
2. Το IP επιβεβαιώνει ένα σήμα κατειλημμένου για να υποδείξει ότι η διαδικασία PR βρίσκεται σε εξέλιξη (προαιρετικό).
3. Εάν το σύστημα διαμόρφωσης είναι έτοιμο να υποβληθεί σε λειτουργία PR, η ακίδα avst_ready δηλώνεται ότι είναι έτοιμο να δεχθεί δεδομένα.
4. Ξεκινήστε να μεταδίδετε τα δεδομένα διαμόρφωσης PR πάνω από τις ακίδες avst_data και την καρφίτσα avst_valid, ενώ τηρείτε τις προδιαγραφές ροής Avalon για μεταφορά δεδομένων με αντίθλιψη.
5. Η ροή σταματά κάθε φορά που απενεργοποιείται η καρφίτσα avst_ready.
6. Μετά τη ροή όλων των δεδομένων διαμόρφωσης, η ακίδα avst_ready απενεργοποιείται για να υποδείξει ότι δεν απαιτούνται άλλα δεδομένα για τη λειτουργία PR.
7. Ο ελεγκτής μερικής αναδιάρθρωσης Εξωτερικής διαμόρφωσης Intel FPGA IP επιδορπίζει το σήμα κατειλημμένου για να υποδείξει το τέλος της διαδικασίας (προαιρετικό).
8. Μπορείτε να ελέγξετε τις πινέζες pr_done και pr_error για να επιβεβαιώσετε εάν η λειτουργία PR ολοκληρώθηκε με επιτυχία. Εάν παρουσιαστεί σφάλμα, όπως αποτυχία στον έλεγχο έκδοσης και στον έλεγχο εξουσιοδότησης, η λειτουργία PR τερματίζεται.

Σχετικές Πληροφορίες

• Intel Agilex F-Series FPGA Development Kit Web Σελίδα
• Οδηγός χρήστη Intel Agilex F-Series FPGA Development Kit
• Οδηγός χρήστη Intel Quartus Prime Pro Edition: Μερική αναδιαμόρφωση

Μερική αναδιαμόρφωση Ελεγκτής εξωτερικής διαμόρφωσης Intel FPGA IP
Ο ελεγκτής εξωτερικής διαμόρφωσης μερικής αναδιαμόρφωσης απαιτείται για τη χρήση ακίδων διαμόρφωσης για τη ροή δεδομένων PR για λειτουργία PR. Πρέπει να συνδέσετε όλες τις θύρες ανώτατου επιπέδου του Ελεγκτή Εξωτερικής Ρύθμισης Μερικής Αναδιάρθρωσης Intel FPGA IP στην καρφίτσα pr_request για να επιτρέψετε τη χειραψία του κεντρικού υπολογιστή με τη διαχείριση ασφαλών συσκευών (SDM) από τον πυρήνα. Η SDM καθορίζει ποιους τύπους ακίδων διαμόρφωσης θα χρησιμοποιηθούν, σύμφωνα με τη ρύθμιση MSEL σας.

Μερική αναδιαμόρφωση Ελεγκτής εξωτερικής διαμόρφωσης Intel FPGA IP

Μερική αναδιαμόρφωση Ρυθμίσεις παραμέτρων ελεγκτή εξωτερικής διαμόρφωσης

Παράμετρος	Αξία	Περιγραφή
Ενεργοποίηση απασχολημένης διεπαφής	Καθιστώ ικανό or Καθιστώ ανίκανο	Σας επιτρέπει να ενεργοποιήσετε ή να απενεργοποιήσετε τη διεπαφή Busy, η οποία δίνει ένα σήμα που υποδεικνύει ότι η επεξεργασία PR βρίσκεται σε εξέλιξη κατά τη διάρκεια της εξωτερικής διαμόρφωσης. Η προεπιλεγμένη ρύθμιση είναι Καθιστώ ανίκανο.

Μερική αναδιαμόρφωση Θύρες ελεγκτή εξωτερικής διαμόρφωσης

Όνομα λιμένα	Πλάτος	Κατεύθυνση	Λειτουργία
pr_request	1	Εισαγωγή	Υποδεικνύει ότι η διαδικασία PR είναι έτοιμη να ξεκινήσει. Το σήμα είναι ένας αγωγός που δεν είναι σύγχρονος με κανένα σήμα ρολογιού.
pr_error	2	Παραγωγή	Υποδεικνύει ένα σφάλμα μερικής αναδιαμόρφωσης.: • 2'b01—γενικό σφάλμα PR • 2'b11—ασύμβατο σφάλμα ροής bit Αυτά τα σήματα είναι αγωγοί που δεν είναι σύγχρονοι με καμία πηγή ρολογιού.
pr_done	1	Παραγωγή	Υποδεικνύει ότι η διαδικασία PR έχει ολοκληρωθεί. Το σήμα είναι ένας αγωγός που δεν είναι σύγχρονος με κανένα σήμα ρολογιού.
start_addr	1	Εισαγωγή	Καθορίζει τη διεύθυνση έναρξης των δεδομένων PR στο Active Serial Flash. Μπορείτε να ενεργοποιήσετε αυτό το σήμα επιλέγοντας ένα από τα δύο Avalon®-ΣΤ or Ενεργό Σειριακό για το Ενεργοποίηση Avalon-ST Pins ή Active Serial Pins παράμετρος. Το σήμα είναι ένας αγωγός που δεν είναι σύγχρονος με κανένα σήμα ρολογιού.
επαναφορά	1	Εισαγωγή	Ενεργό υψηλό, σύγχρονο σήμα επαναφοράς.
out_clk	1	Παραγωγή	Πηγή ρολογιού που δημιουργείται από έναν εσωτερικό ταλαντωτή.
απασχολημένος	1	Παραγωγή	Το IP επιβεβαιώνει αυτό το σήμα για να υποδείξει τη μεταφορά δεδομένων PR σε εξέλιξη. Μπορείτε να ενεργοποιήσετε αυτό το σήμα επιλέγοντας Καθιστώ ικανό για το Ενεργοποίηση απασχολημένης διεπαφής παράμετρος.

Απαιτήσεις σχεδίασης αναφοράς

Η χρήση αυτού του σχεδίου αναφοράς απαιτεί τα ακόλουθα:

• Εγκατάσταση της έκδοσης 22.3 της Intel Quartus Prime Pro Edition με υποστήριξη για την οικογένεια συσκευών Intel Agilex.
• Σύνδεση με την πλακέτα ανάπτυξης Intel Agilex F-Series FPGA στον πάγκο.
• Λήψη του σχεδίου π.χampδιατίθεται στην ακόλουθη τοποθεσία: https://github.com/intel/fpga-partial-reconfig.

Για να κατεβάσετε το σχέδιο π.χample:

1. Κάντε κλικ στην επιλογή Κλωνοποίηση ή λήψη.
2. Κάντε κλικ στην επιλογή Λήψη ZIP. Αποσυμπιέστε το fpga-partial-reconfig-master.zip file.
3. Μεταβείτε στον υποφάκελο tutorials/agilex_external_pr_configuration για πρόσβαση στο σχέδιο αναφοράς.

Σχεδιασμός αναφοράς Walkthrough

Τα ακόλουθα βήματα περιγράφουν την υλοποίηση της μερικής αναδιαμόρφωσης μέσω ακίδων διαμόρφωσης (εξωτερικός κεντρικός υπολογιστής) στην πλακέτα ανάπτυξης FPGA της σειράς F της Intel Agilex:

• Βήμα 1: Ξεκινώντας
• Βήμα 2: Δημιουργία διαμερίσματος σχεδίασης
• Βήμα 3: Κατανομή Περιοχών Τοποθέτησης και Δρομολόγησης
• Βήμα 4: Προσθήκη της IP του ελεγκτή εξωτερικής διαμόρφωσης μερικής αναδιαμόρφωσης
• Βήμα 5: Ορισμός Personas
• Βήμα 6: Δημιουργία αναθεωρήσεων
• Βήμα 7: Σύνταξη της αναθεώρησης βάσης
• Βήμα 8: Προετοιμασία Αναθεωρήσεων Εφαρμογής PR
• Βήμα 9: Προγραμματισμός του Δ.Σ

Βήμα 1: Ξεκινώντας
Για να αντιγράψετε το σχέδιο αναφοράς files στο περιβάλλον εργασίας σας και μεταγλωττίστε την επίπεδη σχεδίαση blinking_led:

1. Δημιουργήστε έναν κατάλογο στο περιβάλλον εργασίας σας, agilex_pcie_devkit_blinking_led_pr.
2. Αντιγράψτε τον υποφάκελο tutorials/agilex_pcie_devkit_blinking_led/flat στον κατάλογο, agilex_pcie_devkit_blinking_led_pr.
3. Στο λογισμικό Intel Quartus Prime Pro Edition, κάντε κλικ File ➤ Ανοίξτε το Project και επιλέξτε blinking_led.qpf.
4. Για να επεξεργαστείτε την ιεραρχία της επίπεδης σχεδίασης, κάντε κλικ στην Επεξεργασία ➤ Έναρξη ➤ Έναρξη Ανάλυσης & Σύνθεσης. Εναλλακτικά, στη γραμμή εντολών, εκτελέστε την ακόλουθη εντολή: quartus_syn blinking_led -c blinking_led

Δημιουργία διαμερίσματος σχεδίασης

Πρέπει να δημιουργήσετε κατατμήσεις σχεδίασης για κάθε περιοχή PR που θέλετε να επαναδιαμορφώσετε εν μέρει. Τα παρακάτω βήματα δημιουργούν ένα διαμέρισμα σχεδίασης για την παρουσία u_blinking_led.

Δημιουργία Κατατμήσεων Σχεδίασης

1. Κάντε δεξί κλικ στην παρουσία u_blinking_led στο Project Navigator και κάντε κλικ στο Design Partition ➤ Reconfigurable. Ένα εικονίδιο διαμερίσματος σχεδίασης εμφανίζεται δίπλα σε κάθε παρουσία που έχει οριστεί ως διαμέρισμα.
2. Κάντε κλικ στην επιλογή Εργασίες ➤ Παράθυρο κατατμήσεων σχεδίασης. Το παράθυρο εμφανίζει όλα τα διαμερίσματα σχεδιασμού στο έργο.
3. Επεξεργαστείτε το όνομα του διαμερίσματος στο παράθυρο Design Partitions κάνοντας διπλό κλικ στο όνομα. Για αυτό το σχέδιο αναφοράς, μετονομάστε το όνομα του διαμερίσματος σε pr_partition
   • Σημείωμα: Όταν δημιουργείτε ένα διαμέρισμα, το λογισμικό Intel Quartus Prime δημιουργεί αυτόματα ένα όνομα διαμερίσματος, με βάση το όνομα της παρουσίας και τη διαδρομή ιεραρχίας. Αυτό το προεπιλεγμένο όνομα διαμερίσματος μπορεί να διαφέρει ανάλογα με κάθε εμφάνιση.
4. Για να εξαγάγετε την οριστικοποιημένη στατική περιοχή από τη βασική μεταγλώττιση αναθεώρησης, κάντε διπλό κλικ στην καταχώρηση για root_partition στην Μετά την Τελική Εξαγωγή File και πληκτρολογήστε blinking_led_static.gdb.

Εξαγωγή τελικού στιγμιότυπου ανάρτησης στο παράθυρο κατατμήσεων σχεδίασηςΒεβαιωθείτε ότι το blinking_led.qsf περιέχει τις ακόλουθες αναθέσεις, που αντιστοιχούν στο διαμέρισμα σχεδίασης με δυνατότητα επαναδιαμόρφωσης:

Σχετικές Πληροφορίες
"Δημιουργία κατατμήσεων σχεδίασης" στο Intel Quartus Prime Pro Edition Οδηγός χρήστη: Μερική αναδιαμόρφωση

Κατανομή Τοποθέτησης και Περιοχής Δρομολόγησης για Διαμέριση PR
Για κάθε βασική αναθεώρηση που δημιουργείτε, η ροή σχεδίασης PR τοποθετεί τον αντίστοιχο πυρήνα περσόνα στην περιοχή διαμερισμάτων PR. Για να εντοπίσετε και να αντιστοιχίσετε την περιοχή PR στην κάτοψη της συσκευής για την αναθεώρηση βάσης:

1. Κάντε δεξί κλικ στην παρουσία u_blinking_led στο Project Navigator και κάντε κλικ στην περιοχή Logic Lock Region ➤ Create New Logic Lock Region. Η περιοχή εμφανίζεται στο παράθυρο Logic Lock Regions.
2. Η περιοχή τοποθέτησής σας πρέπει να περικλείει τη λογική blinking_led. Επιλέξτε την περιοχή τοποθέτησης εντοπίζοντας τον κόμβο στο Chip Planner. Κάντε δεξί κλικ στο όνομα περιοχής u_blinking_led στο παράθυρο Logic Lock Regions και κάντε κλικ

Εντοπισμός κόμβου ➤ Εντοπισμός στο Chip Planner. Η περιοχή u_blinking_led είναι χρωματικά κωδικοποιημένη

Τοποθεσία κόμβου Chip Planner για το blinking_led

1. Στο παράθυρο Logic Lock Regions, καθορίστε τις συντεταγμένες της περιοχής τοποθέτησης στη στήλη Origin. Η προέλευση αντιστοιχεί στην κάτω αριστερή γωνία της περιοχής. Για π.χample, για να ορίσετε μια περιοχή τοποθέτησης με συντεταγμένες (X1 Y1) ως (163 4), καθορίστε την Προέλευση ως X163_Y4. Το λογισμικό Intel Quartus Prime υπολογίζει αυτόματα τις συντεταγμένες (X2 Y2) (πάνω δεξιά) για την περιοχή τοποθέτησης, με βάση το ύψος και το πλάτος που καθορίζετε.
   • Σημείωμα: Αυτό το σεμινάριο χρησιμοποιεί τις συντεταγμένες (X1 Y1) – (163 4) και ύψος και πλάτος 20 για την περιοχή τοποθέτησης. Ορίστε οποιαδήποτε τιμή για την περιοχή τοποθέτησης. Βεβαιωθείτε ότι η περιοχή καλύπτει τη λογική του blinking_led.
2. Ενεργοποιήστε τις επιλογές Reserved και Core-Only.
3. Κάντε διπλό κλικ στην επιλογή Περιοχή δρομολόγησης. Εμφανίζεται το πλαίσιο διαλόγου Logic Lock Routing Region Settings.
4. Επιλέξτε Διορθώθηκε με επέκταση για τον τύπο δρομολόγησης. Η ενεργοποίηση αυτής της επιλογής εκχωρεί αυτόματα ένα μήκος επέκτασης 2.
   • Σημείωμα: Η περιοχή δρομολόγησης πρέπει να είναι μεγαλύτερη από την περιοχή τοποθέτησης, για να παρέχει πρόσθετη ευελιξία στον Τοποθετητή όταν ο κινητήρας δρομολογεί διαφορετικά πρόσωπα.

Παράθυρο Logic Lock RegionsΒεβαιωθείτε ότι το blinking_led.qsf περιέχει τις ακόλουθες εργασίες, που αντιστοιχούν στην κάτοψή σας:

Σχετικές Πληροφορίες
"Floorplan the Partial Reconfiguration Design" στο Intel Quartus Prime Pro Edition Οδηγός χρήστη: Μερική αναδιαμόρφωση

Προσθήκη της μερικής αναδιαμόρφωσης Ελεγκτής εξωτερικής διαμόρφωσης Intel FPGA IP
Ο ελεγκτής μερικής αναδιαμόρφωσης εξωτερικής διαμόρφωσης Intel FPGA IP διασυνδέεται με το μπλοκ ελέγχου Intel Agilex PR για τη διαχείριση της πηγής ροής bit. Πρέπει να προσθέσετε αυτήν την IP στο σχέδιό σας για να εφαρμόσετε εξωτερική διαμόρφωση. Ακολουθήστε αυτά τα βήματα για να προσθέσετε τον ελεγκτή εξωτερικής διαμόρφωσης μερικής αναδιαμόρφωσης
Intel FPGA IP στο έργο σας:

1. Πληκτρολογήστε Partial Reconfiguration στο πεδίο αναζήτησης IP Catalog (Εργαλεία ➤ IP Catalog).
2. Κάντε διπλό κλικ στο Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. Στο παράθυρο διαλόγου Δημιουργία παραλλαγής IP, πληκτρολογήστε external_host_pr_ip ως File όνομα και, στη συνέχεια, κάντε κλικ στην επιλογή Δημιουργία. Εμφανίζεται ο επεξεργαστής παραμέτρων.
4. Για την παράμετρο Enable busy interface, επιλέξτε Disable (η προεπιλεγμένη ρύθμιση). Όταν πρέπει να χρησιμοποιήσετε αυτό το σήμα, μπορείτε να αλλάξετε τη ρύθμιση σε Ενεργοποίηση.

Ενεργοποίηση παραμέτρου κατειλημμένης διεπαφής στο πρόγραμμα επεξεργασίας παραμέτρων

1. Κλικ File ➤ Αποθήκευση και έξοδος από τον επεξεργαστή παραμέτρων χωρίς δημιουργία του συστήματος. Ο επεξεργαστής παραμέτρων δημιουργεί την παραλλαγή IP external_host_pr_ip.ip file και προσθέτει το file στο έργο blinking_led. AN 991: Μερική αναδιαμόρφωση μέσω ακίδων διαμόρφωσης (εξωτερικός κεντρικός υπολογιστής) Σχεδίαση αναφοράς 750856 | 2022.11.14 AN 991:
   • Σημείωμα:
   • a. Εάν αντιγράφετε το external_host_pr_ip.ip file από τον κατάλογο pr, επεξεργαστείτε μη αυτόματα το blinking_led.qsf file να συμπεριλάβει την ακόλουθη γραμμή: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Τοποθετήστε το IP_FILE ανάθεση μετά το SDC_FILE αναθέσεις (blinking_led.dc) στο blinking_led.qsf σας file. Αυτή η παραγγελία διασφαλίζει τον κατάλληλο περιορισμό του πυρήνα IP του ελεγκτή μερικής αναδιαμόρφωσης.
   • Σημείωμα: Για να εντοπίσετε τα ρολόγια, το .sdc file για το PR IP πρέπει να ακολουθεί οποιοδήποτε .sdc δημιουργεί τα ρολόγια που χρησιμοποιεί ο πυρήνας IP. Διευκολύνετε αυτήν την παραγγελία διασφαλίζοντας ότι το .ip file γιατί ο πυρήνας PR IP εμφανίζεται μετά από οποιοδήποτε .ip files ή .sdc files που χρησιμοποιείτε για να ορίσετε αυτά τα ρολόγια στο .qsf file για την αναθεώρηση του έργου Intel Quartus Prime. Για περισσότερες πληροφορίες, ανατρέξτε στον Οδηγό χρήστη λύσεων IP μερικής αναδιαμόρφωσης.

Ενημέρωση σχεδίασης ανώτατου επιπέδου

Για ενημέρωση του top.sv file με την παρουσία PR_IP:

1. Για να προσθέσετε την παρουσία external_host_pr_ip στη σχεδίαση ανώτατου επιπέδου, αφαιρέστε το σχόλιο των παρακάτω μπλοκ κώδικα στο top.sv file:

Ορισμός Personas
Αυτό το σχέδιο αναφοράς ορίζει τρία ξεχωριστά πρόσωπα για το ενιαίο διαμέρισμα PR. Για να ορίσετε και να συμπεριλάβετε τα πρόσωπα στο έργο σας:

1. Δημιουργήστε τρία SystemVerilog files, blinking_led.sv, blinking_led_slow.sv και blinking_led_empty.sv στον κατάλογο εργασίας σας για τα τρία πρόσωπα.

Reference Design Personas

Σημείωμα:

• Το blinking_led.sv είναι ήδη διαθέσιμο ως μέρος του files αντιγράφετε από τον επίπεδο/υποκατάλογο. Μπορείτε απλά να το επαναχρησιμοποιήσετε file.
• Εάν δημιουργήσετε το SystemVerilog files από το Intel Quartus Prime Text Editor, απενεργοποιήστε το Add file στην επιλογή τρέχοντος έργου, κατά την αποθήκευση του files.

Δημιουργία αναθεωρήσεων

Η ροή σχεδίασης PR χρησιμοποιεί τη δυνατότητα αναθεωρήσεων έργου στο λογισμικό Intel Quartus Prime. Η αρχική σας σχεδίαση είναι η βασική αναθεώρηση, όπου ορίζετε τα όρια στατικής περιοχής και τις επαναδιαμορφώσιμες περιοχές στο FPGA. Από τη βασική αναθεώρηση, δημιουργείτε πολλές αναθεωρήσεις. Αυτές οι αναθεωρήσεις περιέχουν τις διαφορετικές υλοποιήσεις για τις περιοχές δημοσίων σχέσεων. Ωστόσο, όλες οι αναθεωρήσεις υλοποίησης PR χρησιμοποιούν τα ίδια αποτελέσματα τοποθέτησης και δρομολόγησης ανώτατου επιπέδου από τη βασική αναθεώρηση. Για να συντάξετε ένα σχέδιο δημοσίων σχέσεων, πρέπει να δημιουργήσετε μια αναθεώρηση υλοποίησης PR για κάθε πρόσωπο. Επιπλέον, πρέπει να εκχωρήσετε τύπους αναθεωρήσεων για κάθε μία από τις αναθεωρήσεις. Οι διαθέσιμοι τύποι αναθεωρήσεων είναι:

• Μερική αναδιαμόρφωση – Βάση
• Μερική αναδιαμόρφωση – Υλοποίηση Persona

Ο παρακάτω πίνακας παραθέτει το όνομα της αναθεώρησης και τον τύπο αναθεώρησης για καθεμία από τις αναθεωρήσεις:

Ονόματα και τύποι αναθεώρησης

Όνομα αναθεώρησης	Τύπος αναθεώρησης
blinking_led.qsf	Μερική αναδιαμόρφωση – Βάση
blinking_led_default.qsf	Μερική αναδιαμόρφωση – Υλοποίηση Persona
blinking_led_slow.qsf	Μερική αναδιαμόρφωση – Υλοποίηση Persona
blinking_led_empty.qsf	Μερική αναδιαμόρφωση – Υλοποίηση Persona

Ρύθμιση του τύπου βασικής αναθεώρησης

1. Κάντε κλικ στην επιλογή Έργο ➤ Αναθεωρήσεις.
2. Στο Όνομα έκδοσης, επιλέξτε την αναθεώρηση με την ένδειξη blinking_led και, στη συνέχεια, κάντε κλικ στην επιλογή Ορισμός τρέχοντος.
3. Κάντε κλικ στην επιλογή Εφαρμογή. Η αναθεώρηση blinking_led εμφανίζεται ως η τρέχουσα αναθεώρηση.
4. Για να ορίσετε τον Τύπο αναθεώρησης για το blinking_led, κάντε κλικ στην επιλογή Εργασίες ➤ Ρυθμίσεις ➤ Γενικά.
5. Για τον Τύπο αναθεώρησης, επιλέξτε Μερική αναδιαμόρφωση – Βάση και, στη συνέχεια, κάντε κλικ στο OK.
6. Βεβαιωθείτε ότι το blinking_led.qsf περιέχει τώρα την ακόλουθη ανάθεση: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Δημιουργία Αναθεωρήσεων Εφαρμογής

1. Για να ανοίξετε το παράθυρο διαλόγου Αναθεωρήσεις, κάντε κλικ στο Έργο ➤ Αναθεωρήσεις.
2. Για να δημιουργήσετε μια νέα αναθεώρηση, κάντε διπλό κλικ στο < >.
3. Στο Όνομα έκδοσης, καθορίστε blinking_led_default και επιλέξτε blinking_led για Με βάση την αναθεώρηση.
4. Για τον τύπο Revision, επιλέξτε Partial Reconfiguration – PersonaImplementation.

Δημιουργία αναθεωρήσεων

1. Ομοίως, ορίστε τον τύπο αναθεώρησης για τις αναθεωρήσεις blinking_led_slow και blinking_led_empty.
2. Επαληθεύστε ότι κάθε .qsf file τώρα περιέχει την ακόλουθη εκχώρηση: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led όπου, place_holder είναι το προεπιλεγμένο όνομα οντότητας για την αναθεώρηση υλοποίησης PR που δημιουργήθηκε πρόσφατα.

Αναθεωρήσεις Έργου

Σύνταξη της Αναθεώρησης Βάσης

1. Για να μεταγλωττίσετε τη βασική αναθεώρηση, κάντε κλικ στο Επεξεργασία ➤ Έναρξη μεταγλώττισης. Εναλλακτικά, η ακόλουθη εντολή μεταγλωττίζει την αναθεώρηση βάσης: quartus_sh –flow compile blinking_led -c blinking_led
2. Επιθεωρήστε τη ροή bit files που δημιουργούν στην έξοδο_fileκαταλόγου.

Δημιουργήθηκε Files

Ονομα	Τύπος	Περιγραφή
που αναβοσβήνει.σοφ	Βασικός προγραμματισμός file	Χρησιμοποιείται για τη διαμόρφωση βάσης πλήρους τσιπ
blinking_led.pr_partition.rbf	PR bitstream file για βασική προσωπικότητα	Χρησιμοποιείται για μερική αναδιαμόρφωση του βασικού προσώπου.
blinking_led_static.qdb	βάση δεδομένων .qdb file	Ολοκληρωμένη βάση δεδομένων file χρησιμοποιείται για την εισαγωγή της στατικής περιοχής.

Σχετικές Πληροφορίες

• "Floorplan the Partial Reconfiguration Design" στο Intel Quartus Prime Pro Edition Οδηγός χρήστη: Μερική αναδιαμόρφωση
• "Εφαρμογή περιορισμών κατόψεων σταδιακά" στο Intel Quartus Prime Pro Edition Οδηγός χρήστη: Μερική αναδιαμόρφωση

Προετοιμασία Αναθεωρήσεων Εφαρμογής PR
Πρέπει να προετοιμάσετε τις αναθεωρήσεις υλοποίησης PR για να μπορέσετε να μεταγλωττίσετε και να δημιουργήσετε τη ροή bit PR για τον προγραμματισμό συσκευών. Αυτή η ρύθμιση περιλαμβάνει την προσθήκη της στατικής περιοχής .qdb file ως πηγή file για κάθε αναθεώρηση υλοποίησης. Επιπλέον, πρέπει να καθορίσετε την αντίστοιχη οντότητα της περιοχής PR.

1. Για να ορίσετε την τρέχουσα αναθεώρηση, κάντε κλικ στο Έργο ➤ Αναθεωρήσεις, επιλέξτε blinking_led_default ως όνομα Αναθεώρησης και, στη συνέχεια, κάντε κλικ στην επιλογή Ορισμός τρέχοντος.
2. Για να επαληθεύσετε τη σωστή πηγή για κάθε αναθεώρηση υλοποίησης, κάντε κλικ στην επιλογή Έργο ➤Προσθήκη/Κατάργηση Files στο Project. Το blinking_led.sv file εμφανίζεται στο file λίστα.

Files Σελίδα

1. Επαναλάβετε τα βήματα 1 έως 2 για να επαληθεύσετε την άλλη πηγή αναθεώρησης υλοποίησης files:

Όνομα αναθεώρησης υλοποίησης	Πηγή File
blinking_led_default	blinking_led.sv
αναβοσβήνει_led_empty	blinking_led_empty.sv
αναβοσβήνει_led_slow	blinking_led_slow.sv

1. Για να επαληθεύσετε το .qdb file που σχετίζεται με το root partition, κάντε κλικ στο Assignments ➤ Design Partitions Window. Επιβεβαιώστε ότι η βάση δεδομένων διαμερισμάτων File καθορίζει το blinking_led_static.qdb fileή κάντε διπλό κλικ στη Βάση Δεδομένων Διαμερισμάτων File κελί για να το καθορίσετε αυτό file. Εναλλακτικά, η ακόλουθη εντολή το εκχωρεί file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. Στο κελί Entity Re-binding, καθορίστε το όνομα οντότητας για κάθε διαμέρισμα PR που αλλάζετε στην αναθεώρηση υλοποίησης. Για την αναθεώρηση υλοποίησης blinking_led_default, το όνομα της οντότητας είναι blinking_led. Σε αυτό το σεμινάριο, αντικαθιστάτε την παρουσία u_blinking_led από τη βασική μεταγλώττιση αναθεώρησης με τη νέα οντότητα blinking_led.

Σημείωμα: Μια ανάθεση εκ νέου δέσμευσης οντότητας κράτησης θέσης προστίθεται αυτόματα στην αναθεώρηση υλοποίησης. Ωστόσο, πρέπει να αλλάξετε το προεπιλεγμένο όνομα οντότητας στην εκχώρηση σε ένα κατάλληλο όνομα οντότητας για το σχέδιό σας.

Όνομα αναθεώρησης υλοποίησης	Εκ νέου δέσμευση οντότητας
blinking_led_default	αναβοσβήνει
αναβοσβήνει_led_slow	αναβοσβήνει_led_slow
αναβοσβήνει_led_empty	αναβοσβήνει_led_empty

Επανασύνδεση οντοτήτων

1. Για να μεταγλωττίσετε το σχέδιο, κάντε κλικ στο Επεξεργασία ➤ Έναρξη μεταγλώττισης. Εναλλακτικά, η ακόλουθη εντολή μεταγλωττίζει αυτό το έργο: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Επαναλάβετε τα παραπάνω βήματα για να προετοιμάσετε τις αναθεωρήσεις blinking_led_slow και blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Σημείωμα: Μπορείτε να καθορίσετε οποιεσδήποτε συγκεκριμένες ρυθμίσεις Fitter θέλετε να εφαρμόσετε κατά τη συλλογή υλοποίησης PR. Οι συγκεκριμένες ρυθμίσεις προσαρμογής επηρεάζουν μόνο την προσαρμογή του προσώπου, χωρίς να επηρεάζουν την εισαγόμενη στατική περιοχή.

Προγραμματισμός του Δ.Σ
Αυτό το σεμινάριο χρησιμοποιεί μια πλακέτα ανάπτυξης Intel Agilex F-Series FPGA στον πάγκο, έξω από την υποδοχή PCIe* στον κεντρικό υπολογιστή σας. Πριν προγραμματίσετε την πλακέτα, βεβαιωθείτε ότι έχετε ολοκληρώσει τα ακόλουθα βήματα:

1. Συνδέστε το τροφοδοτικό στην πλακέτα ανάπτυξης Intel Agilex F-Series FPGA.
2. Συνδέστε το καλώδιο λήψης Intel FPGA μεταξύ της θύρας USB του υπολογιστή σας και της θύρας του καλωδίου λήψης Intel FPGA στην πλακέτα ανάπτυξης.

Για να εκτελέσετε τη σχεδίαση στην πλακέτα ανάπτυξης Intel Agilex F-Series FPGA:

1. Ανοίξτε το λογισμικό Intel Quartus Prime και κάντε κλικ στην επιλογή Εργαλεία ➤ Προγραμματιστής.
2. Στον προγραμματιστή, κάντε κλικ στο Hardware Setup και επιλέξτε USB-Blaster.
3. Κάντε κλικ στην Αυτόματη ανίχνευση και επιλέξτε τη συσκευή, AGFB014R24AR0.
4. Κάντε κλικ στο OK. Το λογισμικό Intel Quartus Prime εντοπίζει και ενημερώνει τον Προγραμματιστή με τις τρεις συσκευές FPGA στην πλακέτα.
5. Επιλέξτε τη συσκευή AGFB014R24AR0, κάντε κλικ στην επιλογή Αλλαγή File και φορτώστε το αρχείο blinking_led_default.sof file.
6. Ενεργοποίηση προγράμματος/Διαμόρφωσης για blinking_led_default.sof file.
7. Κάντε κλικ στο Start και περιμένετε να φτάσει η γραμμή προόδου στο 100%.
8. Παρατηρήστε τα LED στην πλακέτα να αναβοσβήνουν με την ίδια συχνότητα με την αρχική επίπεδη σχεδίαση.
9. Για να προγραμματίσετε μόνο την περιοχή PR, κάντε δεξί κλικ στο blinking_led_default.sof file στον Προγραμματιστή και κάντε κλικ στην Προσθήκη προγραμματισμού δημοσίων σχέσεων File.
10. Επιλέξτε το blinking_led_slow.pr_partition.rbf file.
11. Απενεργοποιήστε το πρόγραμμα/Διαμόρφωση για το blinking_led_default.sof file.
12. Ενεργοποίηση προγράμματος/Διαμόρφωσης για blinking_led_slow.pr_partition.rbf file και κάντε κλικ στο Έναρξη. Στον πίνακα, παρατηρήστε τα LED[0] και LED[1] να συνεχίζουν να αναβοσβήνουν. Όταν η γραμμή προόδου φτάσει στο 100%, τα LED[2] και LED[3] αναβοσβήνουν πιο αργά.
13. Για να επαναπρογραμματίσετε την περιοχή PR, κάντε δεξί κλικ στο .rbf file στον Προγραμματιστή και κάντε κλικ στο Change PR Programing File.
14. Επιλέξτε το .rbf files για τις άλλες δύο περσόνες να παρατηρήσουν τη συμπεριφορά στον πίνακα. Φόρτωση του blinking_led_default.rbf file κάνει τα LED να αναβοσβήνουν σε μια συγκεκριμένη συχνότητα και φορτώνει το blinking_led_empty.rbf file κάνει τα LED να παραμένουν αναμμένα.

Προγραμματισμός της πλακέτας ανάπτυξης Intel Agilex F-Series FPGAΡοή δοκιμής υλικού

Οι ακόλουθες ακολουθίες περιγράφουν τη ροή δοκιμής υλικού σχεδιασμού αναφοράς.
Ρύθμιση υλικού εξωτερικού κεντρικού υπολογιστή συσκευής Intel Agilex

Προγραμματίστε το Helper FPGA (Εξωτερικός κεντρικός υπολογιστής)
Η ακόλουθη σειρά περιγράφει τον προγραμματισμό του βοηθητικού FPGA που λειτουργεί ως εξωτερικός κεντρικός υπολογιστής διαδικασίας PR:

1. Καθορίστε τη ρύθμιση διεπαφής ροής Avalon που αντιστοιχεί στη λειτουργία που επιλέγετε (x8, x16 ή x32).
2. Εκκινήστε την πλατφόρμα προγραμματίζοντας το βοηθητικό FPGA χρησιμοποιώντας τον προγραμματιστή Intel Quartus Prime και συνδεδεμένο καλώδιο διαμόρφωσης.
3. Χρησιμοποιώντας το βοηθητικό FPGA, διαβάστε τα σήματα CONF_DONE και AVST_READY. Το CONF_DONE θα πρέπει να είναι 0, το AVST_READY θα πρέπει να είναι 1. Η λογική ψηλά σε αυτήν την καρφίτσα υποδεικνύει ότι η SDM είναι έτοιμη να δεχτεί δεδομένα από έναν εξωτερικό κεντρικό υπολογιστή. Αυτή η έξοδος είναι μέρος του SDM I/O.

Σημείωμα: Η καρφίτσα CONF_DONE σηματοδοτεί έναν εξωτερικό κεντρικό υπολογιστή ότι η μεταφορά ροής bit είναι επιτυχής. Χρησιμοποιήστε αυτά τα σήματα μόνο για να παρακολουθείτε την πλήρη διαδικασία διαμόρφωσης του τσιπ. Ανατρέξτε στον Οδηγό χρήσης Intel Agilex Configuration για περισσότερες πληροφορίες σχετικά με αυτήν την καρφίτσα.

Προγραμματισμός του DUT FPGA με πλήρες τσιπ SOF μέσω εξωτερικού κεντρικού υπολογιστή Η ακόλουθη ακολουθία περιγράφει τον προγραμματισμό του DUT FPGA με το αντικείμενο SRAM πλήρους τσιπ File (.sof) χρησιμοποιώντας τη διεπαφή ροής Avalon:

1. Γράψτε την πλήρη ροή bit τσιπ στην εξωτερική μνήμη DDR4 του βοηθητικού FPGA (εξωτερικός κεντρικός υπολογιστής).
2. Διαμορφώστε το DUT FPGA με το πλήρες chip .sof χρησιμοποιώντας τη διεπαφή ροής Avalon (x8, x16, x32).
3. Διαβάστε τα σήματα διαμόρφωσης κατάστασης DUT FPGA. Το CONF_DONE θα πρέπει να είναι 1, το AVST_READY θα πρέπει να είναι 0.

Προδιαγραφές χρονισμού: Μερική αναδιαμόρφωση Εξωτερικός ελεγκτής Intel FPGA IP

Προγραμματίστε το DUT FPGA με το First Persona μέσω εξωτερικού κεντρικού υπολογιστή

1. Εφαρμόστε το πάγωμα στην περιοχή στόχου PR στο DUT FPGA.
2. Χρησιμοποιώντας την Κονσόλα συστήματος Intel Quartus Prime, διεκδικήστε το pr_request για να ξεκινήσει η μερική αναδιάρθρωση. Το AVST_READY θα πρέπει να είναι 1.
3. Γράψτε το πρώτο bitstream PR persona στην εξωτερική μνήμη DDR4 του βοηθητικού FPGA (εξωτερικός κεντρικός υπολογιστής).
4. Χρησιμοποιώντας τη διεπαφή ροής Avalon (x8, x16, x32), διαμορφώστε ξανά το DUT FPGA με την πρώτη ροή bit προσωπικών δεδομένων.
5. Για να παρακολουθήσετε την κατάσταση PR, κάντε κλικ στην επιλογή Εργαλεία ➤ Κονσόλα συστήματος για να εκκινήσετε την Κονσόλα συστήματος. Στην Κονσόλα συστήματος, παρακολουθήστε την κατάσταση PR:
   • Το pr_error είναι 2 — η επαναδιαμόρφωση βρίσκεται σε εξέλιξη.
   • Το pr_error είναι 3—η επαναδιαμόρφωση ολοκληρώθηκε.
6. Εφαρμόστε ξεπάγωμα στην περιοχή PR στο DUT FPGA.

Σημείωμα: Εάν παρουσιαστεί σφάλμα κατά τη λειτουργία PR, όπως αποτυχία στον έλεγχο έκδοσης ή στον έλεγχο εξουσιοδότησης, η λειτουργία PR τερματίζεται.

Σχετικές Πληροφορίες

• Οδηγός χρήσης Intel Agilex Configuration
• Οδηγός χρήστη Intel Quartus Prime Pro Edition: Εργαλεία εντοπισμού σφαλμάτων

Ιστορικό αναθεώρησης εγγράφου για AN 991: Μερική αναδιαμόρφωση μέσω ακίδων διαμόρφωσης (εξωτερικός κεντρικός υπολογιστής) Σχεδιασμός αναφοράς για την κάρτα ανάπτυξης FPGA της σειράς F της Intel Agilex

Έκδοση εγγράφου	Έκδοση Intel Quartus Prime	Αλλαγές
2022.11.14	22.3	• Αρχική έκδοση.

AN 991: Μερική αναδιαμόρφωση μέσω ακίδων διαμόρφωσης (εξωτερικός κεντρικός υπολογιστής) Σχεδιασμός αναφοράς: για την κάρτα ανάπτυξης FPGA της σειράς F της Intel Agilex

Απαντήσεις στις κορυφαίες συχνές ερωτήσεις:

• Q Τι είναι το PR μέσω των ακροδεκτών διαμόρφωσης;
• A Διαμόρφωση εξωτερικού κεντρικού υπολογιστή στη σελίδα 3
• Q Τι χρειάζομαι για αυτό το σχέδιο αναφοράς;
• A Απαιτήσεις σχεδίασης αναφοράς στη σελίδα 6
• Q Πού μπορώ να βρω το σχέδιο αναφοράς;
• A Απαιτήσεις σχεδίασης αναφοράς στη σελίδα 6
• Q Πώς μπορώ να εκτελέσω PR μέσω εξωτερικής διαμόρφωσης;
• A Αναφορά σχεδίασης περιήγησης στη σελίδα 6
• Q Τι είναι ένα πρόσωπο δημοσίων σχέσεων;
• A Ορισμός Personas στη σελίδα 11
• Q Πώς προγραμματίζω την πλακέτα;
• A Προγραμματίστε τον πίνακα στη σελίδα 17
• Q Ποια είναι τα γνωστά ζητήματα και οι περιορισμοί δημοσίων σχέσεων;
• A Φόρουμ υποστήριξης Intel FPGA: PR
• Q Έχετε εκπαίδευση στο PR;
• A Κατάλογος Τεχνικής Εκπαίδευσης Intel FPGA

Online Έκδοση Αποστολή σχολίων

• ΤΑΥΤΟΤΗΤΑ: 750856
• Εκδοχή: 2022.11.14

Έγγραφα / Πόροι

intel 750856 Agilex FPGA Development Board [pdf] Οδηγός χρήστη 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Αναφορές

• Εγχειρίδιο χρήστη