Scheda di sviluppo Intel 750856 Agilex FPGA

Informazioni sul prodotto

Questo progetto di riferimento riguarda la scheda di sviluppo FPGA Intel Agilex serie F. Utilizza il controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP e ha una semplice regione PR. La configurazione hardware dell'host esterno del dispositivo Intel Agilex è costituita da un dispositivo esterno (FPGA di supporto), un FPGA DUT e la progettazione dell'host esterno. La progettazione host nel dispositivo esterno è responsabile dell'hosting del processo PR. I pin PR vengono utilizzati per collegare entrambi i dispositivi e possono essere qualsiasi I/O utente disponibile.

Istruzioni per l'uso del prodotto

Configurazione dell'host esterno

Per eseguire la configurazione dell'host esterno, attenersi alla seguente procedura:

1. Creare un progetto host in un dispositivo esterno per ospitare il processo PR.
2. Collegare i pin PR dal dispositivo esterno al controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP nell'FPGA DUT.
3. Trasmettere i dati di configurazione dalla progettazione host ai pin dell'interfaccia di streaming Intel Agilex Avalon che corrispondono ai segnali di handshake PR dall'IP.

Riconfigurazione parziale tramite il funzionamento dei pin di configurazione

La sequenza seguente descrive l'operazione di riconfigurazione parziale tramite pin di configurazione:

1. Dichiarare il pin pr_request collegato all'IP FPGA Intel del controller di configurazione esterno di riconfigurazione parziale.
2. L'IP asserisce un segnale di occupato per indicare che il processo PR è in corso (opzionale).
3. Se il sistema di configurazione è pronto per un'operazione PR, viene asserito il pin avst_ready, indicando che è pronto ad accettare dati.
4. Trasmetti i dati di configurazione PR sui pin avst_data e avst_valid, seguendo le specifiche di streaming Avalon per il trasferimento dei dati con contropressione.
5. Lo streaming si interrompe quando il pin avst_ready viene annullato.
6. De-asserire il pin avst_ready per indicare che non sono necessari altri dati per l'operazione PR.
7. Il controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP disattiva il segnale di occupato per indicare la fine del processo (opzionale).

Progetto di riferimento per riconfigurazione parziale tramite pin di configurazione (host esterno).

Questa nota applicativa illustra la riconfigurazione parziale tramite pin di configurazione (host esterno) sulla scheda di sviluppo FPGA Intel® Agilex® serie F.

Progetto di riferimento terminatoview

La funzionalità di riconfigurazione parziale (PR) consente di riconfigurare dinamicamente una parte dell'FPGA, mentre la parte rimanente dell'FPGA continua a funzionare. Puoi creare più identità per una particolare regione nel tuo progetto che non influiscano sulle operazioni in aree esterne a questa regione. Questa metodologia è efficace nei sistemi in cui più funzioni condividono nel tempo le stesse risorse del dispositivo FPGA. L'attuale versione del software Intel Quartus® Prime Pro Edition introduce un flusso di compilazione nuovo e semplificato per la riconfigurazione parziale. Questo progetto di riferimento Intel Agilex utilizza il controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP e ha una regione PR semplice.

Configurazione dell'hardware dell'host esterno del dispositivo Intel Agilex

Configurazione dell'host esterno

Nella configurazione dell'host esterno, devi prima creare un progetto host in un dispositivo esterno per ospitare il processo PR, come mostra la configurazione dell'hardware dell'host esterno del dispositivo Intel Agilex. La progettazione dell'host trasmette i dati di configurazione ai pin dell'interfaccia di streaming Intel Agilex Avalon che corrispondono ai segnali di handshaking PR che provengono dall'IP Intel FPGA del controller di configurazione esterno di riconfigurazione parziale. I pin PR utilizzati per collegare entrambi i dispositivi possono essere qualsiasi I/O utente disponibile.

La seguente sequenza descrive la riconfigurazione parziale tramite il funzionamento dei pin di configurazione:

1. Per prima cosa affermare il pin pr_request connesso all'IP Intel FPGA del controller di configurazione esterno di riconfigurazione parziale.
2. L'IP asserisce un segnale di occupato per indicare che il processo PR è in corso (opzionale).
3. Se il sistema di configurazione è pronto per subire un'operazione PR, viene asserito il pin avst_ready indicando che è pronto ad accettare dati.
4. Iniziare a trasmettere i dati di configurazione PR sui pin avst_data e avst_valid, osservando le specifiche di streaming Avalon per il trasferimento dei dati con contropressione.
5. Lo streaming si interrompe ogni volta che il pin avst_ready viene disattivato.
6. Dopo lo streaming di tutti i dati di configurazione, il pin avst_ready viene deasserito per indicare che non sono necessari ulteriori dati per l'operazione PR.
7. Il controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP fornisce il segnale di occupato per indicare la fine del processo (opzionale).
8. È possibile controllare i pin pr_done e pr_error per verificare se l'operazione PR è stata completata correttamente. Se si verifica un errore, ad esempio un errore nel controllo della versione e nel controllo dell'autorizzazione, l'operazione PR termina.

Informazioni correlate

• Kit di sviluppo FPGA Intel Agilex serie F Web Pagina
• Guida per l'utente del kit di sviluppo FPGA Intel Agilex serie F
• Guida per l'utente di Intel Quartus Prime Pro Edition: riconfigurazione parziale

Riconfigurazione parziale Controller di configurazione esterno Intel FPGA IP
Il controller di configurazione esterno di riconfigurazione parziale è necessario per utilizzare i pin di configurazione per trasmettere i dati PR per il funzionamento PR. È necessario connettere tutte le porte di livello superiore del controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP al pin pr_request per consentire l'handshake dell'host con il gestore dispositivi sicuri (SDM) dal core. L'SDM determina quali tipi di pin di configurazione utilizzare, in base all'impostazione MSEL.

Riconfigurazione parziale Controller di configurazione esterno Intel FPGA IP

Riconfigurazione parziale Impostazioni dei parametri del controller di configurazione esterna

Parametro	Valore	Descrizione
Abilita interfaccia occupata	Abilitare or Disabilitare	Consente di abilitare o disabilitare l'interfaccia Occupato, che asserisce un segnale per indicare che l'elaborazione PR è in corso durante la configurazione esterna. L'impostazione predefinita è Disabilitare.

Riconfigurazione parziale Porte del controller di configurazione esterna

Nome della porta	Larghezza	Direzione	Funzione
pr_richiesta	1	Ingresso	Indica che il processo PR è pronto per iniziare. Il segnale è un condotto non sincrono ad alcun segnale di clock.
pr_errore	2	Produzione	Indica un errore di riconfigurazione parziale.: • 2'b01—errore PR generale • 2'b11: errore bitstream incompatibile Questi segnali sono condotti non sincroni con alcuna sorgente di clock.
pr_fatto	1	Produzione	Indica che il processo PR è completo. Il segnale è un condotto non sincrono ad alcun segnale di clock.
start_add	1	Ingresso	Specifica l'indirizzo iniziale dei dati PR in Active Serial Flash. Si abilita questo segnale selezionando uno dei due Avalon®- ST or Seriale attiva per il Abilita pin Avalon-ST o pin seriali attivi parametro. Il segnale è un condotto non sincrono ad alcun segnale di clock.
reset	1	Ingresso	Segnale di reset sincrono attivo alto.
out_clk	1	Produzione	Sorgente di clock generata da un oscillatore interno.
Occupato	1	Produzione	L'IP afferma questo segnale per indicare il trasferimento dei dati PR in corso. Si abilita questo segnale selezionando Abilitare per il Abilita interfaccia occupata parametro.

Requisiti di progettazione di riferimento

L'utilizzo di questo progetto di riferimento richiede quanto segue:

• Installazione di Intel Quartus Prime Pro Edition versione 22.3 con supporto per la famiglia di dispositivi Intel Agilex.
• Connessione alla scheda di sviluppo FPGA Intel Agilex serie F sul banco.
• Download del disegno esample disponibile nella seguente posizione: https://github.com/intel/fpga-partial-reconfig.

Per scaricare il disegno esampon:

1. Fai clic su Clona o scarica.
2. Fare clic su Scarica ZIP. Decomprimere fpga-partial-reconfig-master.zip file.
3. Passare alla sottocartella tutorials/agilex_external_pr_configuration per accedere al progetto di riferimento.

Procedura dettagliata del progetto di riferimento

I seguenti passaggi descrivono l'implementazione della riconfigurazione parziale tramite pin di configurazione (host esterno) sulla scheda di sviluppo FPGA Intel Agilex serie F:

• Passo 1: Iniziare
• Fase 2: Creazione di una partizione di progettazione
• Fase 3: Assegnazione delle regioni di posizionamento e di instradamento
• Fase 4: Aggiunta dell'IP del controller di configurazione esterno per la riconfigurazione parziale
• Passo 5: Definizione delle Personas
• Fase 6: Creazione di revisioni
• Passo 7: Compilazione della revisione di base
• Passo 8: Preparazione delle revisioni dell'implementazione delle PR
• Fase 9: Programmazione della scheda

Fase 1: Iniziare
Per copiare il progetto di riferimento files al tuo ambiente di lavoro e compila il design piatto lampeggiante_led:

1. Crea una directory nel tuo ambiente di lavoro, agilex_pcie_devkit_blinking_led_pr.
2. Copia la sottocartella tutorials/agilex_pcie_devkit_blinking_led/flat scaricata nella directory agilex_pcie_devkit_blinking_led_pr.
3. Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Apri Project e seleziona blinking_led.qpf.
4. Per elaborare la gerarchia del progetto piatto, fare clic su Elaborazione ➤ Avvia ➤ Avvia analisi e sintesi. In alternativa, dalla riga di comando, eseguire il comando seguente: quartus_syn led_lampeggiante -c led_lampeggiante

Creazione di una partizione di progettazione

È necessario creare partizioni di progettazione per ciascuna regione PR che si desidera riconfigurare parzialmente. I passaggi seguenti creano una partizione di progettazione per l'istanza u_blinking_led.

Creazione di partizioni di progettazione

1. Fare clic con il pulsante destro del mouse sull'istanza u_blinking_led nel Navigatore progetto e fare clic su Progettazione partizione ➤ Riconfigurabile. Accanto a ciascuna istanza impostata come partizione viene visualizzata un'icona di partizione di progettazione.
2. Fare clic su Assegnazioni ➤ Finestra Progetta partizioni. La finestra visualizza tutte le partizioni del progetto nel progetto.
3. Modificare il nome della partizione nella finestra Progetta partizioni facendo doppio clic sul nome. Per questo progetto di riferimento, rinominare il nome della partizione in pr_partition
   • Nota: Quando si crea una partizione, il software Intel Quartus Prime genera automaticamente un nome di partizione, basato sul nome dell'istanza e sul percorso della gerarchia. Questo nome di partizione predefinito può variare a seconda dell'istanza.
4. Per esportare la regione statica finalizzata dalla compilazione della revisione di base, fare doppio clic sulla voce root_partition in Post Final Export File colonna e digitare lampeggiante_led_statico. gdb.

Esportazione dell'istantanea post-finale nella finestra Design PartitionsVerifica che il file blinking_led.qsf contenga le seguenti assegnazioni, corrispondenti alla tua partizione di progettazione riconfigurabile:

Informazioni correlate
"Crea partizioni di progettazione" nella Guida per l'utente di Intel Quartus Prime Pro Edition: riconfigurazione parziale

Assegnazione della regione di posizionamento e instradamento per una partizione PR
Per ogni revisione di base che crei, il flusso di progettazione PR inserisce il nucleo persona corrispondente nella tua regione di partizione PR. Per individuare e assegnare la regione PR nella planimetria del dispositivo per la revisione di base:

1. Fare clic con il pulsante destro del mouse sull'istanza u_blinking_led nel Navigatore progetto e fare clic su Regione di blocco logico ➤ Crea nuova regione di blocco logico. La regione viene visualizzata nella finestra delle regioni di Logic Lock.
2. La tua regione di posizionamento deve racchiudere la logica flashing_led. Seleziona la regione di posizionamento individuando il nodo in Chip Planner. Fare clic con il pulsante destro del mouse sul nome della regione u_blinking_led nella finestra Logic Lock Regions e fare clic

Individua nodo ➤ Individua in Chip Planner. La regione u_blinking_led è codificata a colori

Posizione del nodo Chip Planner per blinking_led

1. Nella finestra Logic Lock Regions, specificare le coordinate della regione di posizionamento nella colonna Origin. L'origine corrisponde all'angolo inferiore sinistro della regione. Per esample, per impostare una regione di posizionamento con coordinate (X1 Y1) come (163 4), specificare l'Origine come X163_Y4. Il software Intel Quartus Prime calcola automaticamente le coordinate (X2 Y2) (in alto a destra) per la regione di posizionamento, in base all'altezza e alla larghezza specificate.
   • Nota: Questo tutorial utilizza le coordinate (X1 Y1) – (163 4) e un'altezza e una larghezza pari a 20 per la regione di posizionamento. Definire qualsiasi valore per la regione di posizionamento. Assicurarsi che la regione copra la logica lampeggiante_led.
2. Abilita le opzioni Riservato e Solo core.
3. Fare doppio clic sull'opzione Regione di instradamento. Viene visualizzata la finestra di dialogo Logic Lock Routing Region Settings.
4. Selezionare Fisso con espansione per il tipo di percorso. La selezione di questa opzione assegna automaticamente una lunghezza di espansione pari a 2.
   • Nota: La regione di instradamento deve essere più grande della regione di posizionamento, per fornire ulteriore flessibilità all'installatore quando il motore instrada persone diverse.

Finestra Regioni blocco logicoVerifica che il file blinking_led.qsf contenga le seguenti assegnazioni, corrispondenti alla tua planimetria:

Informazioni correlate
"Pianificazione del progetto di riconfigurazione parziale" nella Guida per l'utente di Intel Quartus Prime Pro Edition: riconfigurazione parziale

Aggiunta del controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP
Il controller di configurazione esterno di riconfigurazione parziale Intel FPGA IP si interfaccia con il blocco di controllo Intel Agilex PR per gestire la sorgente bitstream. È necessario aggiungere questo IP al progetto per implementare la configurazione esterna. Seguire questi passaggi per aggiungere il controller di configurazione esterno per la riconfigurazione parziale
IP Intel FPGA al tuo progetto:

1. Digitare Riconfigurazione parziale nel campo di ricerca Catalogo IP (Strumenti ➤ Catalogo IP).
2. Fare doppio clic su Riconfigurazione parziale Controller di configurazione esterna Intel FPGA IP.
3. Nella finestra di dialogo Crea variante IP, digitare external_host_pr_ip come file File nome, quindi fare clic su Crea. Viene visualizzato l'editor dei parametri.
4. Per il parametro Abilita interfaccia occupata, selezionare Disabilita (l'impostazione predefinita). Quando è necessario utilizzare questo segnale, è possibile modificare l'impostazione su Abilita.

Abilita il parametro dell'interfaccia occupata nell'editor dei parametri

1. Clic File ➤ Salvare ed uscire dall'editor dei parametri senza generare l'impianto. L'editor dei parametri genera la variazione IP external_host_pr_ip.ip file e aggiunge il file al progetto lampeggiante_led. AN 991: riconfigurazione parziale tramite pin di configurazione (host esterno) Progetto di riferimento 750856 | 2022.11.14 AN 991:
   • Nota:
   • a. Se stai copiando external_host_pr_ip.ip file dalla directory pr, modificare manualmente il file blinking_led.qsf file per includere la seguente riga: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Posiziona l'IP_FILE incarico dopo la DSC_FILE assegnazioni (blinking_led. dc) nel tuo flashing_led.qsf file. Questo ordinamento garantisce un vincolo appropriato del core IP del controller di riconfigurazione parziale.
   • Nota: Per rilevare gli orologi, il file .sdc file per il PR IP deve seguire qualsiasi .sdc che crea gli orologi utilizzati dal core IP. Faciliti questo ordine assicurandoti che il .ip file per il PR IP core appare dopo ogni .ip files o .sdc files che usi per definire questi orologi nel file .qsf file per la revisione del progetto Intel Quartus Prime. Per ulteriori informazioni, fare riferimento alla Guida per l'utente delle soluzioni IP per la riconfigurazione parziale.

Aggiornamento del design di primo livello

Per aggiornare il top.sv file con l'istanza PR_IP:

1. Per aggiungere l'istanza external_host_pr_ip alla progettazione di livello superiore, decommenta i seguenti blocchi di codice nel file top.sv file:

Definire le Personas
Questo progetto di riferimento definisce tre personalità separate per la singola partizione PR. Per definire e includere le personas nel tuo progetto:

1. Crea tre SystemVerilog files, lampeggiante_led.sv, lampeggiante_led_slow.sv e lampeggiante_led_empty.sv nella directory di lavoro per le tre personas.

Persona design di riferimento

Nota:

• lampeggiante_led.sv è già disponibile come parte del files che copi dalla sottodirectory flat/. Puoi semplicemente riutilizzarlo file.
• Se crei SystemVerilog files dall'editor di testo Intel Quartus Prime, disabilitare Aggiungi file all'opzione del progetto corrente, quando si salva il file files.

Creazione di revisioni

Il flusso di progettazione PR utilizza la funzionalità di revisione del progetto nel software Intel Quartus Prime. Il progetto iniziale è la revisione di base, in cui definisci i confini della regione statica e le regioni riconfigurabili sull'FPGA. Dalla revisione di base si creano più revisioni. Queste revisioni contengono le diverse implementazioni per le regioni PR. Tuttavia, tutte le revisioni dell'implementazione PR utilizzano gli stessi risultati di posizionamento e instradamento di livello superiore della revisione di base. Per compilare un progetto PR, è necessario creare una revisione dell'implementazione PR per ciascun personaggio. Inoltre, è necessario assegnare i tipi di revisione per ciascuna revisione. I tipi di revisione disponibili sono:

• Riconfigurazione parziale – Base
• Riconfigurazione parziale – Implementazione Persona

La tabella seguente elenca il nome della revisione e il tipo di revisione per ciascuna revisione:

Nomi e tipi di revisione

Nome revisione	Tipo di revisione
led_lampeggiante.qsf	Riconfigurazione parziale – Base
led_lampeggiante_default.qsf	Riconfigurazione parziale – Implementazione Persona
led_lampeggiante_lento.qsf	Riconfigurazione parziale – Implementazione Persona
led_lampeggiante_vuoto.qsf	Riconfigurazione parziale – Implementazione Persona

Impostazione del tipo di revisione di base

1. Fare clic su Progetto ➤ Revisioni.
2. In Nome revisione, seleziona la revisione lampeggiante_led, quindi fai clic su Imposta corrente.
3. Fare clic su Applica. La revisione lampeggiante_led viene visualizzata come revisione corrente.
4. Per impostare il tipo di revisione per lampeggiante_led, fare clic su Assegnazioni ➤ Impostazioni ➤ Generale.
5. Per Tipo di revisione, selezionare Riconfigurazione parziale – Base, quindi fare clic su OK.
6. Verificare che il file flashing_led.qsf ora contenga la seguente assegnazione: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Creazione di revisioni di implementazione

1. Per aprire la finestra di dialogo Revisioni, fare clic su Progetto ➤ Revisioni.
2. Per creare una nuova revisione, fare doppio clic su < >.
3. In Nome revisione, specifica lampeggiante_led_default e seleziona lampeggiante_led per Basato sulla revisione.
4. Per il Tipo di revisione, seleziona Riconfigurazione parziale – PersonaImplementation.

Creazione di revisioni

1. Allo stesso modo, imposta il tipo di revisione per le revisioni lampeggiante_led_slow e lampeggiante_led_empty.
2. Verificare che ogni file .qsf file ora contiene la seguente assegnazione: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led dove place_holder è il nome dell'entità predefinita per la revisione dell'implementazione PR appena creata.

Revisioni del progetto

Compilazione della revisione di base

1. Per compilare la revisione di base, fare clic su Elaborazione ➤ Avvia compilazione. In alternativa, il seguente comando compila la revisione di base: quartus_sh –flow compile lampeggiante_led -c lampeggiante_led
2. Ispezionare il flusso di bit files che generano nell'output_filedirectory s.

Generato Files

Nome	Tipo	Descrizione
led_lampeggiante.sof	Programmazione di base file	Utilizzato per la configurazione base full-chip
led_lampeggiante.pr_partition.rbf	Bitstream PR file per persona di base	Utilizzato per la riconfigurazione parziale della persona di base.
lampeggiante_led_static.qdb	banca dati .qdb file	Database finalizzato file utilizzato per importare la regione statica.

Informazioni correlate

• "Pianificazione del progetto di riconfigurazione parziale" nella Guida per l'utente di Intel Quartus Prime Pro Edition: riconfigurazione parziale
• "Applicazione incrementale dei vincoli della planimetria" nella Guida dell'utente di Intel Quartus Prime Pro Edition: riconfigurazione parziale

Preparazione delle revisioni dell'implementazione delle PR
È necessario preparare le revisioni dell'implementazione PR prima di poter compilare e generare il bitstream PR per la programmazione del dispositivo. Questa configurazione include l'aggiunta della regione statica .qdb file come fonte file per ogni revisione di implementazione. Inoltre, è necessario specificare l'entità corrispondente della regione PR.

1. Per impostare la revisione corrente, fare clic su Progetto ➤ Revisioni, selezionare lampeggiante_led_default come Nome revisione, quindi fare clic su Imposta corrente.
2. Per verificare la fonte corretta per ciascuna revisione dell'implementazione, fare clic su Progetto ➤Aggiungi/Rimuovi Files in Progetto. Il lampeggiante_led.sv file appare nel file lista.

Files Pagina

1. Ripetere i passaggi da 1 a 2 per verificare l'altra origine della revisione dell'implementazione files:

Nome revisione implementazione	Fonte File
led_lampeggiante_predefinito	led_lampeggiante.sv
led_lampeggiante_vuoto	led_lampeggiante_vuoto.sv
led_lampeggiante_lento	led_lampeggiante_lento.sv

1. Per verificare il file .qdb file associato alla partizione root, fare clic su Assegnazioni ➤ Finestra Progetta partizioni. Confermare che il database delle partizioni File specifica il file blinking_led_static.qdb fileo fare doppio clic sul database delle partizioni File cella per specificarlo file. In alternativa, il comando seguente assegna questo file: set_instance_assignment -nome QDB_FILE_PARTIZIONE \lampeggiante_led_statico.qdb -to |
2. Nella cella Riassociazione entità, specifica il nome dell'entità di ciascuna partizione PR modificata nella revisione dell'implementazione. Per la revisione dell'implementazione lampeggiante_led_default, il nome dell'entità è lampeggiante_led. In questo tutorial, sovrascrivi l'istanza u_blinking_led dalla revisione di base compilata con la nuova entità flashing_led.

Nota: Un'entità segnaposto che riassocia l'assegnazione viene aggiunta automaticamente alla revisione dell'implementazione. Tuttavia, devi modificare il nome dell'entità predefinito nell'assegnazione con un nome dell'entità appropriato per il tuo progetto.

Nome revisione implementazione	Rilegatura dell'entità
led_lampeggiante_predefinito	led_lampeggiante
led_lampeggiante_lento	led_lampeggiante_lento
led_lampeggiante_vuoto	led_lampeggiante_vuoto

Rilegatura dell'entità

1. Per compilare il progetto, fare clic su Elaborazione ➤ Avvia compilazione. In alternativa, il seguente comando compila questo progetto: quartus_sh –flow compile lampeggiante_led –c lampeggiante_led_default
2. Ripetere i passaggi precedenti per preparare le revisioni lampeggiante_led_slow e lampeggiante_led_empty: quartus_sh –flow compile lampeggiante_led –c lampeggiante_led_slow quartus_sh –flow compila lampeggiante_led –c lampeggiante_led_empt

Nota: È possibile specificare qualsiasi impostazione specifica dell'Fitter che si desidera applicare durante la compilazione dell'implementazione PR. Le impostazioni specifiche dell'installatore influiscono solo sull'adattamento della persona, senza influenzare la regione statica importata.

Programmazione della scheda
Questo tutorial utilizza una scheda di sviluppo FPGA Intel Agilex serie F sul banco, all'esterno dello slot PCIe* nel computer host. Prima di programmare la scheda, assicurati di aver completato i seguenti passaggi:

1. Collegare l'alimentatore alla scheda di sviluppo FPGA Intel Agilex serie F.
2. Collegare il cavo di download Intel FPGA tra la porta USB del PC e la porta del cavo di download Intel FPGA sulla scheda di sviluppo.

Per eseguire la progettazione sulla scheda di sviluppo FPGA Intel Agilex serie F:

1. Aprire il software Intel Quartus Prime e fare clic su Strumenti ➤ Programmatore.
2. Nel Programmatore, fare clic su Hardware Setup e selezionare USB-Blaster.
3. Fare clic su Rilevamento automatico e selezionare il dispositivo AGFB014R24AR0.
4. Fare clic su OK. Il software Intel Quartus Prime rileva e aggiorna il programmatore con i tre dispositivi FPGA sulla scheda.
5. Selezionare il dispositivo AGFB014R24AR0, fare clic su Cambia File e carica il file blinking_led_default.sof file.
6. Abilita Programma/Configura per flashing_led_default.sof file.
7. Fai clic su Avvia e attendi che la barra di avanzamento raggiunga il 100%.
8. Osserva i LED sulla scheda che lampeggiano alla stessa frequenza del design piatto originale.
9. Per programmare solo la regione PR, fare clic con il pulsante destro del mouse su flashing_led_default.sof file nel Programmatore e fare clic su Aggiungi Programmazione PR File.
10. Selezionare il lampeggiante_led_slow.pr_partition.rbf file.
11. Disabilita Programma/Configura per flashing_led_default.sof file.
12. Abilita Programma/Configura per flashing_led_slow.pr_partition.rbf file e fare clic su Avvia. Sulla scheda osservare il LED[0] e il LED[1] che continuano a lampeggiare. Quando la barra di avanzamento raggiunge il 100%, il LED[2] e il LED[3] lampeggiano più lentamente.
13. Per riprogrammare la regione PR, fare clic con il pulsante destro del mouse su .rbf file nel programmatore e fare clic su Cambia programmazione PR File.
14. Seleziona il file .rbf fileSpetta alle altre due persone osservare il comportamento sul tabellone. Caricamento del file blinking_led_default.rbf file fa lampeggiare i LED a una frequenza specifica e carica il file blinking_led_empty.rbf file fa sì che i LED rimangano accesi.

Programmazione della scheda di sviluppo FPGA Intel Agilex serie FFlusso di test dell'hardware

Le seguenti sequenze descrivono il flusso di test dell'hardware del progetto di riferimento.
Configurazione dell'hardware dell'host esterno del dispositivo Intel Agilex

Programmare l'FPGA Helper (host esterno)
La seguente sequenza descrive la programmazione dell'FPGA helper che opera come host esterno del processo PR:

1. Specifica l'impostazione dell'interfaccia di streaming Avalon che corrisponde alla modalità selezionata (x8, x16 o x32).
2. Inizializzare la piattaforma programmando l'FPGA helper utilizzando il programmatore Intel Quartus Prime e il cavo di configurazione collegato.
3. Utilizzando l'FPGA helper, leggere i segnali CONF_DONE e AVST_READY. CONF_DONE dovrebbe essere 0, AVST_READY dovrebbe essere 1. La logica alta su questo pin indica che l'SDM è pronto ad accettare dati da un host esterno. Questa uscita fa parte dell'I/O SDM.

Nota: Il pin CONF_DONE segnala a un host esterno che il trasferimento del bitstream ha avuto esito positivo. Utilizzare questi segnali solo per monitorare l'intero processo di configurazione del chip. Fare riferimento alla Guida per l'utente della configurazione Intel Agilex per ulteriori informazioni su questo pin.

Programmare l'FPGA DUT con SOF a chip completo tramite host esterno La sequenza seguente descrive la programmazione dell'FPGA DUT con l'oggetto SRAM a chip completo File (.sof) utilizzando l'interfaccia di streaming host Avalon:

1. Scrivi il bitstream completo del chip nella memoria esterna DDR4 dell'FPGA helper (host esterno).
2. Configura l'FPGA DUT con il chip completo .sof utilizzando l'interfaccia di streaming Avalon (x8, x16, x32).
3. Leggere i segnali di configurazione DUT FPGA di stato. CONF_DONE dovrebbe essere 1, AVST_READY dovrebbe essere 0.

Specifiche di temporizzazione: riconfigurazione parziale Controller esterno Intel FPGA IP

Programma l'FPGA DUT con la Prima Persona tramite host esterno

1. Applicare il blocco sulla regione PR di destinazione nell'FPGA DUT.
2. Utilizzando la console di sistema Intel Quartus Prime, affermare pr_request per avviare la riconfigurazione parziale. AVST_READY dovrebbe essere 1.
3. Scrivi il primo bitstream PR persona nella memoria esterna DDR4 dell'FPGA helper (host esterno).
4. Utilizzando l'interfaccia di streaming Avalon (x8, x16, x32), riconfigurare l'FPGA DUT con il primo bitstream persona.
5. Per monitorare lo stato PR, fare clic su Strumenti ➤ Console di sistema per avviare la Console di sistema. Nella console di sistema, monitorare lo stato PR:
   • pr_error è 2: riconfigurazione in corso.
   • pr_error è 3: la riconfigurazione è completata.
6. Applicare lo sblocco alla regione PR nell'FPGA DUT.

Nota: Se si verifica un errore durante l'operazione PR, come un errore nel controllo della versione o nel controllo dell'autorizzazione, l'operazione PR termina.

Informazioni correlate

• Guida dell'utente alla configurazione di Intel Agilex
• Guida per l'utente di Intel Quartus Prime Pro Edition: strumenti di debug

Cronologia delle revisioni del documento per AN 991: Riconfigurazione parziale tramite pin di configurazione (host esterno) Progetto di riferimento per scheda di sviluppo FPGA Intel Agilex serie F

Versione del documento	Versione Intel Quartus Prime	Cambiamenti
2022.11.14	22.3	• Versione iniziale.

AN 991: riconfigurazione parziale tramite pin di configurazione (host esterno) Progetto di riferimento: per scheda di sviluppo FPGA Intel Agilex serie F

Risposte alle principali domande frequenti:

• Q Cos'è il PR tramite pin di configurazione?
• A Configurazione host esterno a pagina 3
• Q Di cosa ho bisogno per questo progetto di riferimento?
• A Requisiti di progettazione di riferimento a pagina 6
• Q Dove posso ottenere il progetto di riferimento?
• A Requisiti di progettazione di riferimento a pagina 6
• Q Come posso eseguire il PR tramite configurazione esterna?
• A Procedura dettagliata del progetto di riferimento a pagina 6
• Q Cos'è un personaggio PR?
• A Definire le Persona a pagina 11
• Q Come programmare la scheda?
• A Programmare la scheda a pagina 17
• Q Quali sono i problemi e i limiti noti delle PR?
• A Forum di supporto Intel FPGA: PR
• Q Hai una formazione sulle PR?
• A Catalogo della formazione tecnica Intel FPGA

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• ID: 750856
• Versione: 2022.11.14

Documenti / Risorse

Scheda di sviluppo FPGA Agilex Intel 750856 [pdf] Guida utente 750856, 750857, 750856 Scheda di sviluppo FPGA Agilex, scheda di sviluppo FPGA Agilex, scheda di sviluppo FPGA, scheda di sviluppo, scheda

Riferimenti

• Manuale d'uso