Intel 750856 Agilex FPGA þróunarráð

Upplýsingar um vöru

Þessi viðmiðunarhönnun er fyrir Intel Agilex F-Series FPGA Development Board. Það notar hluta endurstillingar ytri stillingarstýringar Intel FPGA IP og hefur einfalt PR svæði. Uppsetning ytri vélbúnaðar fyrir Intel Agilex tækið samanstendur af ytra tæki (Helper FPGA), DUT FPGA og ytri hýsishönnun þinni. Gestgjafahönnunin í ytra tækinu ber ábyrgð á því að hýsa PR-ferlið. PR-pinnar eru notaðir til að tengja bæði tækin og geta verið hvaða I/O sem er fyrir notendur.

Notkunarleiðbeiningar fyrir vöru

Ytri gestgjafi stillingar

Til að framkvæma utanaðkomandi hýsilstillingar skaltu fylgja þessum skrefum:

1. Búðu til gestgjafahönnun í utanaðkomandi tæki til að hýsa PR ferlið.
2. Tengdu PR pinna frá ytra tækinu við Partial Reconfiguration External Configuration Controller Intel FPGA IP í DUT FPGA.
3. Straumaðu stillingargögnum frá hýsishönnuninni yfir á Intel Agilex Avalon streymisviðmótspinnana sem samsvara PR-handtakamerkjum frá IP.

Endurstilling að hluta með stillingarpinnaaðgerð

Eftirfarandi röð lýsir aðgerðum endurstillingar að hluta með stillingapinnum:

1. Settu fram pr_request pinna sem tengdur er við hluta endurstillingar ytri stillingarstýringar Intel FPGA IP.
2. IP-talan gefur til kynna upptekinn merki til að gefa til kynna að PR-ferlið sé í gangi (valfrjálst).
3. Ef stillingarkerfið er tilbúið fyrir PR-aðgerð er avst_ready pinninn staðfestur, sem gefur til kynna að það sé tilbúið til að samþykkja gögn.
4. Straumaðu PR-stillingargögnunum yfir avst_data pinnana og avst_valid pinnana, í samræmi við Avalon streymisforskriftina fyrir gagnaflutning með bakþrýstingi.
5. Straumspilun hættir þegar avst_ready pinna er afstýrt.
6. Afstýrðu avst_ready pinnanum til að gefa til kynna að ekki þurfi fleiri gögn fyrir PR-aðgerðina.
7. Hluti endurstillingar ytri stillingarstýringar Intel FPGA IP dregur úr uppteknum merkinu til að gefa til kynna lok ferlisins (valfrjálst).

Endurstilling að hluta með stillingarnælum (ytri gestgjafi) tilvísunarhönnun

Þessi umsóknarskýring sýnir endurstillingu að hluta með stillingapinnum (ytri hýsil) á Intel® Agilex® F-Series FPGA þróunarborðinu.

Reference Design Overview

Aðgerðin fyrir hluta endurstillingar (PR) gerir þér kleift að endurstilla hluta af FPGA á virkan hátt, á meðan FPGA hönnunin sem eftir er heldur áfram að virka. Þú getur búið til margar persónur fyrir tiltekið svæði í hönnun þinni sem hafa ekki áhrif á rekstur á svæðum utan þessa svæðis. Þessi aðferðafræði er áhrifarík í kerfum þar sem margar aðgerðir deila sama FPGA tækinu í tíma. Núverandi útgáfa af Intel Quartus® Prime Pro Edition hugbúnaðinum kynnir nýtt og einfaldað safnflæði fyrir endurstillingu að hluta. Þessi Intel Agilex viðmiðunarhönnun notar ytri stillingarstýringu fyrir hluta endurstillingar Intel FPGA IP og hefur einfalt PR svæði.

Intel Agilex tæki ytri vélbúnaðaruppsetning vélbúnaðar

Ytri gestgjafi stillingar

Í ytri hýsingarstillingu verður þú fyrst að búa til hýsishönnun í utanaðkomandi tæki til að hýsa PR-ferlið, eins og Intel Agilex Device External Host Hardware Uppsetning sýnir. Hönnunarhönnunin streymir stillingargögnum til Intel Agilex Avalon streymisviðmótspinnana sem samsvara PR-handshakingsmerkjum sem koma frá ytri stillingarstýringu fyrir hluta endurstillingar Intel FPGA IP. PR-pinnar sem þú notar til að tengja bæði tækin geta verið hvaða inn-/útbúnað sem er fyrir notendur.

Eftirfarandi röð lýsir endurstillingu að hluta með stillingarpinnaaðgerðum:

1. Settu fyrst fram pr_request pinna sem er tengdur við Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. IP-talan gefur til kynna upptekinn merki til að gefa til kynna að PR-ferlið sé í gangi (valfrjálst).
3. Ef stillingarkerfið er tilbúið til að gangast undir PR-aðgerð, er avst_ready pinna haldið fram sem gefur til kynna að það sé tilbúið til að samþykkja gögn.
4. Byrjaðu að streyma PR-stillingargögnum yfir avst_data pinnana og avst_valid pinnana, á meðan þú fylgist með Avalon streymisforskriftinni fyrir gagnaflutning með bakþrýstingi.
5. Straumspilun hættir í hvert sinn sem avst_ready pinna er afstýrt.
6. Eftir að öllum stillingargögnum hefur verið streymt, er avst_ready pinnanum aflétt til að gefa til kynna að ekki sé þörf á fleiri gögnum fyrir PR-aðgerð.
7. Hluti endurstillingar ytri stillingarstýringar Intel FPGA IP eftirrétta tali merki til að gefa til kynna lok ferlisins (valfrjálst).
8. Þú getur athugað pr_done og pr_error pinnana til að staðfesta hvort PR aðgerðin hafi lokið með góðum árangri. Ef villa kemur upp, svo sem bilun í útgáfuathugun og heimildathugun, lýkur PR-aðgerðinni.

Tengdar upplýsingar

• Intel Agilex F-Series FPGA þróunarsett Web Bls
• Intel Agilex F-Series FPGA þróunarsett notendahandbók
• Notendahandbók Intel Quartus Prime Pro Edition: Endurstilling að hluta

Endurstilling að hluta Ytri stillingarstýring Intel FPGA IP
Ytri stillingarstýring fyrir hluta endurstillingar er nauðsynleg til að nota stillingapinna til að streyma PR gögnum fyrir PR rekstur. Þú verður að tengja allar efstu tengin á hluta endurstillingar ytri stillingarstýringarinnar Intel FPGA IP við pr_request pinna til að leyfa handaband hýsilsins við örugga tækjastjórann (SDM) frá kjarnanum. SDM ákvarðar hvaða gerðir af stillingapinnum á að nota, í samræmi við MSEL stillinguna þína.

Endurstilling að hluta Ytri stillingarstýring Intel FPGA IP

Endurstilling að hluta Ytri stillingarstillingar færibreytustillingar stjórnanda

Parameter	Gildi	Lýsing
Virkja upptekið tengi	Virkja or Óvirkja	Leyfir þér að virkja eða slökkva á Busy tengi, sem gefur til kynna að PR vinnsla sé í gangi meðan á ytri uppsetningu stendur. Sjálfgefin stilling er Óvirkja.

Endurstilling að hluta Ytri stillingarstýringartengi

Höfn nafn	Breidd	Stefna	Virka
pr_beiðni	1	Inntak	Gefur til kynna að PR-ferlið sé tilbúið til að hefjast. Merkið er leiðsla sem er ekki samstillt við neitt klukkumerki.
pr_villa	2	Framleiðsla	Gefur til kynna villu í endurstillingu að hluta.: • 2'b01—almenn PR villa • 2'b11—ósamrýmanleg bitastraumsvilla Þessi merki eru leiðslur sem eru ekki samstilltar við neinn klukkugjafa.
pr_gert	1	Framleiðsla	Gefur til kynna að PR ferlinu sé lokið. Merkið er leiðsla sem er ekki samstillt við neitt klukkumerki.
byrjun_addr	1	Inntak	Tilgreinir upphafsvistfang PR gagna í Active Serial Flash. Þú virkjar þetta merki með því að velja annað hvort Avalon®-ST or Virk röð fyrir Virkjaðu Avalon-ST Pins eða Active Serial Pins breytu. Merkið er leiðsla sem er ekki samstillt við neitt klukkumerki.
endurstilla	1	Inntak	Virkt hátt, samstillt endurstillingarmerki.
út_clk	1	Framleiðsla	Klukkugjafi sem myndar frá innri sveiflu.
upptekinn	1	Framleiðsla	IP-talan fullyrðir þetta merki til að gefa til kynna að PR gagnaflutningur sé í gangi. Þú virkjar þetta merki með því að velja Virkja fyrir Virkja upptekið viðmót breytu.

Tilvísunarkröfur um hönnun

Notkun þessarar tilvísunarhönnunar krefst eftirfarandi:

• Uppsetning á Intel Quartus Prime Pro Edition útgáfu 22.3 með stuðningi fyrir Intel Agilex tækjafjölskylduna.
• Tenging við Intel Agilex F-Series FPGA þróunarborðið á bekknum.
• Sækja hönnunina tdample í boði á eftirfarandi stað: https://github.com/intel/fpga-partial-reconfig.

Til að sækja hönnunina tdample:

1. Smelltu á Clone eða niðurhal.
2. Smelltu á Download ZIP. Taktu upp fpga-partial-reconfig-master.zip file.
3. Farðu í tutorials/agilex_external_pr_configuration undirmöppuna til að fá aðgang að tilvísunarhönnuninni.

Tilvísun Hönnun Walkthrough

Eftirfarandi skref lýsa útfærslu endurstillingar að hluta í gegnum stillingapinna (ytri hýsil) á Intel Agilex F-Series FPGA þróunarborðinu:

• Skref 1: Að byrja
• Skref 2: Að búa til hönnunarskiptingu
• Skref 3: Úthlutun staðsetningar- og leiðarsvæða
• Skref 4: Bætir við IP-tölu IP fyrir ytri stillingarstýringu fyrir hluta endurstillingar
• Skref 5: Skilgreina persónur
• Skref 6: Að búa til endurskoðun
• Skref 7: Að setja saman grunnútgáfuna
• Skref 8: Undirbúa endurskoðun á innleiðingu PR
• Skref 9: Forritun stjórnar

Skref 1: Að byrja
Til að afrita tilvísunarhönnun files að vinnuumhverfi þínu og settu saman blinking_led flata hönnunina:

1. Búðu til möppu í vinnuumhverfinu þínu, agilex_pcie_devkit_blinking_led_pr.
2. Afritaðu niðurhalaða kennsluefni/agilex_pcie_devkit_blinking_led/flata undirmöppuna í möppuna, agilex_pcie_devkit_blinking_led_pr.
3. Í Intel Quartus Prime Pro Edition hugbúnaðinum, smelltu á File ➤ Opnaðu Project og veldu blinking_led.qpf.
4. Til að útfæra stigveldi flatrar hönnunar skaltu smella á Vinnsla ➤ Byrja ➤ Hefja greiningu og myndun. Að öðrum kosti, á skipanalínunni, keyrðu eftirfarandi skipun: quartus_syn blinking_led -c blinking_led

Að búa til hönnunarskiptingu

Þú verður að búa til hönnunarskiptingar fyrir hvert PR svæði sem þú vilt endurstilla að hluta. Eftirfarandi skref búa til hönnunarskiptingu fyrir u_blinking_led tilvikið.

Að búa til hönnunarskiptingar

1. Hægrismelltu á u_blinking_led tilvikið í Project Navigator og smelltu á Design Partition ➤ Endurstillanlegt. Tákn fyrir hönnunarskiptingu birtist við hlið hvers tilviks sem er stillt sem skipting.
2. Smelltu á Assignments ➤ Design Partitions Window. Glugginn sýnir allar hönnunarþiljur í verkefninu.
3. Breyttu heiti skiptingarinnar í Design Partitions glugganum með því að tvísmella á nafnið. Fyrir þessa tilvísunarhönnun, endurnefna skiptingarheitið í pr_partition
   • Athugið: Þegar þú býrð til skipting býr Intel Quartus Prime hugbúnaðurinn sjálfkrafa til skiptingarheiti, byggt á nafni tilviks og stigveldisleið. Þetta sjálfgefna skiptingarheiti getur verið breytilegt með hverju tilviki.
4. Til að flytja út endanlega kyrrstæða svæðið úr grunnúttektarsamsetningu, tvísmelltu á færsluna fyrir root_partition í Post Final Export File dálki og sláðu inn blinking_led_static. gdb.

Flytur út lokamynd af pósti í hönnunarskilaglugganumStaðfestu að blinking_led.qsf innihaldi eftirfarandi verkefni, sem samsvara endurstillanlegu hönnunarsneiðinni þinni:

Tengdar upplýsingar
„Create Design Partitions“ í Intel Quartus Prime Pro Edition notendahandbók: Endurstilling að hluta

Úthluta staðsetningu og leiðarsvæði fyrir PR skipting
Fyrir hverja grunnendurskoðun sem þú býrð til setur PR hönnunarflæðið samsvarandi persónukjarna á PR skiptingarsvæðinu þínu. Til að finna og úthluta PR-svæðinu í grunnplani tækisins fyrir grunnendurskoðunina þína:

1. Hægrismelltu á u_blinking_led tilvikið í Project Navigator og smelltu á Logic Lock Region ➤ Create New Logic Lock Region. Svæðið birtist á Logic Lock Regions glugganum.
2. Staðsetningarsvæðið þitt verður að innihalda blinking_led rökfræðina. Veldu staðsetningarsvæðið með því að finna hnútinn í Chip Planner. Hægrismelltu á u_blinking_led svæðisheitið í Logic Lock Regions glugganum og smelltu

Finndu hnút ➤ Finndu í Chip Planner. u_blinking_led svæðið er litakóða

Staðsetning Chip Planner Node fyrir blinking_led

1. Í glugganum Röklæsingarsvæði skaltu tilgreina staðsetningarsvæðishnitin í dálkinum Uppruni. Uppruni samsvarar neðra vinstra horni svæðisins. Til dæmisample, til að stilla staðsetningarsvæði með (X1 Y1) hnitum sem (163 4), tilgreinið uppruna sem X163_Y4. Intel Quartus Prime hugbúnaðurinn reiknar sjálfkrafa út (X2 Y2) hnitin (efst til hægri) fyrir staðsetningarsvæðið, byggt á hæð og breidd sem þú tilgreinir.
   • Athugið: Þessi kennsla notar (X1 Y1) hnitin – (163 4) og hæð og breidd 20 fyrir staðsetningarsvæðið. Skilgreindu hvaða gildi sem er fyrir staðsetningarsvæðið. Gakktu úr skugga um að svæðið nái yfir blinking_led rökfræði.
2. Virkjaðu valkostina frátekið og eingöngu kjarna.
3. Tvísmelltu á valkostinn Routing Region. Glugginn Logic Lock Routing Region Settings gluggann birtist.
4. Veldu Fast með stækkun fyrir leiðargerðina. Með því að velja þennan valkost er stækkunarlengd 2 sjálfkrafa úthlutað.
   • Athugið: Leiðbeiningasvæðið verður að vera stærra en staðsetningarsvæðið, til að veita búnaðinum aukinn sveigjanleika þegar vélin stýrir mismunandi persónum.

Logic Lock Regions GluggiStaðfestu að blinking_led.qsf innihaldi eftirfarandi verkefni, sem samsvara gólfskipulagi þínu:

Tengdar upplýsingar
„Gólfskipuleggja hönnunina að hluta til endurstillingar“ í notendahandbók Intel Quartus Prime Pro Edition: Endurstilling að hluta

Bæti við hluta endurstillingar ytri stillingarstýringar Intel FPGA IP
Ytri stillingarstýring fyrir hluta endurstillingar Intel FPGA IP tengist Intel Agilex PR stjórnunarblokkinni til að stjórna bitastraumsgjafanum. Þú verður að bæta þessari IP við hönnunina þína til að innleiða ytri uppsetningu. Fylgdu þessum skrefum til að bæta við ytri stillingarstýringu fyrir hluta endurstillingar
Intel FPGA IP fyrir verkefnið þitt:

1. Sláðu inn Partial Reconfiguration í IP Catalog leitarreitnum (Tools ➤ IP Catalog).
2. Tvísmelltu á Partial Reconfiguration External Configuration Controller Intel FPGA IP.
3. Í glugganum Búa til IP afbrigði skaltu slá inn external_host_pr_ip sem File nafn og smelltu síðan á Búa til. Færibreyturitillinn birtist.
4. Fyrir færibreytuna Virkja upptekinn viðmót skaltu velja Slökkva (sjálfgefin stilling). Þegar þú þarft að nota þetta merki geturðu skipt stillingunni á Virkja.

Virkja færibreytu fyrir upptekinn viðmót í færibreyturitli

1. Smelltu File ➤ Vistaðu og farðu úr færibreyturitlinum án þess að búa til kerfið. Færibreyturitlin býr til external_host_pr_ip.ip IP afbrigðið file og bætir við file að blinking_led verkefninu. AN 991: Endurstilling að hluta með stillingarnælum (ytri gestgjafi) Tilvísunarhönnun 750856 | 2022.11.14 AN 991:
   • Athugið:
   • a. Ef þú ert að afrita external_host_pr_ip.ip file úr pr skránni skaltu breyta handvirkt blinking_led.qsf file að innihalda eftirfarandi línu: set_global_assignment -nafn IP_FILE pr_ip.ip
   • b. Settu IP_FILE verkefni eftir SDC_FILE verkefni (blinking_led. dc) í blinking_led.qsf þínum file. Þessi röðun tryggir viðeigandi takmörkun á IP kjarna hluta endurstillingar stjórnanda.
   • Athugið: Til að greina klukkurnar er .sdc file fyrir PR IP verður að fylgja hvaða .sdc sem er sem býr til klukkur sem IP kjarninn notar. Þú auðveldar þessa pöntun með því að tryggja að .ip file fyrir PR IP kjarninn birtist á eftir hvaða .ip sem er files eða .sdc files sem þú notar til að skilgreina þessar klukkur í .qsf file fyrir endurskoðun Intel Quartus Prime verkefnisins. Nánari upplýsingar er að finna í Notendahandbók um hluta endurstillingar IP lausna.

Uppfærsla á topphönnuninni

Til að uppfæra topp.sv file með PR_IP tilvikinu:

1. Til að bæta external_host_pr_ip tilvikinu við hönnunina á efstu stigi skaltu afskrifa eftirfarandi kóðablokka í top.sv file:

Að skilgreina persónur
Þessi tilvísunarhönnun skilgreinir þrjár aðskildar persónur fyrir eina PR skiptinguna. Til að skilgreina og hafa persónurnar með í verkefninu þínu:

1. Búðu til þrjú SystemVerilog files, blinking_led.sv, blinking_led_slow.sv og blinking_led_empty.sv í vinnuskránni þinni fyrir persónurnar þrjár.

Tilvísun í hönnunarpersónur

Athugið:

• blinking_led.sv er nú þegar fáanlegt sem hluti af files þú afritar úr íbúð/ undirskránni. Þú getur einfaldlega endurnýtt þetta file.
• Ef þú býrð til SystemVerilog files frá Intel Quartus Prime Text Editor, slökktu á Add file að núverandi verkefnisvalkosti, þegar vistun er files.

Að búa til endurskoðun

PR hönnunarflæðið notar endurskoðunaraðgerðina í Intel Quartus Prime hugbúnaðinum. Upphafleg hönnun þín er grunnútgáfan, þar sem þú skilgreinir mörk kyrrstæðra svæðis og endurstillanleg svæði á FPGA. Frá grunnútgáfunni býrðu til margar endurskoðanir. Þessar endurskoðanir innihalda mismunandi útfærslur fyrir PR svæðin. Hins vegar nota allar útfærslur á PR innleiðingu sömu staðsetningar- og leiðarniðurstöður á efstu stigi frá grunnendurskoðuninni. Til að setja saman PR-hönnun verður þú að búa til endurskoðun á PR-útfærslu fyrir hverja persónu. Að auki verður þú að úthluta endurskoðunartegundum fyrir hverja endurskoðun. Tiltækar endurskoðunargerðir eru:

• Endurstilling að hluta - Grunnur
• Endurstilling að hluta - Persónuútfærsla

Eftirfarandi tafla sýnir endurskoðunarheiti og endurskoðunartegund fyrir hverja endurskoðun:

Endurskoðunarnöfn og gerðir

Nafn endurskoðunar	Tegund endurskoðunar
blinking_led.qsf	Endurstilling að hluta - Grunnur
blinking_led_default.qsf	Endurstilling að hluta - Persónuútfærsla
blinking_led_slow.qsf	Endurstilling að hluta - Persónuútfærsla
blinking_led_empty.qsf	Endurstilling að hluta - Persónuútfærsla

Stilling grunnendurskoðunartegundar

1. Smelltu á Verkefni ➤ Endurskoðun.
2. Í Revision Name, veldu blinking_led endurskoðunina og smelltu síðan á Stilla núverandi.
3. Smelltu á Apply. Blinking_led endurskoðunin birtist sem núverandi endurskoðun.
4. Til að stilla endurskoðunargerð fyrir blinking_led, smelltu á Verkefni ➤ Stillingar ➤ Almennt.
5. Fyrir Revision Type, veldu Partial Reconfiguration – Base, og smelltu síðan á OK.
6. Staðfestu að blinking_led.qsf innihaldi nú eftirfarandi verkefni: ##blinking_led.qsf set_global_assignment -nafn REVISION_TYPE PR_BASE

Að búa til innleiðingarendurskoðanir

1. Til að opna endurskoðunargluggann, smelltu á Verkefni ➤ Endurskoðun.
2. Til að búa til nýja útgáfu skaltu tvísmella á < >.
3. Í Revision name, tilgreindu blinking_led_default og veldu blinking_led fyrir Byggt á endurskoðun.
4. Fyrir endurskoðunargerðina, veldu Endurstilling að hluta – Persónuútfærsla.

Að búa til endurskoðun

1. Á sama hátt skaltu stilla endurskoðunargerðina fyrir blinking_led_slow og blinking_led_empty endurskoðun.
2. Staðfestu að hver .qsf file inniheldur nú eftirfarandi verkefni: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led þar sem staðhaldari er sjálfgefið heiti einingarinnar fyrir nýstofnaða PR útfærslu endurskoðun.

Verkefnaendurskoðun

Að setja saman grunnútgáfuna

1. Til að setja saman grunnútgáfuna, smelltu á Vinnsla ➤ Byrjaðu samantekt. Að öðrum kosti setur eftirfarandi skipun saman grunnútgáfuna: quartus_sh –flow compile blinking_led -c blinking_led
2. Skoðaðu bitastrauminn files sem mynda í output_files skrá.

Mynduð Files

Nafn	Tegund	Lýsing
blikkandi_led.sof	Grunnforritun file	Notað fyrir grunnstillingar með fullri flís
blinking_led.pr_partition.rbf	PR bitastraumur file fyrir grunnpersónu	Notað til að endurstilla að hluta til grunnpersónu.
blinking_led_static.qdb	.qdb gagnagrunnur file	Lokaður gagnagrunnur file notað til að flytja inn kyrrstæða svæðið.

Tengdar upplýsingar

• „Gólfskipuleggja hönnunina að hluta til endurstillingar“ í notendahandbók Intel Quartus Prime Pro Edition: Endurstilling að hluta
• „Beitt gólfplanstakmörkunum stigvaxandi“ í Intel Quartus Prime Pro Edition notendahandbók: Endurstilling að hluta

Undirbúningur endurskoðunar á innleiðingu PR
Þú verður að undirbúa útfærslur á PR innleiðingu áður en þú getur sett saman og búið til PR bitastrauminn fyrir tækjaforritun. Þessi uppsetning felur í sér að bæta við kyrrstæða svæðinu .qdb file sem heimild file fyrir hverja útfærsluendurskoðun. Að auki verður þú að tilgreina samsvarandi aðila PR svæðisins.

1. Til að stilla núverandi endurskoðun, smelltu á Verkefni ➤ Endurskoðun, veldu blinking_led_default sem endurskoðunarheiti og smelltu síðan á Stilla núverandi.
2. Til að staðfesta réttan uppruna fyrir hverja útfærsluútfærslu, smelltu á Verkefni ➤Bæta við/fjarlægja Files í Project. The blinking_led.sv file birtist í file lista.

Files Bls

1. Endurtaktu skref 1 til 2 til að staðfesta aðra endurskoðunaruppsprettu útfærslunnar files:

Heiti endurskoðunar innleiðingar	Heimild File
blinking_led_default	blinking_led.sv
blikkandi_ljós_tómt	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Til að staðfesta .qdb file tengt rótarsneiðinni, smelltu á Verkefni ➤ Hönnunar skipting glugga. Staðfestu að skiptingagagnagrunnurinn File tilgreinir blinking_led_static.qdb file, eða tvísmelltu á skiptingagagnagrunninn File klefi til að tilgreina þetta file. Að öðrum kosti úthlutar eftirfarandi skipun þessu file: set_tilvik_úthlutun -nafn QDB_FILE_SKIPTI \ blinking_led_static.qdb -to |
2. Í reitnum Entity Re-binding skal tilgreina einingarheiti hverrar PR skipting sem þú breytir í útfærslu endurskoðuninni. Fyrir endurskoðun blinking_led_default útfærslu er heiti einingarinnar blinking_led. Í þessari kennslu skrifar þú yfir u_blinking_led tilvikið úr grunnútgáfunni með nýju blinking_led einingunni.

Athugið: Endurbindingarúthlutun staðgengils einingar er sjálfkrafa bætt við endurskoðun innleiðingar. Hins vegar verður þú að breyta sjálfgefna einingarheitinu í úthlutuninni í viðeigandi einingarheiti fyrir hönnunina þína.

Heiti endurskoðunar innleiðingar	Endurbinding aðila
blinking_led_default	blikkandi_leiddi
blinking_led_slow	blinking_led_slow
blikkandi_ljós_tómt	blikkandi_ljós_tómt

Entity Rebinding

1. Til að setja saman hönnunina, smelltu á Vinnsla ➤ Byrjaðu samantekt. Að öðrum kosti setur eftirfarandi skipun þetta verkefni saman: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Endurtaktu skrefin hér að ofan til að undirbúa blinking_led_slow og blinking_led_empty endurskoðun: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Athugið: Þú getur tilgreint hvaða Fitter-sértæku stillingar sem þú vilt nota meðan á PR-útfærslunni stendur. Sértækar stillingar fyrir smekkmann hafa aðeins áhrif á hæfi persónunnar, án þess að hafa áhrif á innflutt kyrrstæða svæði.

Forritun stjórnar
Þessi kennsla notar Intel Agilex F-Series FPGA þróunarspjald á bekknum, utan PCIe* raufarinnar í vélinni þinni. Áður en þú forritar töfluna skaltu ganga úr skugga um að þú hafir lokið eftirfarandi skrefum:

1. Tengdu aflgjafann við Intel Agilex F-Series FPGA þróunarborðið.
2. Tengdu Intel FPGA niðurhalssnúruna á milli USB USB tengisins þíns og Intel FPGA niðurhalssnúrunnar á þróunarborðinu.

Til að keyra hönnunina á Intel Agilex F-Series FPGA þróunarborðinu:

1. Opnaðu Intel Quartus Prime hugbúnaðinn og smelltu á Verkfæri ➤ Forritari.
2. Í forritaranum, smelltu á Hardware Setup og veldu USB-Blaster.
3. Smelltu á Auto Detect og veldu tækið, AGFB014R24AR0.
4. Smelltu á OK. Intel Quartus Prime hugbúnaðurinn skynjar og uppfærir forritarann ​​með þremur FPGA tækjunum á borðinu.
5. Veldu AGFB014R24AR0 tækið, smelltu á Breyta File og hlaðið inn blinking_led_default.sof file.
6. Virkja forrit/stillingu fyrir blinking_led_default.sof file.
7. Smelltu á Start og bíddu þar til framvindustikan nær 100%.
8. Fylgstu með ljósdíóðunum á borðinu blikka á sömu tíðni og upprunalega flata hönnunin.
9. Til að forrita aðeins PR-svæðið skaltu hægrismella á blinking_led_default.sof file í Forritaranum og smelltu á Bæta við PR-forritun File.
10. Veldu blinking_led_slow.pr_partition.rbf file.
11. Slökktu á forrita/stillingu fyrir blinking_led_default.sof file.
12. Virkja forrit/stillingu fyrir blinking_led_slow.pr_partition.rbf file og smelltu á Start. Á töflunni skaltu fylgjast með LED[0] og LED[1] halda áfram að blikka. Þegar framvindustikan nær 100% blikka LED[2] og LED[3] hægar.
13. Til að endurforrita PR-svæðið skaltu hægrismella á .rbf file í Forritaranum og smelltu á Breyta PR forritun File.
14. Veldu .rbf files fyrir hinar tvær persónurnar að fylgjast með hegðuninni á borðinu. Hleður blinking_led_default.rbf file veldur því að LED-ljósin blikka á ákveðinni tíðni og hleður inn blinking_led_empty.rbf file veldur því að LED-ljósin halda áfram að vera Kveikt.

Forritun Intel Agilex F-Series FPGA Development BoardVélbúnaðarprófunarflæði

Eftirfarandi raðir lýsa viðmiðunarhönnunarprófunarflæði vélbúnaðar.
Intel Agilex tæki ytri vélbúnaðaruppsetning vélbúnaðar

Forritaðu Helper FPGA (ytri gestgjafi)
Eftirfarandi röð lýsir forritun hjálpar FPGA sem starfar sem ytri gestgjafi PR ferlisins:

1. Tilgreindu Avalon streymisviðmótsstillinguna sem samsvarar stillingunni sem þú velur (x8, x16 eða x32).
2. Frumstilltu pallinn með því að forrita hjálpar FPGA með því að nota Intel Quartus Prime forritara og tengda stillingarsnúru.
3. Notaðu hjálpar FPGA, lestu CONF_DONE og AVST_READY merkin. CONF_DONE ætti að vera 0, AVST_READY ætti að vera 1. Rökfræði hátt á þessum pinna gefur til kynna að SDM sé tilbúið til að samþykkja gögn frá ytri hýsil. Þessi framleiðsla er hluti af SDM I/O.

Athugið: CONF_DONE pinninn gefur til kynna ytri hýsil að bitastraumsflutningur hafi tekist. Notaðu þessi merki eingöngu til að fylgjast með öllu flísstillingarferlinu. Skoðaðu Intel Agilex Configuration User Guide fyrir frekari upplýsingar um þennan pinna.

Forritaðu DUT FPGA með Full Chip SOF í gegnum ytri hýsil Eftirfarandi röð lýsir forritun DUT FPGA með SRAM hlutnum með fullri flís File (.sof) með því að nota Avalon streymisviðmót gestgjafans:

1. Skrifaðu allan flísbitastrauminn í DDR4 ytra minni hjálpar FPGA (ytri gestgjafi).
2. Stilltu DUT FPGA með fullri flís .sof með því að nota Avalon streymisviðmótið (x8, x16, x32).
3. Lestu stöðu DUT FPGA stillingarmerkin. CONF_DONE ætti að vera 1, AVST_READY ætti að vera 0.

Tímalýsing: Endurstilling að hluta til ytri stjórnandi Intel FPGA IP

Forritaðu DUT FPGA með First Persona í gegnum ytri gestgjafa

1. Notaðu frystingu á PR-marksvæðinu í DUT FPGA.
2. Notaðu Intel Quartus Prime System Console, fullyrði pr_request til að hefja endurstillingu að hluta. AVST_READY ætti að vera 1.
3. Skrifaðu fyrsta PR persona bitastrauminn í DDR4 ytra minni hjálpar FPGA (ytri gestgjafi).
4. Notaðu Avalon streymisviðmót (x8, x16, x32), endurstilltu DUT FPGA með fyrsta persónubitastraumnum.
5. Til að fylgjast með PR stöðu, smelltu á Tools ➤ System Console til að ræsa System Console. Fylgstu með PR stöðunni í System Console:
   • pr_error er 2—endurstilling í vinnslu.
   • pr_error er 3—endurstillingu er lokið.
6. Notaðu unfreeze á PR svæðinu í DUT FPGA.

Athugið: Ef villa kemur upp við PR-aðgerð, svo sem bilun í útgáfuathugun eða heimildathugun, lýkur PR-aðgerðinni.

Tengdar upplýsingar

• Intel Agilex stillingarhandbók
• Notendahandbók Intel Quartus Prime Pro Edition: Villuleitarverkfæri

Endurskoðunarsaga skjala fyrir AN 991: Endurstilling að hluta með stillingapinni (ytri gestgjafi) tilvísunarhönnun fyrir Intel Agilex F-Series FPGA þróunarborð

Skjalaútgáfa	Intel Quartus Prime útgáfa	Breytingar
2022.11.14	22.3	• Upphafleg útgáfa.

AN 991: Endurstilling að hluta með stillingapinni (ytri gestgjafi) tilvísunarhönnun: fyrir Intel Agilex F-Series FPGA þróunarborð

Svör við algengustu spurningum:

• Q Hvað er PR í gegnum stillingapinna?
• A Ytri gestgjafi stillingar á síðu 3
• Q Hvað þarf ég fyrir þessa tilvísunarhönnun?
• A Tilvísun í hönnunarkröfur á síðu 6
• Q Hvar get ég fengið tilvísunarhönnunina?
• A Tilvísun í hönnunarkröfur á síðu 6
• Q Hvernig framkvæmi ég PR í gegnum ytri stillingar?
• A Tilvísun í hönnunarleiðbeiningar á síðu 6
• Q Hvað er PR-persóna?
• A Að skilgreina persónur á síðu 11
• Q Hvernig forrita ég töfluna?
• A Dagskrá stjórnina á síðu 17
• Q Hver eru PR þekkt vandamál og takmarkanir?
• A Intel FPGA Support Forums: PR
• Q Ertu með þjálfun í PR?
• A Intel FPGA tækniþjálfunarskrá

Netútgáfa Sendu athugasemdir

• auðkenni: 750856
• Útgáfa: 2022.11.14

Skjöl / auðlindir

Intel 750856 Agilex FPGA þróunarráð [pdfNotendahandbók 750856, 750857, 750856 Agilex FPGA þróunarráð, Agilex FPGA þróunarráð, FPGA þróunarráð, þróunarráð, stjórn

Heimildir

• Notendahandbók