इंटेल 750856 Agilex FPGA विकास मंडळ

उत्पादन माहिती

हे संदर्भ डिझाइन Intel Agilex F-Series FPGA विकास मंडळासाठी आहे. हे आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल एफपीजीए आयपी वापरते आणि एक साधा PR क्षेत्र आहे. Intel Agilex Device External Host Hardware Setup मध्ये बाह्य उपकरण (Helper FPGA), DUT FPGA आणि तुमची बाह्य होस्ट डिझाइन असते. बाह्य उपकरणातील होस्ट डिझाइन PR प्रक्रिया होस्ट करण्यासाठी जबाबदार आहे. PR पिन दोन्ही उपकरणांना जोडण्यासाठी वापरल्या जातात आणि ते कोणतेही उपलब्ध वापरकर्ता I/Os असू शकतात.

उत्पादन वापर सूचना

बाह्य होस्ट कॉन्फिगरेशन

बाह्य होस्ट कॉन्फिगरेशन करण्यासाठी, या चरणांचे अनुसरण करा:

1. PR प्रक्रिया होस्ट करण्यासाठी बाह्य उपकरणामध्ये होस्ट डिझाइन तयार करा.
2. डीयूटी एफपीजीए मधील PR पिन बाह्य उपकरणातून आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल एफपीजीए आयपीशी कनेक्ट करा.
3. होस्ट डिझाईनपासून Intel Agilex Avalon स्ट्रीमिंग इंटरफेस पिनवर स्ट्रीम कॉन्फिगरेशन डेटा जो IP कडील PR हँडशेकिंग सिग्नलशी संबंधित आहे.

कॉन्फिगरेशन पिन ऑपरेशनद्वारे आंशिक पुनर्रचना

खालील क्रम कॉन्फिगरेशन पिनद्वारे आंशिक पुनर्रचनाच्या ऑपरेशनचे वर्णन करते:

1. आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल एफपीजीए आयपीशी कनेक्ट केलेल्या pr_request पिनचा दावा करा.
2. PR प्रक्रिया प्रगतीपथावर आहे (पर्यायी) दर्शविण्यासाठी IP एक व्यस्त सिग्नलचा दावा करतो.
3. जर कॉन्फिगरेशन सिस्टम PR ऑपरेशनसाठी तयार असेल तर, avst_ready पिन ठामपणे दर्शविला जातो, जो डेटा स्वीकारण्यास तयार असल्याचे दर्शवितो.
4. PR कॉन्फिगरेशन डेटा avst_data पिन आणि avst_valid पिनवर प्रवाहित करा, बॅकप्रेशरसह डेटा ट्रान्सफरसाठी Avalon स्ट्रीमिंग तपशीलांचे अनुसरण करा.
5. जेव्हा avst_ready पिन डी-एस्सर्ट केला जातो तेव्हा स्ट्रीमिंग थांबते.
6. PR ऑपरेशनसाठी अधिक डेटा आवश्यक नाही हे दर्शविण्यासाठी avst_ready पिन काढून टाका.
7. आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP प्रक्रियेचा शेवट (पर्यायी) सूचित करण्यासाठी व्यस्त सिग्नल डी-एसर्ट करतो.

कॉन्फिगरेशन पिन (बाह्य होस्ट) संदर्भ डिझाइनद्वारे आंशिक पुनर्रचना

ही ऍप्लिकेशन नोट Intel® Agilex® F-Series FPGA डेव्हलपमेंट बोर्डवरील कॉन्फिगरेशन पिन (बाह्य होस्ट) द्वारे आंशिक पुनर्रचना दर्शवते.

संदर्भ डिझाइन ओव्हरview

आंशिक रीकॉन्फिगरेशन (PR) वैशिष्ट्य तुम्हाला FPGA चा एक भाग डायनॅमिकरित्या पुन्हा कॉन्फिगर करण्याची परवानगी देते, तर उर्वरित FPGA डिझाइन कार्य करणे सुरू ठेवते. तुम्ही तुमच्या डिझाईनमध्ये एका विशिष्ट प्रदेशासाठी एकापेक्षा जास्त व्यक्तिरेखा तयार करू शकता ज्याचा या प्रदेशाबाहेरील भागात परिणाम होत नाही. ही पद्धत अशा प्रणालींमध्ये प्रभावी आहे जिथे एकाधिक कार्ये समान FPGA डिव्हाइस संसाधने वेळ-सामायिक करतात. इंटेल क्वार्टस® प्राइम प्रो एडिशन सॉफ्टवेअरची वर्तमान आवृत्ती आंशिक पुनर्रचनासाठी नवीन आणि सरलीकृत संकलन प्रवाह सादर करते. हे Intel Agilex संदर्भ डिझाइन आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP वापरते आणि एक साधा PR क्षेत्र आहे.

Intel Agilex डिव्हाइस बाह्य होस्ट हार्डवेअर सेटअप

बाह्य होस्ट कॉन्फिगरेशन

बाह्य होस्ट कॉन्फिगरेशनमध्ये, इंटेल एजिलेक्स डिव्हाइस बाह्य होस्ट हार्डवेअर सेटअप दर्शविल्याप्रमाणे, PR प्रक्रिया होस्ट करण्यासाठी तुम्ही प्रथम बाह्य डिव्हाइसमध्ये होस्ट डिझाइन तयार केले पाहिजे. होस्ट डिझाईन कॉन्फिगरेशन डेटा इंटेल Agilex Avalon स्ट्रीमिंग इंटरफेस पिनवर प्रवाहित करते जे आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर Intel FPGA IP वरून आलेल्या PR हँडशेकिंग सिग्नलशी संबंधित आहे. तुम्ही दोन्ही उपकरणे जोडण्यासाठी वापरता ते PR पिन कोणतेही उपलब्ध वापरकर्ता I/O असू शकतात.

खालील क्रम कॉन्फिगरेशन पिन ऑपरेशनद्वारे आंशिक पुनर्रचनाचे वर्णन करते:

1. प्रथम pr_request पिन दाबा जो आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP शी कनेक्ट केलेला आहे.
2. PR प्रक्रिया प्रगतीपथावर आहे (पर्यायी) दर्शविण्यासाठी IP एक व्यस्त सिग्नलचा दावा करतो.
3. जर कॉन्फिगरेशन सिस्टम पीआर ऑपरेशनसाठी तयार असेल, तर avst_ready पिन डेटा स्वीकारण्यास तयार असल्याचे दर्शविते.
4. बॅकप्रेशरसह डेटा ट्रान्सफरसाठी एव्हलॉन स्ट्रीमिंग स्पेसिफिकेशनचे निरीक्षण करताना, avst_data पिन आणि avst_valid पिनवर PR कॉन्फिगरेशन डेटा प्रवाहित करणे सुरू करा.
5. जेव्हा जेव्हा avst_ready पिन डी-एसर्टेड केला जातो तेव्हा स्ट्रीमिंग थांबते.
6. सर्व कॉन्फिगरेशन डेटा प्रवाहित केल्यानंतर, PR ऑपरेशनसाठी अधिक डेटाची आवश्यकता नाही हे सूचित करण्यासाठी avst_ready पिन डी-एस्सर्ट केला जातो.
7. आंशिक रीकॉन्फिगरेशन बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP डेझर्ट व्यस्त सिग्नल प्रक्रियेचा शेवट सूचित करतो (पर्यायी).
8. PR ऑपरेशन यशस्वीरित्या पूर्ण झाले की नाही याची पुष्टी करण्यासाठी तुम्ही pr_done आणि pr_error पिन तपासू शकता. आवृत्ती तपासणी आणि अधिकृतता तपासणीमध्ये अयशस्वी होणे यासारखी त्रुटी आढळल्यास, PR ऑपरेशन समाप्त होते.

संबंधित माहिती

• इंटेल एजिलेक्स एफ-सीरीज एफपीजीए डेव्हलपमेंट किट Web पान
• Intel Agilex F-Series FPGA डेव्हलपमेंट किट वापरकर्ता मार्गदर्शक
• इंटेल क्वार्टस प्राइम प्रो संस्करण वापरकर्ता मार्गदर्शक: आंशिक पुनर्रचना

आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP
PR ऑपरेशनसाठी PR डेटा प्रवाहित करण्यासाठी कॉन्फिगरेशन पिन वापरण्यासाठी आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर आवश्यक आहे. तुम्ही आंशिक रीकॉन्फिगरेशन बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP चे सर्व उच्च-स्तरीय पोर्ट pr_request पिनशी कनेक्ट करणे आवश्यक आहे जेणेकरुन होस्टला कोरमधून सुरक्षित डिव्हाइस व्यवस्थापक (SDM) सह हस्तांदोलन करण्यास अनुमती द्या. तुमच्या MSEL सेटिंगनुसार, कोणत्या प्रकारच्या कॉन्फिगरेशन पिन वापरायच्या हे SDM ठरवते.

आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP

आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर पॅरामीटर सेटिंग्ज

पॅरामीटर	मूल्य	वर्णन
व्यस्त इंटरफेस सक्षम करा	सक्षम करा or अक्षम करा	तुम्हाला व्यस्त इंटरफेस सक्षम किंवा अक्षम करण्याची अनुमती देते, जे बाह्य कॉन्फिगरेशन दरम्यान PR प्रक्रिया प्रगतीपथावर आहे हे सूचित करण्यासाठी सिग्नलचा दावा करते. डीफॉल्ट सेटिंग आहे अक्षम करा.

आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर पोर्ट्स

पोर्ट नाव	रुंदी	दिशा	कार्य
pr_request	1	इनपुट	पीआर प्रक्रिया सुरू होण्यास तयार असल्याचे सूचित करते. सिग्नल हा एक नळ आहे जो कोणत्याही घड्याळ सिग्नलशी समकालिक नसतो.
pr_error	2	आउटपुट	आंशिक पुनर्रचना त्रुटी दर्शविते.: • 2'b01—सामान्य PR त्रुटी • 2'b11—विसंगत बिटस्ट्रीम त्रुटी हे सिग्नल कोणत्याही घड्याळ स्त्रोताशी समकालिक नसलेले प्रवाह आहेत.
pr_done	1	आउटपुट	पीआर प्रक्रिया पूर्ण झाल्याचे सूचित करते. सिग्नल हा एक नळ आहे जो कोणत्याही घड्याळ सिग्नलशी समकालिक नसतो.
start_addr	1	इनपुट	सक्रिय सिरीयल फ्लॅशमध्ये PR डेटाचा प्रारंभ पत्ता निर्दिष्ट करते. तुम्ही एकतर निवडून हा सिग्नल सक्षम करा एव्हलॉन®-एस.टी or सक्रिय मालिका साठी Avalon-ST पिन किंवा सक्रिय सिरीयल पिन सक्षम करा पॅरामीटर सिग्नल हा एक नळ आहे जो कोणत्याही घड्याळ सिग्नलशी समकालिक नसतो.
रीसेट	1	इनपुट	सक्रिय उच्च, सिंक्रोनस रीसेट सिग्नल.
out_clk	1	आउटपुट	घड्याळाचा स्रोत जो अंतर्गत ऑसिलेटरमधून निर्माण होतो.
व्यस्त	1	आउटपुट	पीआर डेटा हस्तांतरण प्रगतीपथावर आहे हे सूचित करण्यासाठी आयपी या सिग्नलवर ठाम आहे. तुम्ही निवडून हा सिग्नल सक्षम करा सक्षम करा साठी व्यस्त इंटरफेस सक्षम करा पॅरामीटर

संदर्भ डिझाइन आवश्यकता

या संदर्भ डिझाइनच्या वापरासाठी पुढील गोष्टी आवश्यक आहेत:

• Intel Agilex डिव्हाइस कुटुंबासाठी समर्थनासह इंटेल क्वार्टस प्राइम प्रो संस्करण 22.3 ची स्थापना.
• खंडपीठावरील Intel Agilex F-Series FPGA विकास मंडळाशी कनेक्शन.
• डिझाइनचे डाउनलोड करा माजीampखालील ठिकाणी उपलब्ध आहे: https://github.com/intel/fpga-partial-reconfig.

डिझाइन डाउनलोड करण्यासाठी माजीampले:

1. क्लोन क्लिक करा किंवा डाउनलोड करा.
2. ZIP डाउनलोड करा वर क्लिक करा. fpga-partial-reconfig-master.zip अनझिप करा file.
3. संदर्भ डिझाइनमध्ये प्रवेश करण्यासाठी ट्यूटोरियल्स/agilex_external_pr_configuration सबफोल्डरवर नेव्हिगेट करा.

संदर्भ डिझाइन वॉकथ्रू

Intel Agilex F-Series FPGA डेव्हलपमेंट बोर्डवर कॉन्फिगरेशन पिन (बाह्य होस्ट) द्वारे आंशिक पुनर्रचना अंमलबजावणीचे खालील चरण वर्णन करतात:

• पायरी 1: सुरुवात करणे
• पायरी 2: डिझाईन विभाजन तयार करणे
• पायरी 3: प्लेसमेंट आणि राउटिंग क्षेत्रे वाटप करणे
• पायरी 4: आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर आयपी जोडणे
• पायरी 5: व्यक्तींची व्याख्या करणे
• पायरी 6: आवर्तने तयार करणे
• पायरी 7: बेस रिव्हिजन संकलित करणे
• पायरी 8: PR अंमलबजावणी पुनरावृत्ती तयार करणे
• पायरी 9: बोर्ड प्रोग्रामिंग

पायरी 1: प्रारंभ करणे
संदर्भ डिझाइन कॉपी करण्यासाठी fileतुमच्या कामाच्या वातावरणात s आणि blinking_led फ्लॅट डिझाइन संकलित करा:

1. तुमच्या कार्यरत वातावरणात एक निर्देशिका तयार करा, agilex_pcie_devkit_blinking_led_pr.
2. डाउनलोड केलेले ट्युटोरियल्स/agilex_pcie_devkit_blinking_led/flat सब-फोल्डर, agilex_pcie_devkit_blinking_led_pr, डिरेक्टरीमध्ये कॉपी करा.
3. इंटेल क्वार्टस प्राइम प्रो एडिशन सॉफ्टवेअरमध्ये क्लिक करा File ➤ प्रोजेक्ट उघडा आणि blinking_led.qpf निवडा.
4. सपाट डिझाइनची पदानुक्रम विस्तृत करण्यासाठी, प्रक्रिया करणे ➤ प्रारंभ ➤ विश्लेषण आणि संश्लेषण सुरू करा क्लिक करा. वैकल्पिकरित्या, कमांड-लाइनवर, खालील आदेश चालवा: quartus_syn blinking_led -c blinking_led

डिझाईन विभाजन तयार करणे

तुम्ही प्रत्येक PR क्षेत्रासाठी डिझाईन विभाजने तयार करणे आवश्यक आहे जे तुम्ही अंशतः पुन्हा कॉन्फिगर करू इच्छिता. खालील पायऱ्या u_blinking_led उदाहरणासाठी डिझाइन विभाजन तयार करतात.

डिझाइन विभाजने तयार करणे

1. प्रोजेक्ट नेव्हिगेटरमधील u_blinking_led उदाहरणावर उजवे-क्लिक करा आणि डिझाईन विभाजन ➤ पुन्हा कॉन्फिगर करण्यायोग्य क्लिक करा. विभाजन म्हणून सेट केलेल्या प्रत्येक उदाहरणाशेजारी डिझाईन विभाजन चिन्ह दिसते.
2. असाइनमेंट्स ➤ डिझाईन विभाजन विंडो वर क्लिक करा. विंडो प्रकल्पातील सर्व डिझाइन विभाजने प्रदर्शित करते.
3. डिझाईन विभाजन विंडोमध्ये नावावर डबल-क्लिक करून विभाजनाचे नाव संपादित करा. या संदर्भ डिझाइनसाठी, विभाजनाचे नाव pr_partition असे पुनर्नामित करा
   • टीप: जेव्हा तुम्ही विभाजन तयार करता, तेव्हा इंटेल क्वार्टस प्राइम सॉफ्टवेअर आपोआप विभाजन नाव व्युत्पन्न करते, उदाहरणाचे नाव आणि पदानुक्रम मार्गावर आधारित. हे डिफॉल्ट विभाजन नाव प्रत्येक प्रसंगानुसार बदलू शकते.
4. बेस रिव्हिजन कंपाइलमधून अंतिम स्थिर प्रदेश निर्यात करण्यासाठी, पोस्ट फायनल एक्सपोर्टमध्ये रूट_पार्टिशनसाठी एंट्रीवर डबल-क्लिक करा. File स्तंभ, आणि blinking_led_static टाइप करा. gdb

डिझाईन विभाजन विंडोमध्ये पोस्ट अंतिम स्नॅपशॉट निर्यात करत आहेblinking_led.qsf मध्‍ये खालील असाइनमेंट आहेत याची पडताळणी करा, तुमच्या पुनर्रचना करता येण्याजोग्या डिझाईन विभाजनाशी संबंधित:

संबंधित माहिती
इंटेल क्वार्टस प्राइम प्रो एडिशनमध्ये "डिझाइन विभाजने तयार करा" वापरकर्ता मार्गदर्शक: आंशिक पुनर्रचना

PR विभाजनासाठी प्लेसमेंट आणि राउटिंग क्षेत्र वाटप करणे
तुम्ही तयार केलेल्या प्रत्येक बेस रिव्हिजनसाठी, PR डिझाईन फ्लो तुमच्या PR विभाजन प्रदेशात संबंधित व्यक्तिमत्व कोर ठेवतो. तुमच्या बेस रिव्हिजनसाठी डिव्हाइस फ्लोरप्लॅनमध्ये PR क्षेत्र शोधण्यासाठी आणि नियुक्त करण्यासाठी:

1. प्रोजेक्ट नेव्हिगेटरमधील u_blinking_led उदाहरणावर उजवे-क्लिक करा आणि लॉजिक लॉक क्षेत्र क्लिक करा ➤ नवीन लॉजिक लॉक प्रदेश तयार करा. लॉजिक लॉक रीजन्स विंडोवर प्रदेश दिसतो.
2. तुमच्या प्लेसमेंट क्षेत्रामध्ये blinking_led लॉजिक संलग्न करणे आवश्यक आहे. चिप प्लॅनरमध्ये नोड शोधून प्लेसमेंट प्रदेश निवडा. लॉजिक लॉक रीजन्स विंडोमध्ये u_blinking_led प्रदेशाच्या नावावर उजवे-क्लिक करा आणि क्लिक करा

नोड शोधा ➤ चिप प्लॅनरमध्ये शोधा. u_blinking_led प्रदेश कलर-कोडेड आहे

blinking_led साठी चिप प्लॅनर नोड स्थान

1. Logic Lock Regions विंडोमध्ये, Origin कॉलममध्ये प्लेसमेंट रिजन को-ऑर्डिनेट्स निर्दिष्ट करा. मूळ प्रदेशाच्या खालच्या-डाव्या कोपर्याशी संबंधित आहे. उदाample, (X1 Y1) सह-ऑर्डिनेटसह प्लेसमेंट क्षेत्र सेट करण्यासाठी (163 4), X163_Y4 म्हणून मूळ निर्दिष्ट करा. इंटेल क्वार्टस प्राइम सॉफ्टवेअर तुम्ही निर्दिष्ट केलेल्या उंची आणि रुंदीच्या आधारावर, प्लेसमेंट क्षेत्रासाठी (X2 Y2) समन्वय (वर-उजवीकडे) स्वयंचलितपणे गणना करते.
   • टीप: हे ट्यूटोरियल (X1 Y1) को-ऑर्डिनेट - (163 4), आणि प्लेसमेंट क्षेत्रासाठी 20 ची उंची आणि रुंदी वापरते. प्लेसमेंट क्षेत्रासाठी कोणतेही मूल्य परिभाषित करा. प्रदेश ब्लिंकिंग_लेड लॉजिक कव्हर करत असल्याची खात्री करा.
2. राखीव आणि फक्त कोर पर्याय सक्षम करा.
3. रूटिंग क्षेत्र पर्यायावर डबल-क्लिक करा. Logic Lock Routing Region Settings डायलॉग बॉक्स दिसेल.
4. राउटिंग प्रकारासाठी विस्तारासह निश्चित निवडा. हा पर्याय निवडल्याने आपोआप 2 विस्ताराची लांबी नियुक्त केली जाते.
   • टीप: इंजिन वेगवेगळ्या व्यक्तींना मार्ग देत असताना फिटरसाठी अतिरिक्त लवचिकता प्रदान करण्यासाठी राउटिंग क्षेत्र प्लेसमेंट क्षेत्रापेक्षा मोठा असणे आवश्यक आहे.

लॉजिक लॉक क्षेत्र विंडोblinking_led.qsf मध्ये तुमच्या फ्लोरप्लॅनिंगशी संबंधित खालील असाइनमेंट आहेत याची पडताळणी करा:

संबंधित माहिती
इंटेल क्वार्टस प्राइम प्रो एडिशन वापरकर्ता मार्गदर्शिका मधील "फ्लोरप्लॅन आंशिक पुनर्रचना डिझाइन": आंशिक पुनर्रचना

आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP जोडणे
बिटस्ट्रीम स्रोत व्यवस्थापित करण्यासाठी आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल एजिलेक्स पीआर कंट्रोल ब्लॉकसह इंटेल FPGA IP इंटरफेस. बाह्य कॉन्फिगरेशन लागू करण्यासाठी तुम्ही हा IP तुमच्या डिझाइनमध्ये जोडला पाहिजे. आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर जोडण्यासाठी या चरणांचे अनुसरण करा
तुमच्या प्रकल्पासाठी इंटेल FPGA IP:

1. IP कॅटलॉग शोध फील्डमध्ये आंशिक पुनर्रचना टाइप करा (साधने ➤ IP कॅटलॉग).
2. आंशिक पुनर्रचना बाह्य कॉन्फिगरेशन कंट्रोलर इंटेल FPGA IP वर डबल-क्लिक करा.
3. आयपी व्हेरिएंट तयार करा डायलॉग बॉक्समध्ये, external_host_pr_ip असे टाइप करा File नाव, आणि नंतर तयार करा क्लिक करा. पॅरामीटर एडिटर दिसेल.
4. व्यस्त इंटरफेस पॅरामीटर सक्षम करण्यासाठी, अक्षम करा (डीफॉल्ट सेटिंग) निवडा. जेव्हा तुम्हाला हा सिग्नल वापरण्याची आवश्यकता असेल, तेव्हा तुम्ही सेटिंग सक्षम वर स्विच करू शकता.

पॅरामीटर एडिटरमध्ये व्यस्त इंटरफेस पॅरामीटर सक्षम करा

1. क्लिक करा File ➤ सिस्टम व्युत्पन्न न करता पॅरामीटर एडिटर जतन करा आणि बाहेर पडा. पॅरामीटर एडिटर बाह्य_host_pr_ip.ip IP भिन्नता व्युत्पन्न करतो file आणि जोडते file blinking_led प्रकल्पाकडे. AN 991: कॉन्फिगरेशन पिनद्वारे आंशिक पुनर्रचना (बाह्य होस्ट) संदर्भ डिझाइन 750856 | 2022.11.14 AN 991:
   • टीप:
   • a. तुम्ही external_host_pr_ip.ip कॉपी करत असाल तर file pr निर्देशिकेतून, blinking_led.qsf स्वहस्ते संपादित करा file खालील ओळ समाविष्ट करण्यासाठी: set_global_assignment -name IP_FILE pr_ip.ip
   • b. IP_ ठेवाFILE SDC_ नंतर असाइनमेंटFILE तुमच्या blinking_led.qsf मध्ये असाइनमेंट (blinking_led. dc). file. हे ऑर्डरिंग आंशिक रीकॉन्फिगरेशन कंट्रोलर आयपी कोरचे योग्य बंधन सुनिश्चित करते.
   • टीप: घड्याळे शोधण्यासाठी, .sdc file PR IP साठी कोणत्याही .sdc चे अनुसरण करणे आवश्यक आहे जे IP कोर वापरत असलेली घड्याळे तयार करते. तुम्ही .ip file PR IP कोर कोणत्याही .ip नंतर दिसून येतो files किंवा .sdc files जे तुम्ही .qsf मध्ये ही घड्याळे परिभाषित करण्यासाठी वापरता file तुमच्या इंटेल क्वार्टस प्राइम प्रकल्पाच्या पुनरावृत्तीसाठी. अधिक माहितीसाठी, आंशिक पुनर्रचना IP सोल्यूशन्स वापरकर्ता मार्गदर्शक पहा.

शीर्ष-स्तरीय डिझाइन अद्यतनित करत आहे

top.sv अद्यतनित करण्यासाठी file PR_IP उदाहरणासह:

1. external_host_pr_ip उदाहरण उच्च-स्तरीय डिझाइनमध्ये जोडण्यासाठी, top.sv मध्ये खालील कोड ब्लॉक्सना अनकमेंट करा file:

व्यक्तींची व्याख्या
हे संदर्भ डिझाइन सिंगल PR विभाजनासाठी तीन स्वतंत्र व्यक्तिरेखा परिभाषित करते. तुमच्या प्रकल्पातील व्यक्तिरेखा परिभाषित करण्यासाठी आणि समाविष्ट करण्यासाठी:

1. तीन SystemVerilog तयार करा files, blinking_led.sv, blinking_led_slow.sv, आणि blinking_led_empty.sv तीन व्यक्तींसाठी तुमच्या कार्यरत निर्देशिकेत.

संदर्भ डिझाइन व्यक्ती

टीप:

• blinking_led.sv चा भाग म्हणून आधीच उपलब्ध आहे fileतुम्ही फ्लॅट/उप-डिरेक्टरीमधून कॉपी करता. तुम्ही हे फक्त पुन्हा वापरू शकता file.
• आपण SystemVerilog तयार केल्यास fileइंटेल क्वार्टस प्राइम टेक्स्ट एडिटर वरून, अॅड अक्षम करा file चालू प्रकल्प पर्यायावर, जतन करताना files.

आवर्तने तयार करणे

PR डिझाईन फ्लो इंटेल क्वार्टस प्राइम सॉफ्टवेअरमधील प्रोजेक्ट रिव्हिजन वैशिष्ट्याचा वापर करते. तुमची सुरुवातीची रचना ही बेस रिव्हिजन आहे, जिथे तुम्ही FPGA वर स्थिर प्रदेश सीमा आणि पुनर्रचना करता येण्याजोगे प्रदेश परिभाषित करता. बेस रिव्हिजनमधून, तुम्ही अनेक रिव्हिजन तयार करता. या आवर्तनांमध्ये PR क्षेत्रांसाठी विविध अंमलबजावणी समाविष्ट आहे. तथापि, सर्व PR अंमलबजावणी पुनरावृत्ती बेस पुनरावृत्ती मधील समान शीर्ष-स्तरीय प्लेसमेंट आणि रूटिंग परिणाम वापरतात. PR डिझाइन संकलित करण्यासाठी, तुम्ही प्रत्येक व्यक्तिरेखेसाठी PR अंमलबजावणी पुनरावृत्ती तयार करणे आवश्यक आहे. याव्यतिरिक्त, तुम्ही प्रत्येक पुनरावृत्तीसाठी पुनरावृत्ती प्रकार नियुक्त करणे आवश्यक आहे. उपलब्ध पुनरावृत्ती प्रकार आहेत:

• आंशिक पुनर्रचना - बेस
• आंशिक पुनर्रचना - व्यक्तिमत्व अंमलबजावणी

खालील तक्त्यामध्ये प्रत्येक पुनरावृत्तीसाठी पुनरावृत्तीचे नाव आणि पुनरावृत्ती प्रकार सूचीबद्ध आहेत:

पुनरावृत्ती नावे आणि प्रकार

पुनरावृत्तीचे नाव	पुनरावृत्ती प्रकार
blinking_led.qsf	आंशिक पुनर्रचना - बेस
blinking_led_default.qsf	आंशिक पुनर्रचना - व्यक्तिमत्व अंमलबजावणी
blinking_led_slow.qsf	आंशिक पुनर्रचना - व्यक्तिमत्व अंमलबजावणी
blinking_led_empty.qsf	आंशिक पुनर्रचना - व्यक्तिमत्व अंमलबजावणी

बेस रिव्हिजन प्रकार सेट करणे

1. प्रोजेक्ट ➤ आवर्तने वर क्लिक करा.
2. पुनरावृत्ती नावामध्ये, blinking_led पुनरावृत्ती निवडा, आणि नंतर Set Current वर क्लिक करा.
3. लागू करा वर क्लिक करा. blinking_led पुनरावृत्ती वर्तमान पुनरावृत्ती म्हणून प्रदर्शित होते.
4. blinking_led साठी पुनरावृत्ती प्रकार सेट करण्यासाठी, असाइनमेंट्स ➤ सेटिंग्ज ➤ सामान्य वर क्लिक करा.
5. पुनरावृत्ती प्रकारासाठी, आंशिक पुनर्रचना – बेस निवडा आणि नंतर ओके क्लिक करा.
6. blinking_led.qsf मध्ये आता खालील असाइनमेंट आहे याची पडताळणी करा: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

अंमलबजावणी पुनरावृत्ती तयार करणे

1. पुनरावृत्ती डायलॉग बॉक्स उघडण्यासाठी, प्रोजेक्ट ➤ पुनरावृत्ती वर क्लिक करा.
2. नवीन पुनरावृत्ती तयार करण्यासाठी, < वर डबल-क्लिक करा >.
3. पुनरावृत्ती नावामध्ये, blinking_led_default निर्दिष्ट करा आणि पुनरावृत्तीच्या आधारावर blinking_led निवडा.
4. पुनरावृत्ती प्रकारासाठी, आंशिक पुनर्रचना निवडा - व्यक्तिमत्व अंमलबजावणी.

आवर्तने तयार करणे

1. त्याचप्रमाणे, blinking_led_slow आणि blinking_led_empty आवर्तनांसाठी पुनरावृत्ती प्रकार सेट करा.
2. याची पडताळणी करा की प्रत्येक .qsf file आता खालील असाइनमेंट समाविष्ट आहे: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \place_holder -to u_blinking_led जेथे, place_holder हे नव्याने तयार केलेल्या PR अंमलबजावणी पुनरावृत्तीसाठी डीफॉल्ट घटक नाव आहे.

प्रकल्प पुनरावृत्ती

बेस रिव्हिजन संकलित करणे

1. बेस रिव्हिजन संकलित करण्यासाठी, प्रक्रिया करणे ➤ संकलन सुरू करा वर क्लिक करा. वैकल्पिकरित्या, खालील कमांड बेस रिव्हिजन संकलित करते: quartus_sh –flow compile blinking_led -c blinking_led
2. बिटस्ट्रीमची तपासणी करा files जे आउटपुटमध्ये निर्माण होते_files निर्देशिका.

व्युत्पन्न Files

नाव	प्रकार	वर्णन
blinking_led.sof	बेस प्रोग्रामिंग file	पूर्ण-चिप बेस कॉन्फिगरेशनसाठी वापरले जाते
blinking_led.pr_partition.rbf	पीआर बिटस्ट्रीम file बेस व्यक्तिमत्वासाठी	बेस पर्सनाच्या आंशिक पुनर्रचनासाठी वापरले जाते.
blinking_led_static.qdb	.qdb डेटाबेस file	अंतिम डेटाबेस file स्थिर प्रदेश आयात करण्यासाठी वापरले जाते.

संबंधित माहिती

• इंटेल क्वार्टस प्राइम प्रो एडिशन वापरकर्ता मार्गदर्शिका मधील "फ्लोरप्लॅन आंशिक पुनर्रचना डिझाइन": आंशिक पुनर्रचना
• इंटेल क्वार्टस प्राइम प्रो एडिशन वापरकर्ता मार्गदर्शकामध्ये "फ्लोरप्लॅन मर्यादा वाढीव प्रमाणात लागू करणे": आंशिक पुनर्रचना

पीआर अंमलबजावणी पुनरावृत्ती तयार करणे
तुम्ही डिव्हाइस प्रोग्रामिंगसाठी PR बिटस्ट्रीम संकलित आणि व्युत्पन्न करण्यापूर्वी PR अंमलबजावणी पुनरावृत्ती तयार करणे आवश्यक आहे. या सेटअपमध्ये स्थिर प्रदेश .qdb जोडणे समाविष्ट आहे file स्रोत म्हणून file प्रत्येक अंमलबजावणी पुनरावृत्तीसाठी. याव्यतिरिक्त, आपण पीआर क्षेत्राशी संबंधित घटक निर्दिष्ट करणे आवश्यक आहे.

1. वर्तमान पुनरावृत्ती सेट करण्यासाठी, प्रोजेक्ट ➤ पुनरावृत्ती क्लिक करा, पुनरावृत्ती नाव म्हणून blinking_led_default निवडा आणि नंतर सेट करा क्लिक करा.
2. प्रत्येक अंमलबजावणी पुनरावृत्तीसाठी योग्य स्त्रोत सत्यापित करण्यासाठी, प्रोजेक्ट ➤जोडा/काढून टाका क्लिक करा Fileप्रकल्पात एस. blinking_led.sv file मध्ये दिसते file यादी

Files पृष्ठ

1. इतर अंमलबजावणी पुनरावृत्ती स्त्रोत सत्यापित करण्यासाठी चरण 1 ते 2 ची पुनरावृत्ती करा files:

अंमलबजावणी पुनरावृत्ती नाव	स्त्रोत File
blinking_led_default	blinking_led.sv
blinking_led_rempty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. .qdb सत्यापित करण्यासाठी file रूट विभाजनाशी संबंधित, असाइनमेंट्स ➤ डिझाइन विभाजन विंडो क्लिक करा. विभाजन डेटाबेसची पुष्टी करा File blinking_led_static.qdb निर्दिष्ट करते file, किंवा विभाजन डेटाबेसवर डबल-क्लिक करा File हे निर्दिष्ट करण्यासाठी सेल file. वैकल्पिकरित्या, खालील कमांड हे नियुक्त करते file: set_instance_assignment -नाव QDB_FILE_PARTITION\blinking_led_static.qdb -to |
2. एंटिटी री-बाइंडिंग सेलमध्ये, प्रत्येक PR विभाजनाचे नाव निर्दिष्ट करा जे तुम्ही अंमलबजावणी पुनरावृत्तीमध्ये बदलता. blinking_led_default अंमलबजावणी पुनरावृत्तीसाठी, घटकाचे नाव blinking_led आहे. या ट्युटोरियलमध्ये, तुम्ही नवीन blinking_led entity सह बेस रिव्हिजन कंपाइलमधील u_blinking_led उदाहरण ओव्हरराइट करता.

टीप: एक प्लेसहोल्डर एंटिटी रीबाइंडिंग असाइनमेंट अंमलबजावणी पुनरावृत्तीमध्ये स्वयंचलितपणे जोडली जाते. तथापि, तुम्ही असाइनमेंटमधील डीफॉल्ट एंटिटीचे नाव तुमच्या डिझाईनसाठी योग्य नावावर बदलणे आवश्यक आहे.

अंमलबजावणी पुनरावृत्ती नाव	संस्था पुन्हा बंधनकारक
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_rempty	blinking_led_rempty

एंटिटी रीबाइंडिंग

1. डिझाइन संकलित करण्यासाठी, प्रक्रिया करणे ➤ संकलन सुरू करा वर क्लिक करा. वैकल्पिकरित्या, खालील आदेश हा प्रकल्प संकलित करते: quartus_sh –flow compile blinking_led –c blinking_led_default
2. blinking_led_slow आणि blinking_led_empty पुनरावृत्ती तयार करण्यासाठी वरील चरणांची पुनरावृत्ती करा: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

टीप: तुम्ही पीआर अंमलबजावणी संकलनादरम्यान लागू करू इच्छित असलेल्या कोणत्याही फिटर विशिष्ट सेटिंग्ज निर्दिष्ट करू शकता. फिटर विशिष्ट सेटिंग्ज आयात केलेल्या स्थिर क्षेत्राला प्रभावित न करता केवळ व्यक्तिमत्वाच्या फिटवर प्रभाव पाडतात.

बोर्ड प्रोग्रामिंग
हे ट्यूटोरियल तुमच्या होस्ट मशीनमधील PCIe* स्लॉटच्या बाहेर, बेंचवर इंटेल एजिलेक्स F-Series FPGA डेव्हलपमेंट बोर्ड वापरते. आपण बोर्ड प्रोग्राम करण्यापूर्वी, आपण खालील चरण पूर्ण केले आहेत याची खात्री करा:

1. Intel Agilex F-Series FPGA डेव्हलपमेंट बोर्डला वीज पुरवठा कनेक्ट करा.
2. इंटेल एफपीजीए डाउनलोड केबल तुमच्या पीसी यूएसबी पोर्ट आणि डेव्हलपमेंट बोर्डवरील इंटेल एफपीजीए डाउनलोड केबल पोर्ट दरम्यान कनेक्ट करा.

Intel Agilex F-Series FPGA डेव्हलपमेंट बोर्डवर डिझाइन चालवण्यासाठी:

1. इंटेल क्वार्टस प्राइम सॉफ्टवेअर उघडा आणि टूल्स ➤ प्रोग्रामर वर क्लिक करा.
2. प्रोग्रामरमध्ये, हार्डवेअर सेटअप वर क्लिक करा आणि यूएसबी-ब्लास्टर निवडा.
3. ऑटो डिटेक्ट वर क्लिक करा आणि डिव्हाइस निवडा, AGFB014R24AR0.
4. ओके क्लिक करा. इंटेल क्वार्टस प्राइम सॉफ्टवेअर बोर्डवरील तीन FPGA उपकरणांसह प्रोग्रामर शोधते आणि अद्यतनित करते.
5. AGFB014R24AR0 डिव्हाइस निवडा, बदला क्लिक करा File आणि blinking_led_default.sof लोड करा file.
6. blinking_led_default.sof साठी प्रोग्राम/कॉन्फिगर सक्षम करा file.
7. प्रारंभ क्लिक करा आणि प्रगती बार 100% पर्यंत पोहोचण्याची प्रतीक्षा करा.
8. मूळ फ्लॅट डिझाईन प्रमाणेच बोर्डवरील एलईडी ब्लिंक होत असल्याचे निरीक्षण करा.
9. फक्त PR क्षेत्र प्रोग्राम करण्यासाठी, blinking_led_default.sof वर उजवे-क्लिक करा file प्रोग्रामरमध्ये आणि पीआर प्रोग्रामिंग जोडा क्लिक करा File.
10. blinking_led_slow.pr_partition.rbf निवडा file.
11. blinking_led_default.sof साठी प्रोग्राम/कॉन्फिगर अक्षम करा file.
12. blinking_led_slow.pr_partition.rbf साठी प्रोग्राम/कॉन्फिगर सक्षम करा file आणि Start वर क्लिक करा. बोर्डवर, LED[0] आणि LED[1] सतत ब्लिंक होत असल्याचे निरीक्षण करा. जेव्हा प्रगती पट्टी 100% पर्यंत पोहोचते, तेव्हा LED[2] आणि LED[3] हळू ब्लिंक करतात.
13. PR क्षेत्र पुन्हा प्रोग्राम करण्यासाठी, .rbf वर उजवे-क्लिक करा file प्रोग्रामरमध्ये आणि पीआर प्रोग्रामिंग बदला क्लिक करा File.
14. .rbf निवडा fileबोर्डवरील वर्तनाचे निरीक्षण करण्यासाठी इतर दोन व्यक्तींसाठी. blinking_led_default.rbf लोड करत आहे file LEDs एका विशिष्ट वारंवारतेवर ब्लिंक होतात आणि blinking_led_empty.rbf लोड करते file LEDs चालू ठेवण्यास कारणीभूत ठरते.

इंटेल एजिलेक्स एफ-सीरीज एफपीजीए डेव्हलपमेंट बोर्ड प्रोग्रामिंगहार्डवेअर चाचणी प्रवाह

खालील क्रम संदर्भ डिझाइन हार्डवेअर चाचणी प्रवाहाचे वर्णन करतात.
Intel Agilex डिव्हाइस बाह्य होस्ट हार्डवेअर सेटअप

हेल्पर एफपीजीए (बाह्य होस्ट) प्रोग्राम करा
खालील क्रम हेल्पर एफपीजीए प्रोग्रामिंगचे वर्णन करते जे पीआर प्रक्रिया बाह्य होस्ट म्हणून कार्य करते:

1. Avalon स्ट्रीमिंग इंटरफेस सेटिंग निर्दिष्ट करा जे तुम्ही निवडलेल्या मोडशी संबंधित आहे (x8, x16, किंवा x32).
2. इंटेल क्वार्टस प्राइम प्रोग्रामर आणि कनेक्टेड कॉन्फिगरेशन केबल वापरून हेल्पर FPGA प्रोग्रामिंग करून प्लॅटफॉर्म सुरू करा.
3. हेल्पर FPGA वापरून, CONF_DONE आणि AVST_READY सिग्नल वाचा. CONF_DONE 0 असावा, AVST_READY 1 असावा. या पिनवरील लॉजिक उच्च असल्याचे सूचित करते की SDM बाह्य होस्टकडून डेटा स्वीकारण्यास तयार आहे. हे आउटपुट SDM I/O चा भाग आहे.

टीप: CONF_DONE पिन बाह्य होस्टला संकेत देतो की बिटस्ट्रीम हस्तांतरण यशस्वी झाले आहे. संपूर्ण चिप कॉन्फिगरेशन प्रक्रियेचे निरीक्षण करण्यासाठी हे सिग्नल वापरा. या पिनवर अधिक माहितीसाठी Intel Agilex कॉन्फिगरेशन वापरकर्ता मार्गदर्शक पहा.

बाह्य होस्टद्वारे पूर्ण चिप SOF सह DUT FPGA प्रोग्राम करा खालील क्रम पूर्ण चिप SRAM ऑब्जेक्टसह DUT FPGA प्रोग्रामिंगचे वर्णन करतो File (.sof) होस्ट Avalon स्ट्रीमिंग इंटरफेस वापरून:

1. हेल्पर FPGA (बाह्य होस्ट) च्या DDR4 बाह्य मेमरीमध्ये संपूर्ण चिप बिटस्ट्रीम लिहा.
2. Avalon स्ट्रीमिंग इंटरफेस (x8, x16, x32) वापरून पूर्ण चिप .sof सह DUT FPGA कॉन्फिगर करा.
3. स्थिती DUT FPGA कॉन्फिगरेशन सिग्नल वाचा. CONF_DONE 1 असावा, AVST_READY 0 असावा.

वेळेचे तपशील: आंशिक पुनर्रचना बाह्य नियंत्रक इंटेल FPGA IP

बाह्य होस्टद्वारे प्रथम व्यक्तिमत्वासह DUT FPGA प्रोग्राम करा

1. DUT FPGA मधील लक्ष्यित PR क्षेत्रावर फ्रीझ लागू करा.
2. इंटेल क्वार्टस प्राइम सिस्टम कन्सोल वापरून, आंशिक पुनर्रचना सुरू करण्यासाठी pr_request assert करा. AVST_READY 1 असावा.
3. मदतनीस FPGA (बाह्य होस्ट) च्या DDR4 बाह्य मेमरीमध्ये प्रथम PR व्यक्तिमत्व बिटस्ट्रीम लिहा.
4. Avalon स्ट्रीमिंग इंटरफेस (x8, x16, x32) वापरून, प्रथम व्यक्तिमत्व बिटस्ट्रीमसह DUT FPGA पुन्हा कॉन्फिगर करा.
5. PR स्थितीचे निरीक्षण करण्यासाठी, System Console लाँच करण्यासाठी Tools ➤ System Console वर क्लिक करा. सिस्टम कन्सोलमध्ये, पीआर स्थितीचे निरीक्षण करा:
   • pr_error 2 आहे—पुनर्रचना प्रक्रियेत.
   • pr_error 3 आहे—पुनर्रचना पूर्ण झाली आहे.
6. DUT FPGA मधील PR क्षेत्रावर अनफ्रीझ लावा.

टीप: PR ऑपरेशन दरम्यान त्रुटी आढळल्यास, जसे की आवृत्ती तपासणी किंवा अधिकृतता तपासणीमध्ये अपयश, PR ऑपरेशन समाप्त होते.

संबंधित माहिती

• इंटेल एजिलेक्स कॉन्फिगरेशन वापरकर्ता मार्गदर्शक
• इंटेल क्वार्टस प्राइम प्रो संस्करण वापरकर्ता मार्गदर्शक: डीबग साधने

AN 991 साठी दस्तऐवज पुनरावृत्ती इतिहास: Intel Agilex F-Series FPGA विकास मंडळासाठी कॉन्फिगरेशन पिन (बाह्य होस्ट) संदर्भ डिझाइनद्वारे आंशिक पुनर्रचना

दस्तऐवज आवृत्ती	इंटेल क्वार्टस प्राइम आवृत्ती	बदल
2022.11.14	22.3	• प्रारंभिक प्रकाशनात.

AN 991: कॉन्फिगरेशन पिनद्वारे आंशिक पुनर्रचना (बाह्य होस्ट) संदर्भ डिझाइन: Intel Agilex F-Series FPGA विकास मंडळासाठी

FAQ ची उत्तरे:

• Q कॉन्फिगरेशन पिनद्वारे पीआर म्हणजे काय?
• A पृष्ठ 3 वर बाह्य होस्ट कॉन्फिगरेशन
• Q या संदर्भ डिझाइनसाठी मला काय हवे आहे?
• A पृष्ठ ६ वर संदर्भ डिझाइन आवश्यकता
• Q मला संदर्भ डिझाइन कोठे मिळेल?
• A पृष्ठ ६ वर संदर्भ डिझाइन आवश्यकता
• Q मी बाह्य कॉन्फिगरेशनद्वारे PR कसे करू शकतो?
• A पृष्ठ ६ वर संदर्भ डिझाइन वॉकथ्रू
• Q पीआर व्यक्तिमत्व म्हणजे काय?
• A पृष्‍ठ 11 वर व्‍यक्‍तींची व्याख्या करणे
• Q मी बोर्ड कसा प्रोग्राम करू?
• A पृष्ठ 17 वर मंडळाचा कार्यक्रम करा
• Q पीआर ज्ञात समस्या आणि मर्यादा काय आहेत?
• A इंटेल एफपीजीए सपोर्ट फोरम: पीआर
• Q तुमचे पीआरचे प्रशिक्षण आहे का?
• A इंटेल FPGA तांत्रिक प्रशिक्षण कॅटलॉग

ऑनलाइन आवृत्ती अभिप्राय पाठवा

• आयडी: 750856
• आवृत्ती: 2022.11.14

कागदपत्रे / संसाधने

इंटेल 750856 Agilex FPGA विकास मंडळ [pdf] वापरकर्ता मार्गदर्शक 750856, 750857, 750856 Agilex FPGA विकास मंडळ, Agilex FPGA विकास मंडळ, FPGA विकास मंडळ, विकास मंडळ, मंडळ

संदर्भ

• वापरकर्ता मॅन्युअल