Isine ndhelikake
1 intel 750856 Papan Pangembangan Agilex FPGA
2 Informasi produk
3 Pandhuan Panggunaan Produk
4 Desain referensi liwatview
5 Konfigurasi Host njaba
6 Referensi Requirements Desain
7 Referensi Desain Walkthrough
8 Nggawe Partisi Desain
9 Nggawe Revisi
10 Jeneng lan Jinis Revisi
11 Pemrograman Papan Pengembangan Intel Agilex F-Series FPGA Alur Pengujian Perangkat Keras
12 Dokumen / Sumber Daya
12.1 Referensi

intel-LOGO

intel 750856 Papan Pangembangan Agilex FPGA

intel-750856-Agilex-FPGA-Development-Board-PRODUCT

Informasi produk

Desain referensi iki kanggo Papan Pangembangan FPGA Intel Agilex F-Series. Iki nggunakake Pengontrol Konfigurasi Eksternal Konfigurasi Sebagean Intel FPGA IP lan nduweni wilayah PR sing prasaja. Setup Hardware Host Eksternal Piranti Intel Agilex kasusun saka piranti eksternal (Helper FPGA), DUT FPGA, lan desain host eksternal sampeyan. Desain host ing piranti eksternal tanggung jawab kanggo hosting proses PR. Pin PR digunakake kanggo nyambungake piranti kasebut lan bisa dadi I / O pangguna sing kasedhiya.

Pandhuan Panggunaan Produk

Konfigurasi Host njaba

Kanggo nindakake konfigurasi host eksternal, tindakake langkah iki:

  1. Nggawe desain host ing piranti eksternal kanggo dadi tuan rumah proses PR.
  2. Sambungake pin PR saka piranti eksternal menyang Konfigurasi ulang sebagean Kontroler Konfigurasi Eksternal Intel FPGA IP ing DUT FPGA.
  3. Data konfigurasi stream saka desain inang menyang pin antarmuka streaming Intel Agilex Avalon sing cocog karo sinyal handshaking PR saka IP.

Konfigurasi ulang parsial liwat Operasi Pin Konfigurasi

Urutan ing ngisor iki nggambarake operasi konfigurasi ulang parsial liwat pin konfigurasi:

  1. Negesake pin pr_request disambungake menyang Konfigurasi ulang sebagean Controller Konfigurasi Eksternal Intel FPGA IP.
  2. IP negesake sinyal sibuk kanggo nuduhake yen proses PR lagi ditindakake (opsional).
  3. Yen sistem konfigurasi siap kanggo operasi PR, pin avst_ready ditegesake, nuduhake yen wis siyap kanggo nampa data.
  4. Stream data konfigurasi PR liwat pin avst_data lan pin avst_valid, miturut Avalon specification streaming kanggo transfer data karo backpressure.
  5. Streaming mandheg nalika pin avst_ready ora ditegesake.
  6. De-negesake pin avst_ready kanggo nunjukake yen ora ana data liyane sing dibutuhake kanggo operasi PR.
  7. Pengontrol Konfigurasi Eksternal Partial Reconfiguration Intel FPGA IP de-negesake sinyal sibuk kanggo nuduhake pungkasan proses (opsional).

Konfigurasi ulang parsial liwat Pins Konfigurasi (Host Eksternal) Desain Referensi

Cathetan aplikasi iki nuduhake konfigurasi ulang sebagian liwat pin konfigurasi (host eksternal) ing papan pangembangan FPGA Intel® Agilex® F-Series.

Desain referensi liwatview

Fitur konfigurasi ulang parsial (PR) ngidini sampeyan ngatur ulang bagean saka FPGA kanthi dinamis, dene desain FPGA sing isih bisa digunakake. Sampeyan bisa nggawe macem-macem personas kanggo wilayah tartamtu ing desain sing ora mengaruhi operasi ing wilayah njaba wilayah iki. Metodologi iki efektif ing sistem ing ngendi macem-macem fungsi nuduhake sumber daya piranti FPGA sing padha. Versi saiki piranti lunak Intel Quartus® Prime Pro Edition ngenalake aliran kompilasi anyar lan disederhanakake kanggo konfigurasi ulang sebagian. Desain referensi Intel Agilex iki nggunakake Pengontrol Konfigurasi Eksternal Konfigurasi Ulang Sebagean Intel FPGA IP lan nduweni wilayah PR sing prasaja.

Persiyapan Hardware Host Eksternal Piranti Intel Agilexintel-750856-Agilex-FPGA-Development-Board-FIG-1 (1)

Konfigurasi Host njaba

Ing konfigurasi host external, sampeyan kudu nggawe desain inang pisanan ing piranti external kanggo tuan rumah proses PR, minangka Intel Agilex Piranti External Host Hardware Setup nuduhake. Desain host stream data konfigurasi menyang pin antarmuka streaming Intel Agilex Avalon sing cocog karo sinyal handshaking PR sing asale saka Konfigurasi ulang sebagean Controller Konfigurasi Eksternal Intel FPGA IP. Pin PR sing sampeyan gunakake kanggo nyambungake piranti kasebut bisa dadi I/O pangguna sing kasedhiya.

Urutan ing ngisor iki nggambarake konfigurasi ulang parsial liwat operasi pin konfigurasi:

  1. Pisanan negesake pin pr_request sing disambungake menyang Konfigurasi Ulang Konfigurasi Eksternal Kontroler Intel FPGA IP.
  2. IP negesake sinyal sibuk kanggo nuduhake yen proses PR lagi ditindakake (opsional).
  3. Yen sistem konfigurasi siyap ngalami operasi PR, pin avst_ready ditegesake nuduhake yen wis siyap kanggo nampa data.
  4. Miwiti kanggo stream data konfigurasi PR liwat avst_data pin lan avst_valid pin, nalika mirsani Avalon specification streaming kanggo transfer data karo backpressure.
  5. Streaming mandheg nalika pin avst_ready ora ditegesake.
  6. Sawise streaming kabeh data konfigurasi, pin avst_ready de-asserted kanggo nunjukaké sing ora ana maneh data dibutuhake kanggo operasi PR.
  7. Konfigurasi ulang sebagean Controller Konfigurasi Eksternal Intel FPGA IP desserts sinyal sibuk kanggo nunjukaké mburi proses (opsional).
  8. Sampeyan bisa mriksa pin pr_done lan pr_error kanggo konfirmasi apa operasi PR rampung kasil. Yen ana kesalahan, kayata gagal mriksa versi lan mriksa wewenang, operasi PR bakal mandheg.

Informasi sing gegandhengan

  • Kit Pangembangan FPGA Intel Agilex F-Series Web kaca
  • Intel Agilex F-Series FPGA Development Kit User Guide
  • Pandhuan Pangguna Intel Quartus Prime Pro Edition: Konfigurasi Sebagean

Konfigurasi ulang sebagean Controller Konfigurasi Eksternal Intel FPGA IP
Pengontrol Konfigurasi Eksternal Reconfiguration Partial dibutuhake kanggo nggunakake pin konfigurasi kanggo stream data PR kanggo operasi PR. Sampeyan kudu nyambungake kabeh bandar tingkat ndhuwur saka sebagean Reconfiguration Eksternal Konfigurasi Controller Intel FPGA IP kanggo pin pr_request kanggo ngidini handshaking saka inang karo manager piranti aman (SDM) saka inti. SDM nemtokake jinis pin konfigurasi sing bakal digunakake, miturut setelan MSEL sampeyan.

Konfigurasi ulang sebagean Controller Konfigurasi Eksternal Intel FPGA IPintel-750856-Agilex-FPGA-Development-Board-FIG-1 (2)

Konfigurasi ulang parsial Setelan Parameter Pengontrol Konfigurasi Eksternal

Paramèter Nilai Katrangan
Aktifake Antarmuka Sibuk Aktifake or

Pateni

 Ngidini sampeyan Aktifake utawa Pateni antarmuka Sibuk, sing negesake sinyal sing nuduhake yen proses PR lagi ditindakake sajrone konfigurasi eksternal.

Setelan standar yaiku Pateni.

Sebagean Reconfiguration External Configuration Controller Ports

Jeneng Port Jembar arah Fungsi
pr_request 1 Input Nuduhake yen proses PR wis siyap diwiwiti. Sinyal kasebut minangka saluran sing ora sinkron karo sinyal jam.
pr_error 2 Output Nuduhake kesalahan konfigurasi ulang parsial.:

• 2'b01-kesalahan PR umum

• 2'b11-kesalahan bitstream ora kompatibel

Sinyal kasebut minangka saluran sing ora sinkron karo sumber jam.
pr_rampung 1 Output Nuduhake yen proses PR wis rampung. Sinyal kasebut minangka saluran sing ora sinkron karo sinyal jam.
wiwitan_addr 1 Input Nemtokake alamat wiwitan data PR ing Flash Serial Aktif. Sampeyan ngaktifake sinyal iki kanthi milih salah siji Avalon®-ST or Serial Aktif kanggo Aktifake Pins Avalon-ST utawa Pin Serial Aktif paramèter. Sinyal kasebut minangka saluran sing ora sinkron karo sinyal jam.
ngreset 1 Input Aktif dhuwur, sinyal reset sinkron.
metu_clk 1 Output Sumber jam sing ngasilake saka osilator internal.
sibuk 1 Output IP negesake sinyal iki kanggo nunjukake transfer data PR sing lagi ditindakake. Sampeyan ngaktifake sinyal iki kanthi milih Aktifake kanggo Aktifake antarmuka sibuk paramèter.

Referensi Requirements Desain

Panggunaan desain referensi iki mbutuhake ing ngisor iki:

  • Instalasi versi Intel Quartus Prime Pro Edition 22.3 kanthi dhukungan kanggo kulawarga piranti Intel Agilex.
  • Sambungan menyang papan pangembangan FPGA Intel Agilex F-Series ing bangku.
  • Download saka desain exampkasedhiya ing lokasi ing ngisor iki: https://github.com/intel/fpga-partial-reconfig.

Kanggo ngundhuh desain example:

  1. Klik Klone utawa download.
  2. Klik Unduh ZIP. Unzip fpga-partial-reconfig-master.zip file.
  3. Navigasi menyang tutorial / agilex_external_pr_configuration subfolder kanggo ngakses desain referensi.

Referensi Desain Walkthrough

Langkah-langkah ing ngisor iki njlèntrèhaké implementasine konfigurasi ulang parsial liwat pin konfigurasi (host eksternal) ing papan pangembangan Intel Agilex F-Series FPGA:

  • Langkah 1: Miwiti
  • Langkah 2: Nggawe Partisi Desain
  • Langkah 3: Alokasi Wilayah Penempatan lan Rute
  • Langkah 4: Nambahake IP Pengontrol Konfigurasi Eksternal Konfigurasi Ulang Parsial
  • Langkah 5: Nemtokake Personas
  • Langkah 6: Nggawe Revisi
  • Langkah 7: Nyusun Revisi Dasar
  • Langkah 8: Nyiapake Revisi Pelaksanaan PR
  • Langkah 9: Pemrograman Dewan

Langkah 1: Miwiti
Kanggo nyalin desain referensi filemenyang lingkungan kerja sampeyan lan ngumpulake desain flat blinking_led:

  1. Gawe direktori ing lingkungan kerja sampeyan, agilex_pcie_devkit_blinking_led_pr.
  2. Nyalin tutorial sing diundhuh/agilex_pcie_devkit_blinking_led/flat sub-folder menyang direktori, agilex_pcie_devkit_blinking_led_pr.
  3. Ing piranti lunak Intel Quartus Prime Pro Edition, klik File ➤ Bukak Project banjur pilih blinking_led.qpf.
  4. Kanggo njlentrehake hirarki desain flat, klik Processing ➤ Start ➤ Start Analysis & Synthesis. Utawa, ing baris perintah, jalanake printah ing ngisor iki: quartus_syn blinking_led -c blinking_led

Nggawe Partisi Desain

Sampeyan kudu nggawe partisi desain kanggo saben wilayah PR sing pengin dikonfigurasi ulang sebagian. Langkah-langkah ing ngisor iki nggawe partisi desain kanggo conto u_blinking_led.

Nggawe Partisi Desainintel-750856-Agilex-FPGA-Development-Board-FIG-1 (3)

  1. Klik-tengen conto u_blinking_led ing Project Navigator banjur klik Design Partition ➤ Reconfigurable. Lambang partisi desain katon ing jejere saben conto sing disetel minangka partisi.
  2. Klik Assignments ➤ Design Partitions Window. Jendhela nampilake kabeh partisi desain ing proyek kasebut.
  3. Owahi jeneng partisi ing Design Partitions Window kanthi ngeklik kaping pindho jeneng kasebut. Kanggo desain referensi iki, ganti jeneng partisi dadi pr_partition
    • Cathetan: Nalika nggawe partisi, piranti lunak Intel Quartus Prime kanthi otomatis nggawe jeneng partisi, adhedhasar jeneng conto lan path hirarki. Jeneng partisi standar iki bisa beda-beda ing saben conto.
  4. Kanggo ngekspor wilayah statis sing wis dirampungake saka kompilasi revisi dhasar, klik kaping pindho entri kanggo root_partition ing Post Final Export File kolom, lan ketik blinking_led_static. gdb.

Ngekspor Snapshot Post Final ing Jendela Partisi Desainintel-750856-Agilex-FPGA-Development-Board-FIG-1 (4)Verifikasi manawa blinking_led.qsf ngemot tugas ing ngisor iki, sing cocog karo partisi desain sing bisa dikonfigurasi maneh:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (5)

Informasi sing gegandhengan
"Gawe Partisi Desain" ing Pandhuan Pangguna Intel Quartus Prime Pro Edition: Konfigurasi Sebagean

Alokasi Wilayah Penempatan lan Rute kanggo Partisi PR
Kanggo saben revisi dhasar sing digawe, aliran desain PR nempatake inti persona sing cocog ing wilayah partisi PR sampeyan. Kanggo nemokake lan nemtokake wilayah PR ing rencana lantai piranti kanggo revisi dhasar:

  1. Klik-tengen conto u_blinking_led ing Project Navigator banjur klik Logic Lock Region ➤ Create New Logic Lock Region. Wilayah kasebut katon ing Window Logic Lock Regions.
  2. Wilayah panggonan sampeyan kudu nyakup logika blinking_led. Pilih wilayah panggonan kanthi nemokake simpul ing Chip Planner. Klik-tengen jeneng wilayah u_blinking_led ing Window Logic Lock Regions banjur klik

Goleki Node ➤ Goleki ing Chip Planner. Wilayah u_blinking_led diwenehi kode warna

Lokasi Chip Planner Node kanggo blinking_ledintel-750856-Agilex-FPGA-Development-Board-FIG-1 (6)

  1. Ing jendhela Logic Lock Regions, nemtokake koordinat wilayah panggonan ing kolom Asal. Asal cocog karo pojok kiwa ngisor wilayah kasebut. Kanggo example, kanggo nyetel wilayah panggonan karo (X1 Y1) koordinat minangka (163 4), nemtokake Origin minangka X163_Y4. Piranti lunak Intel Quartus Prime kanthi otomatis ngetung koordinat (X2 Y2) (ndhuwur-tengen) kanggo wilayah panggonan, adhedhasar dhuwur lan jembar sing sampeyan nemtokake.
    • Cathetan: Tutorial iki nggunakake koordinat (X1 Y1) - (163 4), lan dhuwur lan jembaré 20 kanggo wilayah panggonan. Netepake sembarang nilai kanggo wilayah panggonan seko. Priksa manawa wilayah kasebut kalebu logika blinking_led.
  2. Aktifake pilihan Reserved lan Core-Mung.
  3. Klik kaping pindho opsi Routing Region. Kothak dialog Logic Lock Routing Region Settings katon.
  4. Pilih Fixed with expansion kanggo jinis Routing. Milih opsi iki kanthi otomatis nemtokake dawa ekspansi 2.
    • Cathetan: Wilayah nuntun kudu luwih gedhe tinimbang wilayah panggonan, kanggo nyedhiyani keluwesan ekstra kanggo Fitter nalika engine rute personas beda.

Jendela Wilayah Kunci Logikaintel-750856-Agilex-FPGA-Development-Board-FIG-1 (7)Verifikasi manawa blinking_led.qsf ngemot tugas ing ngisor iki, sing cocog karo rencana lantai sampeyan:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (8)intel-750856-Agilex-FPGA-Development-Board-FIG-1 (9)

Informasi sing gegandhengan
"Floorplan the Partial Reconfiguration Design" ing Intel Quartus Prime Pro Edition Pandhuan Panganggo: Parsial Reconfiguration

Nambahake Partial Reconfiguration External Configuration Controller Intel FPGA IP
Pengontrol Konfigurasi Eksternal Partial Reconfiguration Intel FPGA IP antarmuka karo blok kontrol Intel Agilex PR kanggo ngatur sumber bitstream. Sampeyan kudu nambah IP iki kanggo desain kanggo ngleksanakake konfigurasi external. Tindakake langkah iki kanggo nambah Konfigurasi Ulang Sebagean Kontroler Konfigurasi Eksternal
Intel FPGA IP menyang proyek sampeyan:

  1. Ketik Konfigurasi Parsial ing kolom telusuran Katalog IP (Tools ➤ IP Catalog).
  2. Klik kaping pindho Partial Reconfiguration External Configuration Controller Intel FPGA IP.
  3. Ing kothak dialog Gawe Varian IP, ketik external_host_pr_ip minangka File jeneng, banjur klik Gawe. Editor parameter katon.
  4. Kanggo parameter Aktifake antarmuka sibuk, pilih Pateni (setelan gawan). Nalika sampeyan kudu nggunakake sinyal iki, sampeyan bisa ngalih setelan kanggo Aktifake.

Aktifake Parameter Antarmuka Sibuk ing Editor Parameterintel-750856-Agilex-FPGA-Development-Board-FIG-1 (10)

  1. Klik File ➤ Simpen lan metu saka editor parameter tanpa ngasilake sistem. Editor parameter ngasilake variasi IP external_host_pr_ip.ip file lan nambah file menyang proyek blinking_led. AN 991: Konfigurasi ulang parsial liwat Pin Konfigurasi (Host Eksternal) Desain Referensi 750856 | 2022.11.14 AN 991:
    • Cathetan:
    • a. Yen sampeyan nyalin external_host_pr_ip.ip file saka direktori pr, ngowahi kanthi manual blinking_led.qsf file kanggo nyakup baris ing ngisor iki: set_global_assignment -name IP_FILE pr_ip.ip
    • b. Pasang IP_FILE tugas sawise SDC_FILE assignments (blinking_led. dc) ing blinking_led.qsf Panjenengan file. Pesenan iki njamin watesan sing cocog saka inti IP Controller Reconfiguration Partial.
    • Cathetan: Kanggo ndeteksi jam, .sdc file kanggo PR IP kudu tindakake sembarang .sdc sing nggawe jam sing inti IP nggunakake. Sampeyan nggampangake pesenan iki kanthi mesthekake yen .ip file kanggo PR IP inti katon sawise sembarang .ip files utawa .sdc files sing digunakake kanggo netepake jam iki ing .qsf file kanggo revisi proyek Intel Quartus Prime. Kanggo informasi luwih lengkap, waca Pandhuan Pangguna Solusi IP Konfigurasi Ulang Parsial.

Nganyari Desain Top-Level

Kanggo nganyari top.sv file karo conto PR_IP:

  1. Kanggo nambah conto external_host_pr_ip menyang desain tingkat paling dhuwur, copot komentar blok kode ing ngisor iki ing top.sv file:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (11)

Nemtokake Personas
Desain referensi iki nemtokake telung personas sing kapisah kanggo partisi PR tunggal. Kanggo nemtokake lan nyakup personas ing proyek sampeyan:

  1. Nggawe telung SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, lan blinking_led_empty.sv ing direktori kerja sampeyan kanggo telung personas.

Referensi Desain Personasintel-750856-Agilex-FPGA-Development-Board-FIG-1 (12) intel-750856-Agilex-FPGA-Development-Board-FIG-1 (13)

Cathetan:

  • blinking_led.sv wis kasedhiya minangka bagéan saka fileSampeyan nyalin saka flat / sub-direktori. Sampeyan mung bisa nggunakake maneh iki file.
  • Yen sampeyan nggawe SystemVerilog files saka Intel Quartus Prime Text Editor, mateni Add file kanggo pilihan proyek saiki, nalika nyimpen files.

Nggawe Revisi

Aliran desain PR nggunakake fitur revisi proyek ing piranti lunak Intel Quartus Prime. Desain awal sampeyan minangka revisi dhasar, ing ngendi sampeyan nemtokake wates wilayah statis lan wilayah sing bisa dikonfigurasi maneh ing FPGA. Saka revisi dhasar, sampeyan nggawe pirang-pirang revisi. Revisi kasebut ngemot macem-macem implementasi kanggo wilayah PR. Nanging, kabeh revisi implementasi PR nggunakake panggonan paling dhuwur sing padha lan asil rute saka revisi dhasar. Kanggo nyusun desain PR, sampeyan kudu nggawe revisi implementasi PR kanggo saben persona. Kajaba iku, sampeyan kudu nemtokake jinis revisi kanggo saben revisi. Jinis revisi sing kasedhiya yaiku:

  • Konfigurasi ulang parsial - Base
  • Konfigurasi ulang parsial - Implementasi Persona

Tabel ing ngisor iki nampilake jeneng revisi lan jinis revisi kanggo saben revisi:

Jeneng lan Jinis Revisi

Jeneng Revisi Jinis Revisi
blinking_led.qsf Konfigurasi ulang parsial - Base
blinking_led_default.qsf Konfigurasi ulang parsial - Implementasi Persona
blinking_led_slow.qsf Konfigurasi ulang parsial - Implementasi Persona
blinking_led_empty.qsf Konfigurasi ulang parsial - Implementasi Persona

Nyetel Jinis Revisi Dasar

  1. Klik Project ➤ Revisions.
  2. Ing Jeneng Revisi, pilih revisi blinking_led, banjur klik Setel Saiki.
  3. Klik Apply. Revisi blinking_led ditampilake minangka revisi saiki.
  4. Kanggo nyetel Tipe Revisi kanggo blinking_led, klik Tugas ➤ Setelan ➤ Umum.
  5. Kanggo Revision Type, pilih Partial Reconfiguration – Base, banjur klik OK.
  6. Verifikasi manawa blinking_led.qsf saiki ngemot tugas ing ngisor iki: ##blinking_led.qsf set_global_assignment -jeneng REVISION_TYPE PR_BASE

Nggawe Revisi Implementasi

  1. Kanggo mbukak kotak dialog Revisi, klik Project ➤ Revisi.
  2. Kanggo nggawe revisi anyar, klik kaping pindho < >.
  3. Ing jeneng Revisi, nemtokake blinking_led_default banjur pilih blinking_led kanggo Adhedhasar revisi.
  4. Kanggo jinis Revisi, pilih Parsial Reconfiguration - PersonaImplementation.

Nggawe Revisiintel-750856-Agilex-FPGA-Development-Board-FIG-1 (14)

  1. Kajaba iku, setel jinis Revisi kanggo revisi blinking_led_slow lan blinking_led_empty.
  2. Priksa manawa saben .qsf file saiki ngemot tugas ing ngisor iki: set_global_assignment -jeneng REVISION_TYPE PR_IMPL set_instance_assignment -jeneng ENTITY_REBINDING \ place_holder -kanggo u_blinking_led ngendi, place_holder minangka jeneng entitas standar kanggo revisi implementasi PR sing mentas digawe.

Revisi Proyekintel-750856-Agilex-FPGA-Development-Board-FIG-1 (16)

Nyusun Revisi Dasar

  1. Kanggo ngumpulake revisi dhasar, klik Processing ➤ Start Compilation. Utawa, printah ing ngisor iki nyusun revisi dhasar: quartus_sh –flow compile blinking_led -c blinking_led
  2. Priksa bitstream files sing ngasilake ing output_files direktori.

Digawe Files

jeneng Jinis Katrangan
blinking_led.sof Pemrograman basis file Digunakake kanggo konfigurasi basis chip lengkap
blinking_led.pr_partition.rbf PR bitstream file kanggo dhasar persona Digunakake kanggo reconfiguration parsial persona dhasar.
blinking_led_static.qdb .qdb database file Database rampung file digunakake kanggo ngimpor wilayah statis.

Informasi sing gegandhengan

  • "Floorplan the Partial Reconfiguration Design" ing Intel Quartus Prime Pro Edition Pandhuan Panganggo: Parsial Reconfiguration
  • "Nglamar Watesan Rencana Lantai kanthi Tambah" ing Pandhuan Pangguna Edisi Intel Quartus Prime Pro: Konfigurasi Sebagean

Nyiapake Revisi Pelaksanaan PR
Sampeyan kudu nyiapake revisi implementasi PR sadurunge bisa ngumpulake lan ngasilake bitstream PR kanggo program piranti. Persiyapan iki kalebu nambah wilayah statis .qdb file minangka sumber file kanggo saben revisi implementasine. Kajaba iku, sampeyan kudu nemtokake entitas sing cocog karo wilayah PR.

  1. Kanggo nyetel revisi saiki, klik Project ➤ Revisi, pilih blinking_led_default minangka jeneng Revisi, banjur klik Setel Saiki.
  2. Kanggo verifikasi sumber sing bener kanggo saben revisi implementasine, klik Project ➤Tambah/Busak Files ing Project. Blinking_led.sv file katon ing file dhaptar.

Files Kacaintel-750856-Agilex-FPGA-Development-Board-FIG-1 (17)

  1. Baleni langkah 1 nganti 2 kanggo verifikasi sumber revisi implementasi liyane files:
Jeneng Revisi Implementasi Sumber File
blinking_led_default blinking_led.sv
blinking_led_empty blinking_led_empty.sv
blinking_led_slow blinking_led_slow.sv
  1. Kanggo verifikasi .qdb file digandhengake karo partisi root, klik Assignments ➤ Design Partitions Window. Konfirmasi yen Database Partisi File nemtokake blinking_led_static.qdb file, utawa klik kaping pindho ing Partition Database File sel kanggo nemtokake iki file. Utawa, printah ing ngisor iki nemtokake iki file: set_instance_assignment -jeneng QDB_FILE_PARTITION \ blinking_led_static.qdb -kanggo |
  2. Ing sel Entity Re-binding, nemtokake jeneng entitas saben partisi PR sing diganti ing revisi implementasine. Kanggo revisi implementasi blinking_led_default, jeneng entitas kasebut blinking_led. Ing tutorial iki, sampeyan nimpa conto u_blinking_led saka kompilasi revisi dhasar karo entitas blinking_led anyar.

Cathetan: Tugas rebinding entitas placeholder ditambahake menyang revisi implementasine kanthi otomatis. Nanging, sampeyan kudu ngganti jeneng entitas standar ing tugas dadi jeneng entitas sing cocog kanggo desain sampeyan.

Jeneng Revisi Implementasi Entitas Re-binding
blinking_led_default blinking_led
blinking_led_slow blinking_led_slow
blinking_led_empty blinking_led_empty

Entitas Rebindingintel-750856-Agilex-FPGA-Development-Board-FIG-1 (18)

  1. Kanggo ngumpulake desain, klik Processing ➤ Mulai Kompilasi. Utawa, printah ing ngisor iki nyusun proyek iki: quartus_sh –flow compile blinking_led –c blinking_led_default
  2. Baleni langkah ing ndhuwur kanggo nyiapake revisi blinking_led_slow lan blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Cathetan: Sampeyan bisa nemtokake setelan khusus Fitter sing pengin ditrapake sajrone kompilasi implementasi PR. Setelan khusus fitter mung mengaruhi pas persona, tanpa mengaruhi wilayah statis sing diimpor.

Pemrograman Dewan
Tutorial iki nggunakake papan pangembangan FPGA Intel Agilex F-Series ing bangku, ing njaba slot PCIe * ing mesin host sampeyan. Sadurunge sampeyan program papan, priksa manawa sampeyan wis ngrampungake langkah-langkah ing ngisor iki:

  1. Sambungake sumber daya menyang papan pangembangan FPGA Intel Agilex F-Series.
  2. Sambungake Intel FPGA Download Cable antarane port USB PC lan port Intel FPGA Download Cable ing papan pangembangan.

Kanggo mbukak desain ing papan pangembangan FPGA Intel Agilex F-Series:

  1. Bukak piranti lunak Intel Quartus Prime banjur klik Tools ➤ Programmer.
  2. Ing Programmer, klik Hardware Setup lan pilih USB-Blaster.
  3. Klik Deteksi Otomatis banjur pilih piranti, AGFB014R24AR0.
  4. Klik OK. Piranti lunak Intel Quartus Prime ndeteksi lan nganyari Programmer kanthi telung piranti FPGA ing papan kasebut.
  5. Pilih piranti AGFB014R24AR0, klik Ganti File lan mbukak blinking_led_default.sof file.
  6. Aktifake Program / Konfigurasi kanggo blinking_led_default.sof file.
  7. Klik Mulai lan ngenteni bar kemajuan tekan 100%.
  8. Mirsani LED ing Papan blinking ing frekuensi padha karo desain flat asli.
  9. Kanggo program mung wilayah PR, klik-tengen ing blinking_led_default.sof file di Programmer dan klik Add PR Programming File.
  10. Pilih blinking_led_slow.pr_partition.rbf file.
  11. Pateni Program / Konfigurasi kanggo blinking_led_default.sof file.
  12. Aktifake Program / Konfigurasi kanggo blinking_led_slow.pr_partition.rbf file lan klik Mulai. Ing papan, deleng LED[0] lan LED[1] terus kedhip. Nalika garis kemajuan tekan 100%, LED[2] lan LED[3] kedhip luwih alon.
  13. Kanggo reprogram wilayah PR, klik-tengen ing .rbf file ing Programmer lan klik Change PR Programing File.
  14. Pilih .rbf files kanggo loro personas liyane kanggo mirsani prilaku ing Papan. Loading blinking_led_default.rbf file nyebabake LED kedhip ing frekuensi tartamtu, lan loading blinking_led_empty.rbf file nyebabake LED tetep ON.

Pemrograman Papan Pangembangan FPGA Intel Agilex F-Seriesintel-750856-Agilex-FPGA-Development-Board-FIG-1 (19)Alur Pengujian Hardware

Urutan ing ngisor iki njlèntrèhaké aliran testing hardware desain referensi.
Persiyapan Hardware Host Eksternal Piranti Intel Agilexintel-750856-Agilex-FPGA-Development-Board-FIG-1 (20)

Program Helper FPGA (Host Eksternal)
Urutan ing ngisor iki njlèntrèhaké pemrograman helper FPGA sing beroperasi minangka host eksternal proses PR:

  1. Nemtokake setelan antarmuka streaming Avalon sing cocog karo mode sing sampeyan pilih (x8, x16, utawa x32).
  2. Miwiti platform kanthi program helper FPGA nggunakake Intel Quartus Prime Programmer lan kabel konfigurasi sing disambungake.
  3. Nggunakake helper FPGA, maca sinyal CONF_DONE lan AVST_READY. CONF_DONE kudu 0, AVST_READY kudu 1. Logika dhuwur ing pin iki nuduhake SDM siap nampa data saka host external. Output iki minangka bagéan saka SDM I/O.

Cathetan: PIN CONF_DONE menehi tandha host eksternal yen transfer bitstream sukses. Gunakake sinyal kasebut mung kanggo ngawasi proses konfigurasi chip lengkap. Waca Pandhuan Pangguna Konfigurasi Intel Agilex kanggo informasi luwih lengkap babagan pin iki.

Program DUT FPGA nganggo Full Chip SOF liwat External Host Urutan ing ngisor iki nggambarake pemrograman DUT FPGA kanthi Obyek SRAM chip lengkap File (.sof) nggunakake host Avalon antarmuka streaming:

  1. Tulis bitstream chip lengkap menyang memori eksternal DDR4 saka helper FPGA (host eksternal).
  2. Ngatur DUT FPGA karo chip lengkap .sof nggunakake Avalon antarmuka streaming (x8, x16, x32).
  3. Maca status DUT FPGA sinyal konfigurasi. CONF_DONE kudu 1, AVST_READY kudu 0.

Spesifikasi Wektu: Konfigurasi ulang parsial Pengontrol Eksternal Intel FPGA IPintel-750856-Agilex-FPGA-Development-Board-FIG-1 (21)

Program DUT FPGA karo First Persona liwat Host Eksternal

  1. Aplikasi pembekuan ing wilayah PR target ing DUT FPGA.
  2. Nggunakake Intel Quartus Prime System Console, negesake pr_request kanggo miwiti konfigurasi ulang parsial. AVST_READY kudune 1.
  3. Tulis bitstream PR persona pisanan menyang memori eksternal DDR4 saka helper FPGA (host eksternal).
  4. Nggunakake antarmuka streaming Avalon (x8, x16, x32), reconfigure DUT FPGA karo bitstream persona pisanan.
  5. Kanggo ngawasi status PR, klik Tools ➤ System Console kanggo miwiti System Console. Ing Konsol Sistem, monitor status PR:
    • pr_error punika 2-reconfiguration ing proses.
    • pr_error punika 3-reconfiguration wis rampung.
  6. Aplikasi unfreeze ing wilayah PR ing DUT FPGA.

Cathetan: Yen ana kesalahan sajrone operasi PR, kayata gagal mriksa versi utawa mriksa wewenang, operasi PR bakal mandheg.

Informasi sing gegandhengan

  • Pandhuan Pangguna Konfigurasi Intel Agilex
  • Pandhuan Pangguna Intel Quartus Prime Pro Edition: Debug Tools

Riwayat Revisi Dokumen kanggo AN 991: Konfigurasi Sebagean liwat Desain Referensi Pin Konfigurasi (Host Eksternal) kanggo Papan Pengembangan FPGA Intel Agilex F-Series

Versi Dokumen Versi Intel Quartus Prime Owah-owahan
2022.11.14 22.3 • release dhisikan.

AN 991: Konfigurasi ulang parsial liwat Pin Konfigurasi (Host Eksternal) Desain Referensi: kanggo Papan Pengembangan FPGA Intel Agilex F-Series

Jawaban kanggo FAQs Top:

  • Q Apa PR liwat pin konfigurasi?
  • A Konfigurasi Host Eksternal ing kaca 3
  • Q Apa sing dibutuhake kanggo desain referensi iki?
  • A Referensi Requirement Design ing kaca 6
  • Q Ing endi bisa njaluk desain referensi?
  • A Referensi Requirement Design ing kaca 6
  • Q Kepiye carane nindakake PR liwat konfigurasi eksternal?
  • A Panjelasan Desain Referensi ing kaca 6
  • Q Apa PR persona?
  • A Nemtokake Persona ing kaca 11
  • Q Carane aku program Papan?
  • A Program Papan ing kaca 17
  • Q Apa masalah lan watesan PR sing dikenal?
  • A Forum Dhukungan Intel FPGA: PR
  • Q Apa sampeyan duwe latihan PR?
  • A Katalog Pelatihan Teknis Intel FPGA

Versi Online Kirim Umpan Balik

  • ID: 750856
  • Versi: 2022.11.14

Dokumen / Sumber Daya

intel 750856 Papan Pangembangan Agilex FPGA [pdf] Pandhuan pangguna
750856, 750857, 750856 Papan Pengembangan FPGA Agilex, Papan Pengembangan FPGA Agilex, Papan Pengembangan FPGA, Papan Pengembangan, Papan

Referensi

Ninggalake komentar

Alamat email sampeyan ora bakal diterbitake. Kolom sing dibutuhake ditandhani *