intel 750856 ຄະນະກໍາມະການພັດທະນາ Agilex FPGA

ຂໍ້ມູນຜະລິດຕະພັນ

ການອອກແບບອ້າງອີງນີ້ແມ່ນສໍາລັບ Intel Agilex F-Series FPGA Development Board. ມັນໃຊ້ຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກບາງສ່ວນ Reconfiguration ພາຍນອກ Intel FPGA IP ແລະມີພາກພື້ນ PR ທີ່ງ່າຍດາຍ. ການຕິດຕັ້ງຮາດແວແມ່ຂ່າຍພາຍນອກຂອງ Intel Agilex ປະກອບດ້ວຍອຸປະກອນພາຍນອກ (Helper FPGA), DUT FPGA, ແລະການອອກແບບໂຮດພາຍນອກຂອງທ່ານ. ການອອກແບບເຈົ້າພາບໃນອຸປະກອນພາຍນອກແມ່ນຮັບຜິດຊອບສໍາລັບການເປັນເຈົ້າພາບຂະບວນການ PR. ປັກໝຸດ PR ແມ່ນໃຊ້ເພື່ອເຊື່ອມຕໍ່ທັງສອງອຸປະກອນ ແລະສາມາດເປັນ I/O ຜູ້ໃຊ້ໃດໆກໍໄດ້.

ຄໍາແນະນໍາການນໍາໃຊ້ຜະລິດຕະພັນ

ການຕັ້ງຄ່າໂຮສພາຍນອກ

ເພື່ອປະຕິບັດການຕັ້ງຄ່າໂຮດພາຍນອກ, ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້:

1. ສ້າງການອອກແບບເຈົ້າພາບໃນອຸປະກອນພາຍນອກເພື່ອເປັນເຈົ້າພາບຂະບວນການ PR.
2. ເຊື່ອມຕໍ່ PR pins ຈາກອຸປະກອນພາຍນອກກັບ Partial Reconfiguration External Configuration Controller Intel FPGA IP ໃນ DUT FPGA.
3. Stream ຂໍ້ມູນການຕັ້ງຄ່າຈາກການອອກແບບໂຮດກັບ pins ການໂຕ້ຕອບຂອງ Intel Agilex Avalon streaming ທີ່ສອດຄ້ອງກັບສັນຍານການຈັບມື PR ຈາກ IP.

Reconfiguration ບາງສ່ວນໂດຍຜ່ານການຕັ້ງຄ່າ Pins ການດໍາເນີນງານ

ລຳດັບຕໍ່ໄປນີ້ອະທິບາຍການທຳງານຂອງການຕັ້ງຄ່າບາງສ່ວນຜ່ານ pins ການຕັ້ງຄ່າ:

1. ຢືນຢັນ pin pr_request ທີ່ເຊື່ອມຕໍ່ກັບ Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. IP ຢືນຢັນສັນຍານທີ່ບໍ່ຫວ່າງທີ່ຈະຊີ້ບອກວ່າຂະບວນການ PR ແມ່ນຢູ່ໃນຄວາມຄືບຫນ້າ (ທາງເລືອກ).
3. ຖ້າລະບົບການຕັ້ງຄ່າແມ່ນກຽມພ້ອມສໍາລັບການປະຕິບັດງານ PR, ຢືນຢັນ pin avst_ready, ສະແດງໃຫ້ເຫັນວ່າມັນພ້ອມທີ່ຈະຍອມຮັບຂໍ້ມູນ.
4. ຖ່າຍທອດຂໍ້ມູນການຕັ້ງຄ່າ PR ຜ່ານ pins avst_data ແລະ pin avst_valid, ປະຕິບັດຕາມຂໍ້ກໍານົດຂອງ Avalon streaming ສໍາລັບການໂອນຂໍ້ມູນດ້ວຍ backpressure.
5. ການຖ່າຍທອດຢຸດເມື່ອມີການຢືນຢັນ pin avst_ready.
6. ຍົກເລີກການຢືນຢັນ pin avst_ready ເພື່ອຊີ້ບອກວ່າບໍ່ຕ້ອງມີຂໍ້ມູນເພີ່ມເຕີມສໍາລັບການປະຕິບັດງານ PR.
7. ຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກບາງສ່ວນຄືນໃໝ່ Intel FPGA IP ຢືນຢັນສັນຍານທີ່ບໍ່ຫວ່າງເພື່ອຊີ້ບອກເຖິງການສິ້ນສຸດຂອງຂະບວນການ (ທາງເລືອກ).

Reconfiguration ບາງສ່ວນຜ່ານ Configuration Pins (External Host) Reference Design

ບັນທຶກແອັບພລິເຄຊັນນີ້ສະແດງໃຫ້ເຫັນການປັບຕັ້ງຄ່າບາງສ່ວນຜ່ານ pins ການຕັ້ງຄ່າ (ໂຮດພາຍນອກ) ໃນກະດານພັດທະນາ Intel® Agilex® F-Series FPGA.

Reference Design Overview

ຄຸນນະສົມບັດ reconfiguration ບາງສ່ວນ (PR) ອະນຸຍາດໃຫ້ທ່ານສາມາດ configure ບາງສ່ວນຂອງ FPGA ແບບເຄື່ອນໄຫວ, ໃນຂະນະທີ່ການອອກແບບ FPGA ທີ່ຍັງເຫຼືອຍັງສືບຕໍ່ເຮັດວຽກ. ທ່ານສາມາດສ້າງຫຼາຍບຸກຄົນສໍາລັບພາກພື້ນສະເພາະໃດຫນຶ່ງໃນການອອກແບບຂອງທ່ານທີ່ບໍ່ມີຜົນກະທົບການດໍາເນີນງານໃນເຂດນອກພາກພື້ນນີ້. ວິທີການນີ້ມີປະສິດຕິຜົນໃນລະບົບທີ່ຫຼາຍຫນ້າທີ່ໃຊ້ເວລາແບ່ງປັນຊັບພະຍາກອນອຸປະກອນ FPGA ດຽວກັນ. ຊອບແວ Intel Quartus® Prime Pro Edition ຮຸ່ນປັດຈຸບັນໄດ້ນຳສະເໜີກະແສການລວບລວມຂໍ້ມູນແບບໃໝ່ ແລະງ່າຍດາຍສຳລັບການປັບຕັ້ງຄ່າບາງສ່ວນ. ການອອກແບບການອ້າງອີງ Intel Agilex ນີ້ໃຊ້ Partial Reconfiguration External Configuration Controller Intel FPGA IP ແລະມີພາກພື້ນ PR ທີ່ງ່າຍດາຍ.

ການຕິດຕັ້ງຮາດແວແມ່ຂ່າຍພາຍນອກຂອງອຸປະກອນ Intel Agilex

ການຕັ້ງຄ່າໂຮສພາຍນອກ

ໃນການຕັ້ງຄ່າໂຮດພາຍນອກ, ກ່ອນອື່ນ ໝົດ ທ່ານຕ້ອງສ້າງການອອກແບບໂຮດໃນອຸປະກອນພາຍນອກເພື່ອເປັນເຈົ້າພາບຂະບວນການ PR, ດັ່ງທີ່ Intel Agilex Device External Host Setup Hardware ສະແດງໃຫ້ເຫັນ. ການອອກແບບໂຮດຈະຖ່າຍທອດຂໍ້ມູນການຕັ້ງຄ່າໄປຍັງອິນເຕີເຟດຂອງ Intel Agilex Avalon streaming ທີ່ສອດຄ້ອງກັບສັນຍານການຈັບມື PR ທີ່ມາຈາກຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກບາງສ່ວນຂອງ Intel FPGA IP. ປັກໝຸດ PR ທີ່ທ່ານໃຊ້ເພື່ອເຊື່ອມຕໍ່ທັງສອງອຸປະກອນສາມາດເປັນ I/O ຜູ້ໃຊ້ໃດໆກໍໄດ້.

ລຳດັບຕໍ່ໄປນີ້ອະທິບາຍການປັບຄ່າບາງສ່ວນຜ່ານການເຮັດວຽກຂອງ pins ການຕັ້ງຄ່າ:

1. ກ່ອນອື່ນໃຫ້ຢືນຢັນ pin pr_request ທີ່ເຊື່ອມຕໍ່ກັບ Partial Reconfiguration External Configuration Controller Intel FPGA IP.
2. IP ຢືນຢັນສັນຍານທີ່ບໍ່ຫວ່າງທີ່ຈະຊີ້ບອກວ່າຂະບວນການ PR ແມ່ນຢູ່ໃນຄວາມຄືບຫນ້າ (ທາງເລືອກ).
3. ຖ້າລະບົບການຕັ້ງຄ່າພ້ອມທີ່ຈະດໍາເນີນການ PR, avst_ready pin ຖືກຢືນຢັນທີ່ຊີ້ໃຫ້ເຫັນວ່າມັນພ້ອມທີ່ຈະຍອມຮັບຂໍ້ມູນ.
4. ເລີ່ມຕົ້ນການຖ່າຍທອດຂໍ້ມູນການຕັ້ງຄ່າ PR ໃນໄລຍະ pins avst_data ແລະ pin avst_valid, ໃນຂະນະທີ່ສັງເກດເບິ່ງຂໍ້ກໍານົດຂອງ Avalon streaming ສໍາລັບການໂອນຂໍ້ມູນດ້ວຍ backpressure.
5. ການຖ່າຍທອດຢຸດທຸກຄັ້ງທີ່ avst_ready pin ຖືກຢືນຢັນ.
6. ຫຼັງຈາກການຖ່າຍທອດຂໍ້ມູນການຕັ້ງຄ່າທັງໝົດ, ລະຫັດ avst_ready ຈະຖືກຍົກເລີກການຢືນຢັນເພື່ອຊີ້ບອກວ່າບໍ່ຈຳເປັນຕ້ອງມີຂໍ້ມູນເພີ່ມເຕີມສຳລັບການປະຕິບັດງານ PR.
7. ຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກແບບບາງສ່ວນຂອງ Intel FPGA IP desserts ສັນຍານຄ່ອຍມີເວລາເພື່ອຊີ້ບອກເຖິງການສິ້ນສຸດຂອງຂະບວນການ (ທາງເລືອກ).
8. ທ່ານສາມາດກວດເບິ່ງ pr_done ແລະ pr_error pins ເພື່ອຢືນຢັນວ່າການດໍາເນີນການ PR ສໍາເລັດສົບຜົນສໍາເລັດ. ຖ້າມີຂໍ້ຜິດພາດເກີດຂຶ້ນ, ເຊັ່ນ: ຄວາມລົ້ມເຫຼວໃນການກວດສອບສະບັບແລະການກວດສອບການອະນຸຍາດ, ການດໍາເນີນງານ PR ຈະສິ້ນສຸດລົງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຊຸດພັດທະນາ Intel Agilex F-Series FPGA Web ໜ້າ
• ຊຸດຄູ່ມືການພັດທະນາ Intel Agilex F-Series FPGA
• ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການຕັ້ງຄ່າບາງສ່ວນ

ຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກບາງສ່ວນຂອງ Intel FPGA IP
ຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກການປັບຕັ້ງຄ່າບາງສ່ວນແມ່ນຈໍາເປັນເພື່ອໃຊ້ pins ການຕັ້ງຄ່າເພື່ອຖ່າຍທອດຂໍ້ມູນ PR ສໍາລັບການດໍາເນີນງານ PR. ທ່ານຕ້ອງເຊື່ອມຕໍ່ທຸກພອດລະດັບສູງສຸດຂອງ Partial Reconfiguration External Configuration Controller Intel FPGA IP ກັບ pr_request pin ເພື່ອໃຫ້ການຈັບມືຂອງເຈົ້າພາບກັບຕົວຈັດການອຸປະກອນທີ່ປອດໄພ (SDM) ຈາກຫຼັກ. SDM ກໍານົດປະເພດ pins ການຕັ້ງຄ່າທີ່ຈະໃຊ້, ອີງຕາມການຕັ້ງຄ່າ MSEL ຂອງທ່ານ.

ຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກບາງສ່ວນຂອງ Intel FPGA IP

ການປັບຄ່າບາງສ່ວນ ການຕັ້ງຄ່າຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກ

ພາລາມິເຕີ	ມູນຄ່າ	ລາຍລະອຽດ
ເປີດໃຊ້ສ່ວນຕິດຕໍ່ບໍ່ຫວ່າງ	ເປີດໃຊ້ or ປິດໃຊ້ງານ	ອະນຸຍາດໃຫ້ທ່ານເປີດໃຊ້ຫຼືປິດການໂຕ້ຕອບທີ່ບໍ່ຫວ່າງ, ເຊິ່ງຢືນຢັນສັນຍານເພື່ອຊີ້ບອກວ່າການປຸງແຕ່ງ PR ກໍາລັງດໍາເນີນໃນລະຫວ່າງການຕັ້ງຄ່າພາຍນອກ. ການຕັ້ງຄ່າເລີ່ມຕົ້ນແມ່ນ ປິດໃຊ້ງານ.

ການປັບຕັ້ງຄ່າບາງສ່ວນ ຜອດຄວບຄຸມການຕັ້ງຄ່າພາຍນອກ

ຊື່ຜອດ	ກວ້າງ	ທິດທາງ	ຟັງຊັນ
pr_request	1	ປ້ອນຂໍ້ມູນ	ຊີ້ໃຫ້ເຫັນວ່າຂະບວນການ PR ແມ່ນພ້ອມທີ່ຈະເລີ່ມຕົ້ນ. ສັນຍານເປັນທໍ່ບໍ່ synchronous ກັບສັນຍານໂມງໃດໆ.
pr_error	2	ຜົນຜະລິດ	ຊີ້​ບອກ​ເຖິງ​ຄວາມ​ຜິດ​ພາດ​ການ​ຕັ້ງ​ຄ່າ​ຄືນ​ໃຫມ່​ບາງ​ສ່ວນ​.: • 2'b01—ຄວາມຜິດ PR ທົ່ວໄປ • 2'b11—ຄວາມ​ຜິດ​ພາດ bitstream ບໍ່​ເຂົ້າ​ກັນ​ໄດ້ ສັນຍານເຫຼົ່ານີ້ແມ່ນທໍ່ບໍ່ synchronous ກັບແຫຼ່ງໂມງໃດໆ.
pr_done	1	ຜົນຜະລິດ	ຊີ້ໃຫ້ເຫັນວ່າຂະບວນການ PR ແມ່ນສໍາເລັດ. ສັນຍານເປັນທໍ່ບໍ່ synchronous ກັບສັນຍານໂມງໃດໆ.
start_addr	1	ປ້ອນຂໍ້ມູນ	ລະບຸທີ່ຢູ່ເລີ່ມຕົ້ນຂອງຂໍ້ມູນ PR ໃນ Active Serial Flash. ທ່ານເປີດໃຊ້ສັນຍານນີ້ໂດຍການເລືອກອັນໃດນຶ່ງ Avalon®-ST or Active Serial ສໍາລັບ ເປີດໃຊ້ Avalon-ST Pins ຫຼື Active Serial Pins ພາລາມິເຕີ. ສັນຍານເປັນທໍ່ບໍ່ synchronous ກັບສັນຍານໂມງໃດໆ.
ຣີເຊັດ	1	ປ້ອນຂໍ້ມູນ	ການເຄື່ອນໄຫວສູງ, ສັນຍານການຣີເຊັດ synchronous.
out_clk	1	ຜົນຜະລິດ	ແຫຼ່ງໂມງທີ່ສ້າງຈາກ oscillator ພາຍໃນ.
ຫວ່າງ	1	ຜົນຜະລິດ	IP ຢືນຢັນສັນຍານນີ້ເພື່ອຊີ້ບອກການໂອນຂໍ້ມູນ PR ຢູ່ໃນຄວາມຄືບຫນ້າ. ທ່ານເປີດໃຊ້ສັນຍານນີ້ໂດຍການເລືອກ ເປີດໃຊ້ ສໍາລັບ ເປີດໃຊ້ການໂຕ້ຕອບທີ່ບໍ່ຫວ່າງ ພາລາມິເຕີ.

ຂໍ້ກໍານົດການອອກແບບອ້າງອີງ

ການນໍາໃຊ້ການອອກແບບການອ້າງອິງນີ້ຮຽກຮ້ອງໃຫ້ມີດັ່ງຕໍ່ໄປນີ້:

• ການຕິດຕັ້ງ Intel Quartus Prime Pro Edition ຮຸ່ນ 22.3 ດ້ວຍການຮອງຮັບອຸປະກອນ Intel Agilex ຄອບຄົວ.
• ການເຊື່ອມຕໍ່ກັບກະດານພັດທະນາ Intel Agilex F-Series FPGA ຢູ່ເທິງເກົ້າອີ້.
• ດາວໂຫລດການອອກແບບ example ມີຢູ່ໃນສະຖານທີ່ດັ່ງຕໍ່ໄປນີ້: https://github.com/intel/fpga-partial-reconfig.

ເພື່ອດາວໂຫລດການອອກແບບ example:

1. ກົດ Clone ຫຼືດາວໂຫລດ.
2. ກົດດາວໂຫລດ ZIP. Unzip fpga-partial-reconfig-master.zip file.
3. ໄປທີ່ໂຟເດີຍ່ອຍ tutorials/agilex_external_pr_configuration ເພື່ອເຂົ້າເຖິງການອອກແບບອ້າງອີງ.

ການອ້າງອີງການອອກແບບ Walkthrough

ຂັ້ນຕອນຕໍ່ໄປນີ້ອະທິບາຍການປະຕິບັດການປັບຄ່າບາງສ່ວນຜ່ານ pins ການຕັ້ງຄ່າ (ເຈົ້າພາບພາຍນອກ) ໃນກະດານພັດທະນາ Intel Agilex F-Series FPGA:

• ຂັ້ນຕອນທີ 1: ການເລີ່ມຕົ້ນ
• ຂັ້ນຕອນທີ 2: ການສ້າງ Partition ອອກແບບ
• ຂັ້ນຕອນທີ 3: ການຈັດສັນການຈັດວາງ ແລະເຂດເສັ້ນທາງ
• ຂັ້ນຕອນທີ 4: ການເພີ່ມການປັບຄ່າບາງສ່ວນຂອງຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກ IP
• ຂັ້ນຕອນທີ 5: ການກໍານົດບຸກຄົນ
• ຂັ້ນຕອນທີ 6: ການສ້າງການແກ້ໄຂ
• ຂັ້ນຕອນທີ 7: ສັງລວມການທົບທວນພື້ນຖານ
• ຂັ້ນຕອນທີ 8: ການກະກຽມການແກ້ໄຂການຈັດຕັ້ງປະຕິບັດ PR
• ຂັ້ນຕອນທີ 9: ການຂຽນໂປລແກລມຄະນະກໍາມະການ

ຂັ້ນຕອນທີ 1: ການເລີ່ມຕົ້ນ
ເພື່ອຄັດລອກການອອກແບບອ້າງອີງ files ກັບສະພາບແວດລ້ອມການເຮັດວຽກຂອງທ່ານແລະລວບລວມການອອກແບບຮາບພຽງ blinking_led:

1. ສ້າງໄດເລກະທໍລີໃນສະພາບແວດລ້ອມການເຮັດວຽກຂອງເຈົ້າ, agilex_pcie_devkit_blinking_led_pr.
2. ສຳເນົາການສອນທີ່ດາວໂຫຼດມາ/agilex_pcie_devkit_blinking_led/flat sub-folder ໄປທີ່ໄດເລກະທໍລີ, agilex_pcie_devkit_blinking_led_pr.
3. ໃນຊອບແວ Intel Quartus Prime Pro Edition, ຄລິກ File ➤ ເປີດໂຄງການ ແລະເລືອກ blinking_led.qpf.
4. ເພື່ອອະທິບາຍລຳດັບຊັ້ນຂອງການອອກແບບຮາບພຽງ, ຄລິກທີ່ການປະມວນຜົນ ➤ ເລີ່ມຕົ້ນ ➤ ເລີ່ມການວິເຄາະ ແລະສັງເຄາະ. ອີກທາງເລືອກ, ຢູ່ໃນເສັ້ນຄໍາສັ່ງ, ດໍາເນີນການຄໍາສັ່ງຕໍ່ໄປນີ້: quartus_syn blinking_led -c blinking_led

ການສ້າງ Partition ອອກແບບ

ທ່ານຕ້ອງສ້າງການແບ່ງປັນການອອກແບບສໍາລັບແຕ່ລະພາກພື້ນ PR ທີ່ທ່ານຕ້ອງການທີ່ຈະ configure ບາງສ່ວນ. ຂັ້ນຕອນຕໍ່ໄປນີ້ສ້າງການແບ່ງປັນການອອກແບບສໍາລັບຕົວຢ່າງ u_blinking_led.

ການສ້າງ Partitions ການອອກແບບ

1. ຄລິກຂວາໃສ່ຕົວຢ່າງ u_blinking_led ໃນ Project Navigator ແລະຄລິກ Design Partition ➤ Reconfigurable. ໄອຄອນການແບ່ງປັນການອອກແບບຈະປາກົດຢູ່ຖັດຈາກແຕ່ລະຕົວຢ່າງທີ່ຕັ້ງເປັນພາທິຊັນ.
2. ກົດ Assignments ➤ Design Partitions Window. ປ່ອງຢ້ຽມສະແດງການແບ່ງປັນການອອກແບບທັງຫມົດໃນໂຄງການ.
3. ແກ້​ໄຂ​ຊື່​ພາ​ທິ​ຊັນ​ໃນ​ປ່ອງ​ຢ້ຽມ​ການ​ອອກ​ແບບ Partitions ໂດຍ​ການ​ຄລິກ​ສອງ​ຄັ້ງ​ຊື່​. ສໍາລັບການອອກແບບອ້າງອີງນີ້, ປ່ຽນຊື່ພາທິຊັນເປັນ pr_partition
   • ໝາຍເຫດ: ເມື່ອທ່ານສ້າງພາທິຊັນ, ຊອບແວ Intel Quartus Prime ຈະສ້າງຊື່ພາທິຊັນໂດຍອັດຕະໂນມັດ, ໂດຍອີງໃສ່ຊື່ຕົວຢ່າງແລະເສັ້ນທາງລໍາດັບຊັ້ນ. ຊື່ພາທິຊັນເລີ່ມຕົ້ນນີ້ສາມາດແຕກຕ່າງກັນກັບແຕ່ລະຕົວຢ່າງ.
4. ເພື່ອສົ່ງອອກພາກພື້ນຄົງທີ່ສຸດທ້າຍຈາກການລວບລວມການດັດແກ້ພື້ນຖານ, ຄລິກສອງຄັ້ງທີ່ເຂົ້າສໍາລັບ root_partition ໃນການສົ່ງອອກ Post Final File ຖັນ, ແລະພິມ blinking_led_static. gdb.

ກຳລັງສົ່ງອອກຮູບຖ່າຍສຸດທ້າຍຂອງໂພສໃນໜ້າຈໍອອກແບບ Partitionsກວດ​ສອບ​ວ່າ blinking_led.qsf ປະ​ກອບ​ດ້ວຍ​ການ​ມອບ​ຫມາຍ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​, ທີ່​ສອດ​ຄ້ອງ​ກັນ​ກັບ​ການ​ແບ່ງ​ປັນ​ການ​ອອກ​ແບບ reconfigurable ຂອງ​ທ່ານ​:

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
"ສ້າງການແບ່ງປັນການອອກແບບ" ໃນຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການປັບຄ່າບາງສ່ວນ

ການຈັດສັນການຈັດວາງ ແລະເຂດເສັ້ນທາງສໍາລັບ PR Partition
ສໍາລັບທຸກໆການທົບທວນພື້ນຖານທີ່ທ່ານສ້າງ, ການອອກແບບ PR ກໍານົດຫຼັກ persona ທີ່ສອດຄ້ອງກັນໃນພາກພື້ນ PR partition ຂອງທ່ານ. ເພື່ອຊອກຫາ ແລະມອບໝາຍພາກພື້ນ PR ໃນແຜນພື້ນອຸປະກອນສຳລັບການປັບປຸງພື້ນຖານຂອງທ່ານ:

1. ຄລິກຂວາໃສ່ຕົວຢ່າງ u_blinking_led ໃນ Project Navigator ແລະຄລິກ Logic Lock Region ➤ Create New Logic Lock Region. ພາກພື້ນຈະປາກົດຢູ່ໃນປ່ອງຢ້ຽມ Logic Lock Regions Window.
2. ພາກພື້ນການຈັດວາງຂອງທ່ານຕ້ອງປິດລ້ອມດ້ວຍເຫດຜົນ blinking_led. ເລືອກພາກພື້ນການຈັດວາງໂດຍການຊອກຫາ node ໃນ Chip Planner. ຄລິກຂວາໃສ່ຊື່ພາກພື້ນ u_blinking_led ໃນ Logic Lock Regions Window ແລະຄລິກ

ຊອກຫາ Node ➤ ຄົ້ນຫາໃນ Chip Planner. ພາກພື້ນ u_blinking_led ແມ່ນລະຫັດສີ

ສະຖານທີ່ Chip Planner Node ສໍາລັບ blinking_led

1. ຢູ່ໃນປ່ອງຢ້ຽມ Logic Lock Regions, ລະບຸຂອບເຂດການຈັດວາງທີ່ປະສານງານຢູ່ໃນຖັນຕົ້ນກຳເນີດ. ຕົ້ນກໍາເນີດແມ່ນກົງກັບມຸມຊ້າຍລຸ່ມຂອງພາກພື້ນ. ຕົວຢ່າງample, ເພື່ອກໍານົດພາກພື້ນການຈັດວາງທີ່ມີ (X1 Y1) co-ordinates ເປັນ (163 4), ໃຫ້ລະບຸຕົ້ນກໍາເນີດເປັນ X163_Y4. ຊອບແວ Intel Quartus Prime ຈະຄິດໄລ່ອັດຕະໂນມັດ (X2 Y2) ປະສານງານ (ເທິງຂວາ) ສໍາລັບພາກພື້ນການຈັດວາງ, ໂດຍອີງໃສ່ຄວາມສູງແລະຄວາມກວ້າງທີ່ທ່ານລະບຸ.
   • ໝາຍເຫດ: ການສອນນີ້ໃຊ້ການປະສານງານ (X1 Y1) – (163 4), ແລະຄວາມສູງແລະຄວາມກວ້າງຂອງ 20 ສໍາລັບພາກພື້ນການຈັດວາງ. ກໍານົດຄ່າໃດໆສໍາລັບພາກພື້ນການຈັດວາງ. ໃຫ້ແນ່ໃຈວ່າພາກພື້ນກວມເອົາເຫດຜົນ blinking_led.
2. ເປີດໃຊ້ຕົວເລືອກທີ່ສະຫງວນໄວ້ ແລະ ຫຼັກເທົ່ານັ້ນ.
3. ຄລິກສອງຄັ້ງທີ່ຕົວເລືອກ Routing Region. ກ່ອງໂຕ້ຕອບການຕັ້ງຄ່າພາກພື້ນ Logic Lock Routing Region ຈະປາກົດຂຶ້ນ.
4. ເລືອກ Fixed with expansion for the Routing type. ການ​ເລືອກ​ທາງ​ເລືອກ​ນີ້​ອັດ​ຕະ​ໂນ​ມັດ​ກໍາ​ນົດ​ຄວາມ​ຍາວ​ການ​ຂະ​ຫຍາຍ​ຂອງ 2​.
   • ໝາຍເຫດ: ພາກພື້ນ routing ຈະຕ້ອງຂະຫນາດໃຫຍ່ກ່ວາພາກພື້ນການຈັດວາງ, ເພື່ອສະຫນອງຄວາມຍືດຫຍຸ່ນພິເສດສໍາລັບ Fitter ໃນເວລາທີ່ເຄື່ອງຈັກເສັ້ນທາງບຸກຄົນທີ່ແຕກຕ່າງກັນ.

Logic Lock Regions Windowກວດ​ສອບ​ວ່າ blinking_led.qsf ມີ​ວຽກ​ງານ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​, ທີ່​ສອດ​ຄ້ອງ​ກັນ​ກັບ​ການ​ວາງ​ແຜນ​ພື້ນ​ເຮືອນ​ຂອງ​ທ່ານ​:

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ
"Floorplan the partial Reconfiguration Design" ໃນຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການປັບຄ່າບາງສ່ວນ

ການເພີ່ມສ່ວນຄວບຄຸມການຕັ້ງຄ່າພາຍນອກຄືນໃໝ່ບາງສ່ວນ Intel FPGA IP
ຕົວຄວບຄຸມການຕັ້ງຄ່າພາຍນອກບາງສ່ວນຂອງ Intel FPGA IP interfaces ກັບຕັນຄວບຄຸມ Intel Agilex PR ເພື່ອຈັດການແຫຼ່ງ bitstream. ທ່ານຕ້ອງເພີ່ມ IP ນີ້ເຂົ້າໃນການອອກແບບຂອງທ່ານເພື່ອປະຕິບັດການຕັ້ງຄ່າພາຍນອກ. ປະຕິບັດຕາມຂັ້ນຕອນເຫຼົ່ານີ້ເພື່ອເພີ່ມສ່ວນຄວບຄຸມການຕັ້ງຄ່າພາຍນອກຄືນໃໝ່
Intel FPGA IP ກັບໂຄງການຂອງທ່ານ:

1. ພິມການປັບຄ່າບາງສ່ວນໃນຊ່ອງຊອກຫາ IP Catalog (Tools ➤ IP Catalog).
2. Double-click ບາງສ່ວນ Reconfiguration External Configuration Controller Intel FPGA IP.
3. ໃນກ່ອງໂຕ້ຕອບສ້າງ IP variant, ພິມ external_host_pr_ip ເປັນ File ຊື່, ແລະຫຼັງຈາກນັ້ນໃຫ້ຄລິກໃສ່ສ້າງ. ຕົວແກ້ໄຂພາລາມິເຕີປາກົດ.
4. ສໍາ​ລັບ​ການ​ເປີດ​ໃຊ້​ງານ​ຕົວ​ກໍາ​ນົດ​ການ​ການ​ໂຕ້​ຕອບ​ທີ່​ບໍ່​ຫວ່າງ​, ເລືອກ Disable (ການ​ຕັ້ງ​ຄ່າ​ເລີ່ມ​ຕົ້ນ​)​. ເມື່ອທ່ານຕ້ອງການໃຊ້ສັນຍານນີ້, ທ່ານສາມາດປ່ຽນການຕັ້ງຄ່າເປັນ Enable.

ເປີດໃຊ້ Parameter Interface ບໍ່ຫວ່າງໃນຕົວແກ້ໄຂພາລາມິເຕີ

1. ກົດ File ➤ ບັນທຶກ ແລະອອກຈາກຕົວແກ້ໄຂພາລາມິເຕີ ໂດຍບໍ່ຕ້ອງສ້າງລະບົບ. ຕົວແກ້ໄຂພາລາມິເຕີຈະສ້າງຕົວແປ IP ຂອງ external_host_pr_ip.ip file ແລະເພີ່ມ file ກັບໂຄງການ blinking_led. AN 991: Reconfiguration ບາງສ່ວນຜ່ານ Configuration Pins (External Host) Reference Design 750856 | 2022.11.14 AN 991:
   • ໝາຍເຫດ:
   • a. ຖ້າທ່ານກໍາລັງຄັດລອກ External_host_pr_ip.ip file ຈາກ pr directory, ແກ້ໄຂ blinking_led.qsf ດ້ວຍຕົນເອງ file ເພື່ອປະກອບມີແຖວຕໍ່ໄປນີ້: set_global_assignment -name IP_FILE pr_ip.ip
   • b. ວາງ IP_FILE ການມອບໝາຍຫຼັງຈາກ SDC_FILE ການມອບໝາຍ (blinking_led. dc) ໃນ blinking_led.qsf ຂອງທ່ານ file. ຄໍາສັ່ງນີ້ຮັບປະກັນການຈໍາກັດທີ່ເຫມາະສົມຂອງຫຼັກ IP ຂອງຕົວຄວບຄຸມການປັບຕັ້ງຄ່າບາງສ່ວນ.
   • ໝາຍເຫດ: ເພື່ອກວດຫາໂມງ, .sdc file ສໍາລັບ PR IP ຈະຕ້ອງປະຕິບັດຕາມ .sdc ໃດນຶ່ງທີ່ສ້າງໂມງທີ່ຫຼັກ IP ໃຊ້. ທ່ານສ້າງຄວາມສະດວກໃນຄໍາສັ່ງນີ້ໂດຍການຮັບປະກັນວ່າ .ip file ສໍາລັບຫຼັກ PR IP ປາກົດຫຼັງຈາກໃດ .ip files ຫຼື .sdc files ທີ່ທ່ານໃຊ້ເພື່ອກໍານົດໂມງເຫຼົ່ານີ້ຢູ່ໃນ .qsf file ສໍາລັບການປັບປຸງໂຄງການ Intel Quartus Prime ຂອງທ່ານ. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມ, ອ້າງອີງເຖິງ Partial Reconfiguration IP Solutions User Guide.

ການປັບປຸງການອອກແບບລະດັບສູງສຸດ

ເພື່ອອັບເດດ top.sv file ກັບຕົວຢ່າງ PR_IP:

1. ເພື່ອເພີ່ມexternal_host_pr_ip instance ກັບການອອກແບບລະດັບເທິງ, uncomment the following code blocks in top.sv file:

ນິຍາມບຸກຄົນ
ການອອກແບບການອ້າງອີງນີ້ກໍານົດສາມບຸກຄົນແຍກຕ່າງຫາກສໍາລັບການແບ່ງປັນ PR ດຽວ. ເພື່ອກໍານົດແລະລວມເອົາບຸກຄົນໃນໂຄງການຂອງທ່ານ:

1. ສ້າງສາມ SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, ແລະ blinking_led_empty.sv ໃນໄດເລກະທໍລີເຮັດວຽກຂອງເຈົ້າສໍາລັບສາມບຸກຄົນ.

ຜູ້ອອກແບບອ້າງອີງ

ໝາຍເຫດ:

• blinking_led.sv ມີຢູ່ແລ້ວເປັນສ່ວນຫນຶ່ງຂອງ files ທ່ານຄັດລອກຈາກ flat / sub-directory. ທ່ານພຽງແຕ່ສາມາດ reuse ນີ້ file.
• ຖ້າທ່ານສ້າງ SystemVerilog files ຈາກ Intel Quartus Prime Text Editor, ປິດການໃຊ້ງານ Add file ທາງເລືອກໂຄງການໃນປະຈຸບັນ, ເມື່ອບັນທຶກ files.

ການສ້າງການແກ້ໄຂ

ກະແສການອອກແບບ PR ໃຊ້ຄຸນສົມບັດການແກ້ໄຂໂຄງການໃນຊອບແວ Intel Quartus Prime. ການອອກແບບເບື້ອງຕົ້ນຂອງທ່ານແມ່ນການແກ້ໄຂພື້ນຖານ, ບ່ອນທີ່ທ່ານກໍານົດຂອບເຂດຂອງພາກພື້ນທີ່ຄົງທີ່ແລະພາກພື້ນທີ່ສາມາດກໍານົດຄືນໃຫມ່ໃນ FPGA. ຈາກການປັບປຸງພື້ນຖານ, ທ່ານສ້າງການດັດແກ້ຫຼາຍຄັ້ງ. ການປັບປຸງເຫຼົ່ານີ້ປະກອບດ້ວຍການປະຕິບັດທີ່ແຕກຕ່າງກັນສໍາລັບພາກພື້ນ PR. ຢ່າງໃດກໍ່ຕາມ, ການແກ້ໄຂການປະຕິບັດ PR ທັງຫມົດນໍາໃຊ້ການຈັດວາງລະດັບເທິງດຽວກັນແລະຜົນການກໍານົດເສັ້ນທາງຈາກການປັບປຸງພື້ນຖານ. ເພື່ອລວບລວມການອອກແບບ PR, ທ່ານຕ້ອງສ້າງການແກ້ໄຂການປະຕິບັດ PR ສໍາລັບແຕ່ລະຄົນ. ນອກຈາກນັ້ນ, ທ່ານຕ້ອງໄດ້ກໍານົດປະເພດການແກ້ໄຂສໍາລັບແຕ່ລະການປັບປຸງ. ປະເພດການແກ້ໄຂທີ່ມີຢູ່ແມ່ນ:

• Reconfiguration ບາງສ່ວນ – ຖານ
• ການປັບຕັ້ງຄ່າບາງສ່ວນ - ການຈັດຕັ້ງປະຕິບັດບຸກຄົນ

ຕາຕະລາງຕໍ່ໄປນີ້ບອກຊື່ການດັດແກ້ ແລະປະເພດການດັດແກ້ສໍາລັບແຕ່ລະສະບັບ:

ດັດແກ້ຊື່ ແລະປະເພດ

ຊື່ການແກ້ໄຂ	ປະເພດການແກ້ໄຂ
blinking_led.qsf	Reconfiguration ບາງສ່ວນ – ຖານ
blinking_led_default.qsf	ການປັບຕັ້ງຄ່າບາງສ່ວນ - ການຈັດຕັ້ງປະຕິບັດບຸກຄົນ
blinking_led_slow.qsf	ການປັບຕັ້ງຄ່າບາງສ່ວນ - ການຈັດຕັ້ງປະຕິບັດບຸກຄົນ
blinking_led_empty.qsf	ການປັບຕັ້ງຄ່າບາງສ່ວນ - ການຈັດຕັ້ງປະຕິບັດບຸກຄົນ

ການຕັ້ງຄ່າປະເພດການແກ້ໄຂພື້ນຖານ

1. ຄລິກໂຄງການ ➤ ການປັບປຸງ.
2. ໃນ Revision Name, ເລືອກ blinking_led revision, ແລະຈາກນັ້ນຄລິກ Set Current.
3. ກົດສະຫມັກ. ການດັດແກ້ blinking_led ສະແດງເປັນການປັບປຸງປະຈຸບັນ.
4. ເພື່ອກໍານົດປະເພດການແກ້ໄຂສໍາລັບ blinking_led, ຄລິກ Assignments ➤ Settings ➤ General.
5. ສໍາ​ລັບ​ການ​ປັບ​ປຸງ​ປະ​ເພດ​, ເລືອກ​ເອົາ​ບາງ​ສ່ວນ​ການ​ຕັ້ງ​ຄ່າ​ໃຫມ່ – ຖານ​, ແລະ​ຫຼັງ​ຈາກ​ນັ້ນ​ໃຫ້​ຄລິກ​ໃສ່ OK​.
6. ກວດສອບວ່າ blinking_led.qsf ຕອນນີ້ມີການມອບໝາຍຕໍ່ໄປນີ້: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

ການສ້າງການແກ້ໄຂການຈັດຕັ້ງປະຕິບັດ

1. ເພື່ອເປີດກ່ອງໂຕ້ຕອບ Revisions, ຄລິກ Project ➤ Revisions.
2. ເພື່ອສ້າງການແກ້ໄຂໃຫມ່, ຄລິກສອງຄັ້ງ < >.
3. ໃນຊື່ການແກ້ໄຂ, ລະບຸ blinking_led_default ແລະເລືອກ blinking_led ໂດຍອີງໃສ່ການດັດແກ້.
4. ສໍາ​ລັບ​ການ​ປັບ​ປຸງ​ປະ​ເພດ​, ເລືອກ​ເອົາ​ບາງ​ສ່ວນ Reconfiguration – PersonaImplementation .

ການສ້າງການແກ້ໄຂ

1. ເຊັ່ນດຽວກັນ, ກໍານົດປະເພດການແກ້ໄຂສໍາລັບການ blinking_led_slow ແລະ blinking_led_empty ດັດແກ້.
2. ກວດສອບວ່າແຕ່ລະ .qsf file ໃນປັດຈຸບັນປະກອບດ້ວຍການມອບຫມາຍຕໍ່ໄປນີ້: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led where, place_holder ແມ່ນຊື່ entity ເລີ່ມຕົ້ນສໍາລັບການດັດແກ້ການປະຕິບັດ PR ທີ່ສ້າງຂຶ້ນໃຫມ່.

ການປັບປຸງໂຄງການ

ການລວບລວມການທົບທວນພື້ນຖານ

1. ເພື່ອລວບລວມການດັດແກ້ພື້ນຖານ, ຄລິກ ການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມ. ອີກທາງເລືອກ, ຄໍາສັ່ງຕໍ່ໄປນີ້ລວບລວມການດັດແກ້ພື້ນຖານ: quartus_sh –flow compile blinking_led -c blinking_led
2. ກວດເບິ່ງ bitstream files ທີ່​ຜະ​ລິດ​ໃນ output_files ໄດເລກະທໍລີ.

ສ້າງຂຶ້ນ Files

ຊື່	ປະເພດ	ລາຍລະອຽດ
blinking_led.sof	ການຂຽນໂປລແກລມພື້ນຖານ file	ໃຊ້ສໍາລັບການຕັ້ງຄ່າພື້ນຖານຊິບເຕັມ
blinking_led.pr_partition.rbf	PR bitstream file ສໍາ​ລັບ​ບຸກ​ຄົນ​ພື້ນ​ຖານ​	ໃຊ້ສໍາລັບການປັບຄ່າບາງສ່ວນຂອງ base persona.
blinking_led_static.qdb	ຖານຂໍ້ມູນ .qdb file	ຖານຂໍ້ມູນສຸດທ້າຍ file ໃຊ້ເພື່ອນໍາເຂົ້າພາກພື້ນ static.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• "Floorplan the partial Reconfiguration Design" ໃນຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການປັບຄ່າບາງສ່ວນ
• “ນຳໃຊ້ການຈຳກັດ Floorplan ເພີ່ມຂຶ້ນ” ໃນຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: ການຕັ້ງຄ່າບາງສ່ວນ.

ການກະກຽມການແກ້ໄຂການປະຕິບັດ PR
ທ່ານຕ້ອງກະກຽມການແກ້ໄຂການປະຕິບັດ PR ກ່ອນທີ່ທ່ານຈະສາມາດລວບລວມແລະສ້າງ PR bitstream ສໍາລັບການຂຽນໂປຼແກຼມອຸປະກອນ. ການຕັ້ງຄ່ານີ້ລວມມີການເພີ່ມພາກພື້ນ .qdb file ເປັນແຫຼ່ງ file ສໍາລັບການທົບທວນການປະຕິບັດແຕ່ລະຄົນ. ນອກຈາກນັ້ນ, ທ່ານຕ້ອງລະບຸຫນ່ວຍງານທີ່ສອດຄ້ອງກັນຂອງພາກພື້ນ PR.

1. ເພື່ອຕັ້ງຄ່າການດັດແກ້ປັດຈຸບັນ, ຄລິກທີ່ Project ➤ Revisions, ເລືອກ blinking_led_default ເປັນຊື່ການແກ້ໄຂ, ແລະຈາກນັ້ນຄລິກ Set Current.
2. ເພື່ອກວດສອບແຫຼ່ງທີ່ຖືກຕ້ອງສໍາລັບການດັດແກ້ການປະຕິບັດແຕ່ລະຄັ້ງ, ຄລິກໂຄງການ ➤ຕື່ມ/ເອົາອອກ Files ໃນໂຄງການ. The blinking_led.sv file ປະກົດຢູ່ໃນ file ບັນຊີລາຍຊື່.

Files ຫນ້າ

1. ເຮັດຊ້ໍາຂັ້ນຕອນ 1 ຫາ 2 ເພື່ອກວດສອບແຫຼ່ງການແກ້ໄຂການປະຕິບັດອື່ນໆ files:

ຊື່ການແກ້ໄຂການຈັດຕັ້ງປະຕິບັດ	ທີ່ມາ File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. ເພື່ອກວດສອບ .qdb file ກ່ຽວຂ້ອງກັບການແບ່ງປັນຮາກ, ຄລິກ Assignments ➤ Design Partitions Window. ຢືນຢັນວ່າຖານຂໍ້ມູນ Partition File ລະບຸ blinking_led_static.qdb file, ຫຼື double click the Partition Database File ຕາລາງເພື່ອລະບຸອັນນີ້ file. ອີກທາງເລືອກ, ຄໍາສັ່ງຕໍ່ໄປນີ້ມອບຫມາຍນີ້ file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. ໃນຕາລາງການຜູກມັດ Entity Re-binding, ໃຫ້ລະບຸຊື່ entity ຂອງແຕ່ລະ PR partition ທີ່ທ່ານປ່ຽນແປງໃນການແກ້ໄຂການປະຕິບັດ. ສໍາລັບການແກ້ໄຂການປະຕິບັດ blinking_led_default, ຊື່ຫນ່ວຍງານແມ່ນ blinking_led. ໃນບົດສອນນີ້, ທ່ານຂຽນທັບ u_blinking_led instance ຈາກການແກ້ໄຂພື້ນຖານ compile ກັບ blinking_led entity ໃໝ່.

ໝາຍເຫດ: ການມອບໝາຍການຜູກມັດຫົວໜ່ວຍຕົວຍຶດບ່ອນຖືກເພີ່ມເຂົ້າໃນການແກ້ໄຂການຈັດຕັ້ງປະຕິບັດໂດຍອັດຕະໂນມັດ. ຢ່າງໃດກໍຕາມ, ທ່ານຕ້ອງປ່ຽນຊື່ຫນ່ວຍງານເລີ່ມຕົ້ນໃນການມອບຫມາຍເປັນຊື່ຫນ່ວຍງານທີ່ເຫມາະສົມສໍາລັບການອອກແບບຂອງທ່ານ.

ຊື່ການແກ້ໄຂການຈັດຕັ້ງປະຕິບັດ	ການຜູກມັດອົງການຄືນໃໝ່
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

ການຜູກມັດໜ່ວຍງານ

1. ເພື່ອລວບລວມການອອກແບບ, ຄລິກ ການປະມວນຜົນ ➤ ເລີ່ມການລວບລວມ. ອີກທາງເລືອກ, ຄໍາສັ່ງຕໍ່ໄປນີ້ລວບລວມໂຄງການນີ້: quartus_sh –flow compile blinking_led –c blinking_led_default
2. ເຮັດຊ້ຳຂັ້ນຕອນຂ້າງເທິງເພື່ອກະກຽມການດັດແກ້ blinking_led_slow ແລະ blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

ໝາຍເຫດ: ທ່ານສາມາດລະບຸການຕັ້ງຄ່າສະເພາະ Fitter ທີ່ທ່ານຕ້ອງການທີ່ຈະນໍາໃຊ້ໃນລະຫວ່າງການລວບລວມການປະຕິບັດ PR. ການຕັ້ງຄ່າສະເພາະ Fitter ມີຜົນກະທົບພຽງແຕ່ເຫມາະຂອງ persona, ໂດຍບໍ່ມີການສົ່ງຜົນກະທົບຕໍ່ພາກພື້ນ static ນໍາເຂົ້າ.

ການຂຽນໂປລແກລມຄະນະກໍາມະການ
ການສອນນີ້ໃຊ້ກະດານພັດທະນາ Intel Agilex F-Series FPGA ຢູ່ເທິງບ່ອນນັ່ງ, ຢູ່ນອກຊ່ອງສຽບ PCIe* ໃນເຄື່ອງໂຮດຂອງເຈົ້າ. ກ່ອນ​ທີ່​ທ່ານ​ຕັ້ງ​ໂຄງ​ການ​ຄະ​ນະ​ກໍາ​ມະ​, ໃຫ້​ແນ່​ໃຈວ່​າ​ທ່ານ​ໄດ້​ສໍາ​ເລັດ​ຂັ້ນ​ຕອນ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

1. ເຊື່ອມຕໍ່ການສະຫນອງພະລັງງານກັບກະດານພັດທະນາ Intel Agilex F-Series FPGA.
2. ເຊື່ອມຕໍ່ສາຍດາວໂຫຼດ Intel FPGA ລະຫວ່າງພອດ USB ຂອງ PC ແລະພອດສາຍດາວໂຫຼດ Intel FPGA ຢູ່ໃນກະດານພັດທະນາ.

ເພື່ອດໍາເນີນການອອກແບບໃນກະດານພັດທະນາ Intel Agilex F-Series FPGA:

1. ເປີດຊອບແວ Intel Quartus Prime ແລະຄລິກ Tools ➤ Programmer.
2. ໃນ Programmer, ຄລິກ Hardware Setup ແລະເລືອກ USB-Blaster.
3. ຄລິກ Auto Detect ແລະເລືອກອຸປະກອນ, AGFB014R24AR0.
4. ກົດ OK. ຊອບແວ Intel Quartus Prime ກວດພົບ ແລະອັບເດດ Programmer ດ້ວຍອຸປະກອນ FPGA ສາມອັນຢູ່ໃນກະດານ.
5. ເລືອກອຸປະກອນ AGFB014R24AR0, ຄລິກປ່ຽນ File ແລະໂຫຼດ blinking_led_default.sof file.
6. ເປີດໃຊ້ Program/Configure ສໍາລັບ blinking_led_default.sof file.
7. ກົດ Start ແລະລໍຖ້າສໍາລັບແຖບຄວາມຄືບຫນ້າເພື່ອບັນລຸ 100%.
8. ສັງເກດເຫັນໄຟ LEDs ໃນກະດານກະພິບໃນຄວາມຖີ່ດຽວກັນກັບການອອກແບບຮາບພຽງຢູ່ຕົ້ນສະບັບ.
9. ເພື່ອດໍາເນີນໂຄງການພຽງແຕ່ພາກພື້ນ PR, ຄລິກຂວາທີ່ blinking_led_default.sof file ໃນ Programmer ແລະກົດ Add PR Programming File.
10. ເລືອກ blinking_led_slow.pr_partition.rbf file.
11. ປິດໃຊ້ງານໂປຣແກຣມ/ກຳນົດຄ່າສຳລັບ blinking_led_default.sof file.
12. ເປີດໃຊ້ Program/Configure ສໍາລັບ blinking_led_slow.pr_partition.rbf file ແລະກົດ Start. ຢູ່ເທິງກະດານ, ໃຫ້ສັງເກດ LED[0] ແລະ LED[1] ສືບຕໍ່ກະພິບ. ເມື່ອແຖບຄວາມຄືບໜ້າໄປຮອດ 100%, LED[2] ແລະ LED[3] ກະພິບຊ້າລົງ.
13. ເພື່ອ reprogram ພາກພື້ນ PR, ຄລິກຂວາທີ່ .rbf file ໃນ Programmer ແລະກົດ Change PR Programing File.
14. ເລືອກ .rbf files ສໍາລັບອີກສອງຄົນເພື່ອສັງເກດເບິ່ງພຶດຕິກໍາຢູ່ໃນກະດານ. ກຳລັງໂຫລດ blinking_led_default.rbf file ເຮັດໃຫ້ LEDs ກະພິບຢູ່ທີ່ຄວາມຖີ່ສະເພາະ, ແລະການໂຫຼດ blinking_led_empty.rbf file ເຮັດໃຫ້ໄຟ LEDs ຢູ່ເທິງ.

ການຂຽນໂປຼແກຼມ Intel Agilex F-Series FPGA Development Boardຂັ້ນຕອນການທົດສອບຮາດແວ

ລຳດັບຕໍ່ໄປນີ້ອະທິບາຍເຖິງກະແສການທົດສອບຮາດແວການອອກແບບອ້າງອີງ.
ການຕິດຕັ້ງຮາດແວແມ່ຂ່າຍພາຍນອກຂອງອຸປະກອນ Intel Agilex

ດໍາເນີນໂຄງການ Helper FPGA (ເຈົ້າພາບພາຍນອກ)
ລໍາດັບຕໍ່ໄປນີ້ອະທິບາຍການຂຽນໂປລແກລມ FPGA ຜູ້ຊ່ວຍທີ່ດໍາເນີນການເປັນເຈົ້າພາບພາຍນອກຂະບວນການ PR:

1. ລະບຸການຕັ້ງຄ່າອິນເຕີເຟດສະຕີມ Avalon ທີ່ສອດຄ້ອງກັບໂໝດທີ່ທ່ານເລືອກ (x8, x16, ຫຼື x32).
2. ເລີ່ມຕົ້ນແພລະຕະຟອມໂດຍການຂຽນໂປຼແກຼມ FPGA ຜູ້ຊ່ວຍໂດຍໃຊ້ Intel Quartus Prime Programmer ແລະສາຍການຕັ້ງຄ່າທີ່ເຊື່ອມຕໍ່.
3. ການນໍາໃຊ້ຕົວຊ່ວຍ FPGA, ອ່ານສັນຍານ CONF_DONE ແລະ AVST_READY. CONF_DONE ຄວນຈະເປັນ 0, AVST_READY ຄວນຈະເປັນ 1. Logic ສູງໃນ pin ນີ້ຊີ້ບອກວ່າ SDM ແມ່ນພ້ອມທີ່ຈະຮັບຂໍ້ມູນຈາກແມ່ຂ່າຍພາຍນອກ. ຜົນຜະລິດນີ້ແມ່ນສ່ວນຫນຶ່ງຂອງ SDM I/O.

ໝາຍເຫດ: ເຂັມປັກໝຸດ CONF_DONE ສັນຍານກັບແມ່ຂ່າຍພາຍນອກວ່າການໂອນບິດສະຕຣີມສຳເລັດແລ້ວ. ໃຊ້ສັນຍານເຫຼົ່ານີ້ເພື່ອຕິດຕາມຂະບວນການຕັ້ງຄ່າຊິບເຕັມເທົ່ານັ້ນ. ເບິ່ງຄູ່ມືຜູ້ໃຊ້ການຕັ້ງຄ່າ Intel Agilex ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ PIN ນີ້.

ດໍາເນີນໂຄງການ DUT FPGA ດ້ວຍຊິບເຕັມ SOF ຜ່ານ External Host ລໍາດັບຕໍ່ໄປນີ້ອະທິບາຍການຂຽນໂປຼແກຼມ DUT FPGA ດ້ວຍ chip SRAM Object. File (.sof) ການ​ນໍາ​ໃຊ້​ການ​ເປັນ​ເຈົ້າ​ພາບ Avalon streaming interface​:

1. ຂຽນ chip bitstream ເຕັມເຂົ້າໄປໃນຫນ່ວຍຄວາມຈໍາພາຍນອກ DDR4 ຂອງຜູ້ຊ່ວຍ FPGA (ເຈົ້າພາບພາຍນອກ).
2. ຕັ້ງຄ່າ DUT FPGA ດ້ວຍຊິບເຕັມ .sof ໂດຍໃຊ້ການໂຕ້ຕອບການຖ່າຍທອດ Avalon (x8, x16, x32).
3. ອ່ານສະຖານະ DUT FPGA ສັນຍານການຕັ້ງຄ່າ. CONF_DONE ຄວນເປັນ 1, AVST_READY ຄວນຈະເປັນ 0.

ຂໍ້ມູນຈໍາເພາະຂອງໄລຍະເວລາ: ການປັບຕັ້ງຄ່າບາງສ່ວນ External Controller Intel FPGA IP

ດໍາເນີນໂຄງການ DUT FPGA ກັບ First Persona ຜ່ານເຈົ້າພາບພາຍນອກ

1. ນຳໃຊ້ freeze ໃນພາກພື້ນ PR ເປົ້າໝາຍໃນ DUT FPGA.
2. ການນໍາໃຊ້ Intel Quartus Prime System Console, ຢືນຢັນ pr_request ເພື່ອເລີ່ມຕົ້ນການປັບຄ່າບາງສ່ວນ. AVST_READY ຄວນຈະເປັນ 1.
3. ຂຽນ PR persona bitstream ທໍາອິດເຂົ້າໄປໃນຫນ່ວຍຄວາມຈໍາພາຍນອກ DDR4 ຂອງຜູ້ຊ່ວຍ FPGA (ເຈົ້າພາບພາຍນອກ).
4. ການ​ນໍາ​ໃຊ້ Avalon streaming interface (x8, x16, x32), reconfigure DUT FPGA ກັບ persona bitstream ທໍາອິດ.
5. ເພື່ອຕິດຕາມສະຖານະ PR, ຄລິກ Tools ➤ System Console ເພື່ອເປີດໃຊ້ System Console. ໃນ System Console, ຕິດຕາມສະຖານະ PR:
   • pr_error ແມ່ນ 2—ການປັບຕັ້ງຄ່າຄືນໃໝ່ຢູ່ໃນຂັ້ນຕອນ.
   • pr_error ແມ່ນ 3—ການປັບຄ່າໃໝ່ສຳເລັດແລ້ວ.
6. ນຳໃຊ້ unfreeze ໃນພາກພື້ນ PR ໃນ DUT FPGA.

ໝາຍເຫດ: ຖ້າມີຂໍ້ຜິດພາດເກີດຂຶ້ນໃນລະຫວ່າງການດໍາເນີນການ PR, ເຊັ່ນ: ຄວາມລົ້ມເຫຼວໃນການກວດສອບສະບັບຫຼືການກວດສອບການອະນຸຍາດ, ການດໍາເນີນງານ PR ຈະສິ້ນສຸດລົງ.

ຂໍ້ມູນທີ່ກ່ຽວຂ້ອງ

• ຄູ່ມືຜູ້ໃຊ້ການຕັ້ງຄ່າ Intel Agilex
• ຄູ່ມືຜູ້ໃຊ້ Intel Quartus Prime Pro Edition: Debug Tools

ປະຫວັດການແກ້ໄຂເອກະສານສໍາລັບ AN 991: ການປັບຄ່າບາງສ່ວນຜ່ານ Configuration Pins (External Host) ການອອກແບບອ້າງອີງສໍາລັບ Intel Agilex F-Series FPGA Development Board

ສະບັບເອກະສານ	ລຸ້ນ Intel Quartus Prime	ການປ່ຽນແປງ
2022.11.14	22.3	• ການເປີດຕົວໃນເບື້ອງຕົ້ນ.

AN 991: ການປັບຄ່າບາງສ່ວນຜ່ານ Configuration Pins (External Host) Reference Design: ສໍາລັບ Intel Agilex F-Series FPGA Development Board

ຄຳຕອບຕໍ່ກັບຄຳຖາມທີ່ມັກຖາມເລື້ອຍໆຍອດນິຍົມ:

• Q PR ຜ່ານ pins ການຕັ້ງຄ່າແມ່ນຫຍັງ?
• A ການຕັ້ງຄ່າໂຮສພາຍນອກໃນໜ້າທີ 3
• Q ຂ້ອຍຕ້ອງການຫຍັງສໍາລັບການອອກແບບອ້າງອີງນີ້?
• A ການອ້າງອີງຄວາມຕ້ອງການການອອກແບບໃນຫນ້າ 6
• Q ຂ້ອຍສາມາດໄດ້ຮັບການອອກແບບອ້າງອີງຢູ່ໃສ?
• A ການອ້າງອີງຄວາມຕ້ອງການການອອກແບບໃນຫນ້າ 6
• Q ຂ້ອຍຈະປະຕິບັດ PR ຜ່ານການຕັ້ງຄ່າພາຍນອກໄດ້ແນວໃດ?
• A Reference Design Walkthrough ໃນຫນ້າ 6
• Q PR persona ແມ່ນຫຍັງ?
• A ການກໍານົດ Personas ໃນຫນ້າ 11
• Q ຂ້ອຍຈະວາງແຜນກະດານແນວໃດ?
• A ດໍາເນີນໂຄງການຢູ່ໜ້າ 17
• Q ບັນຫາ PR ທີ່ຮູ້ຈັກ ແລະຂໍ້ຈໍາກັດແມ່ນຫຍັງ?
• A Intel FPGA Support Forums: PR
• Q ທ່ານມີການຝຶກອົບຮົມກ່ຽວກັບ PR ບໍ?
• A ຕາຕະລາງການຝຶກອົບຮົມດ້ານວິຊາການ Intel FPGA

ສະບັບອອນໄລນ໌ສົ່ງຄໍາຄິດເຫັນ

• ID: 750856
• ລຸ້ນ: 2022.11.14

ເອກະສານ / ຊັບພະຍາກອນ

ກະດານພັດທະນາ intel 750856 Agilex FPGA [pdf] ຄູ່ມືຜູ້ໃຊ້ 750856, 750857, 750856 ຄະນະກໍາມະການພັດທະນາ Agilex FPGA, ຄະນະກໍາມະການພັດທະນາ Agilex FPGA, ຄະນະກໍາມະການພັດທະນາ FPGA, ຄະນະກໍາມະການພັດທະນາ, ຄະນະກໍາມະການ

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້