インテル 750856 Agilex FPGA 開発ボード
製品情報
このリファレンス デザインは、Intel Agilex F シリーズ FPGA 開発ボード用です。 これは、パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラー Intel FPGA IP を利用しており、シンプルな PR 領域を備えています。 インテル Agilex デバイスの外部ホスト ハードウェア セットアップは、外部デバイス (ヘルパー FPGA)、DUT FPGA、および外部ホスト デザインで構成されます。 外部デバイスのホスト設計は、PR プロセスのホストを担当します。 PR ピンは両方のデバイスの接続に使用され、利用可能なユーザー I/O であればどれでも使用できます。
製品使用説明書
外部ホスト構成
外部ホスト構成を実行するには、次の手順に従います。
- PR プロセスをホストするホスト デザインを外部デバイスに作成します。
- 外部デバイスの PR ピンを DUT FPGA のパーシャル リコンフィギュレーション外部コンフィギュレーション コントローラー インテル FPGA IP に接続します。
- ホストデザインから IP からの PR ハンドシェイク信号に対応するインテル Agilex Avalon ストリーミング インターフェイス ピンにコンフィギュレーション データをストリーミングします。
コンフィギュレーションピン操作による部分的なリコンフィギュレーション
次のシーケンスは、コンフィギュレーション ピンを介した部分的リコンフィギュレーションの動作を説明します。
- パーシャル・リコンフィギュレーション外部コンフィギュレーション・コントローラーのインテル FPGA IP に接続されている pr_request ピンをアサートします。
- IP はビジー信号をアサートして、PR プロセスが進行中であることを示します (オプション)。
- コンフィギュレーション システムが PR 操作の準備ができている場合、avst_ready ピンがアサートされ、データを受け入れる準備ができていることが示されます。
- バックプレッシャーを使用したデータ転送の Avalon ストリーミング仕様に従って、PR コンフィギュレーション データを avst_data ピンと avst_valid ピンを介してストリーミングします。
- avst_ready ピンがアサート解除されると、ストリーミングは停止します。
- avst_ready ピンをディアサートして、PR 動作にこれ以上データが必要ないことを示します。
- パーシャル・リコンフィギュレーション外部コンフィギュレーション・コントローラーのインテル FPGA IP は、プロセスの終了を示すためにビジー信号をアサート解除します (オプション)。
コンフィギュレーション ピンによるパーシャル リコンフィギュレーション (外部ホスト) リファレンス デザイン
このアプリケーション ノートでは、インテル® Agilex® F シリーズ FPGA 開発ボード上のコンフィギュレーション ピン (外部ホスト) を介した部分的なリコンフィギュレーションについて説明します。
リファレンス デザインview
パーシャル リコンフィギュレーション (PR) 機能を使用すると、残りの FPGA デザインは機能し続けながら、FPGA の一部を動的に再コンフィギュレーションできます。 設計内の特定の領域に対して、この領域外の領域の操作に影響を与えない複数のペルソナを作成できます。 この方法は、複数の機能が同じ FPGA デバイス リソースを時分割で共有するシステムで効果的です。 インテル Quartus® Prime プロ・エディション・ソフトウェアの現行バージョンでは、パーシャル・リコンフィグレーション用の簡素化された新しいコンパイル・フローが導入されています。 このインテル Agilex リファレンス デザインは、パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラー インテル FPGA IP を使用し、シンプルな PR 領域を備えています。
Intel Agilex デバイスの外部ホスト ハードウェアのセットアップ
外部ホスト構成
外部ホスト構成では、インテル Agilex デバイスの外部ホスト ハードウェアのセットアップに示されているように、PR プロセスをホストするために、まず外部デバイスにホスト デザインを作成する必要があります。 ホスト デザインは、パーシャル リコンフィギュレーション エクスターナル コンフィギュレーション コントローラー インテル FPGA IP からの PR ハンドシェイク信号に対応するインテル Agilex Avalon ストリーミング インターフェイス ピンにコンフィギュレーション データをストリーミングします。 両方のデバイスの接続に使用する PR ピンには、使用可能な任意のユーザー I/O を使用できます。
次のシーケンスでは、コンフィギュレーション ピンの動作による部分的なリコンフィギュレーションを説明します。
- まず、パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラー インテル FPGA IP に接続されている pr_request ピンをアサートします。
- IP はビジー信号をアサートして、PR プロセスが進行中であることを示します (オプション)。
- コンフィギュレーション システムが PR 操作を受ける準備ができている場合、avst_ready ピンがアサートされ、データを受け入れる準備ができていることが示されます。
- バックプレッシャーを使用したデータ転送に関する Avalon ストリーミング仕様を観察しながら、avst_data ピンと avst_valid ピンを介して PR コンフィギュレーション データのストリーミングを開始します。
- avst_ready ピンがアサート解除されると、ストリーミングは停止します。
- すべてのコンフィギュレーション データをストリーミングした後、avst_ready ピンがディアサートされ、PR 動作にそれ以上のデータが必要ないことを示します。
- パーシャル・リコンフィギュレーション外部コンフィギュレーション・コントローラーのインテル FPGA IP は、ビジー信号を解除してプロセスの終了を示します (オプション)。
- pr_done ピンと pr_error ピンをチェックして、PR 操作が正常に完了したかどうかを確認できます。 バージョンチェックや権限チェックの失敗などのエラーが発生した場合、PR 操作は終了します。
関連情報
- インテル Agilex F シリーズ FPGA 開発キット Web ページ
- インテル Agilex F シリーズ FPGA 開発キット ユーザーガイド
- インテル Quartus Prime プロ・エディション ユーザーガイド: パーシャル・リコンフィグレーション
パーシャル リコンフィギュレーション 外部コンフィギュレーション コントローラー Intel FPGA IP
パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラーは、コンフィギュレーション ピンを使用して PR 動作用の PR データをストリーミングするために必要です。 コアからセキュア デバイス マネージャー (SDM) とホストのハンドシェイクを許可するには、パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラー インテル FPGA IP のすべてのトップレベル ポートを pr_request ピンに接続する必要があります。 SDM は、MSEL 設定に従って、使用するコンフィギュレーション ピンのタイプを決定します。
パーシャル リコンフィギュレーション 外部コンフィギュレーション コントローラー Intel FPGA IP
パーシャル リコンフィグレーション 外部コンフィグレーション コントローラのパラメータ設定
| パラメータ | 価値 | 説明 |
| ビジーインターフェイスを有効にする | 有効にする or
無効にする |
外部コンフィギュレーション中に PR 処理が進行中であることを示す信号をアサートする Busy インターフェイスを有効または無効にできます。
デフォルト設定は 無効にする. |
パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラ ポート
| ポート名 | 幅 | 方向 | 関数 |
| pr_request | 1 | 入力 | PR プロセスを開始する準備ができていることを示します。 この信号は、どのクロック信号にも同期していないコンジットです。 |
| pr_error | 2 | 出力 | 部分的な再構成エラーを示します。:
• 2'b01 - 一般的な PR エラー • 2'b11 - 互換性のないビットストリーム エラー これらの信号は、どのクロック ソースにも同期していないコンジットです。 |
| pr_done | 1 | 出力 | PR プロセスが完了したことを示します。 この信号は、どのクロック信号にも同期していないコンジットです。 |
| 開始アドレス | 1 | 入力 | アクティブ シリアル フラッシュの PR データの開始アドレスを指定します。 この信号を有効にするには、次のいずれかを選択します。 アバロン®-ST or アクティブシリアル のために Avalon-ST ピンまたはアクティブなシリアル ピンを有効にする パラメータ。 この信号は、どのクロック信号にも同期していないコンジットです。 |
| リセット | 1 | 入力 | アクティブハイの同期リセット信号。 |
| out_clk | 1 | 出力 | 内部発振器から生成されるクロックソース。 |
| 忙しい | 1 | 出力 | IP はこの信号をアサートして、PR データ転送が進行中であることを示します。 この信号を有効にするには、次を選択します。 有効にする のために ビジーインターフェイスを有効にする パラメータ。 |
リファレンス デザインの要件
このリファレンス デザインを使用するには、次のことが必要です。
- インテル Agilex デバイスファミリーをサポートするインテル Quartus Prime プロ・エディション バージョン 22.3 のインストール。
- ベンチ上のインテル Agilex F シリーズ FPGA 開発ボードへの接続。
- デザインexのダウンロードampファイルは次の場所で入手できます。 https://github.com/intel/fpga-partial-reconfig.
デザインexをダウンロードするにはamp上：
- [複製またはダウンロード] をクリックします。
- 「ZIP をダウンロード」をクリックします。 fpga-partial-reconfig-master.zip を解凍します。 file.
- tutorials/agilex_external_pr_configuration サブフォルダーに移動して、リファレンス デザインにアクセスします。
リファレンス デザインのウォークスルー
次の手順では、インテル Agilex F シリーズ FPGA 開発ボード上のコンフィギュレーション ピン (外部ホスト) を介した部分リコンフィギュレーションの実装について説明します。
- ステップ1： 入門
- ステップ2: デザインパーティションの作成
- ステップ3: 配置配線領域の割り当て
- ステップ4: パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラー IP の追加
- ステップ5: ペルソナの定義
- ステップ6: リビジョンの作成
- ステップ7: 基本リビジョンのコンパイル
- ステップ8: PR 実装改訂の準備
- ステップ9: ボードのプログラミング
ステップ1: 開始する
参照設計をコピーするには files を作業環境に追加し、blinking_led フラット デザインをコンパイルします。
- 作業環境にディレクトリ agilex_pcie_devkit_blinking_led_pr を作成します。
- ダウンロードしたtutorials/agilex_pcie_devkit_blinking_led/ flat サブフォルダーをディレクトリ agilex_pcie_devkit_blinking_led_pr にコピーします。
- インテル Quartus Prime プロ・エディション ソフトウェアで、 File ➤ プロジェクトを開き、blinking_led.qpf を選択します。
- フラット デザインの階層を詳細にするには、[処理] ➤ [開始] ➤ [分析と合成の開始] をクリックします。 あるいは、コマンドラインで次のコマンドを実行します: quartus_syn 点滅_led -c 点滅_led
デザインパーティションの作成
部分的に再構成する PR リージョンごとにデザイン パーティションを作成する必要があります。 次の手順では、u_blinking_led インスタンスのデザイン パーティションを作成します。
デザインパーティションの作成
- プロジェクトナビゲータで u_blinking_led インスタンスを右クリックし、デザイン パーティション ➤ 再構成可能をクリックします。 パーティションとして設定されている各インスタンスの横にデザイン パーティション アイコンが表示されます。
- [割り当て] ➤ [パーティションのデザイン] ウィンドウをクリックします。 ウィンドウには、プロジェクト内のすべてのデザイン パーティションが表示されます。
- 「Design Partitions」ウィンドウでパーティション名をダブルクリックして編集します。 このリファレンス デザインでは、パーティション名を pr_partition に変更します。
- 注記： パーティションを作成すると、 インテル Quartus Prime ソフトウェアは、インスタンス名と階層パスに基づいてパーティション名を自動的に生成します。 このデフォルトのパーティション名は、インスタンスごとに異なる場合があります。
- ベース リビジョン コンパイルからファイナライズされた静的領域をエクスポートするには、Post Final Export で root_partition のエントリをダブルクリックします。 File 列に「blinking_led_static」と入力します。 gdb。
「デザイン パーティション」ウィンドウでの最終スナップショット後のエクスポート
flashing_led.qsf に、リコンフィギュレーション可能なデザイン パーティションに対応する次の割り当てが含まれていることを確認します。
関連情報
インテル Quartus Prime プロ・エディション ユーザーガイド: パーシャル・リコンフィギュレーションの「デザイン・パーティションの作成」
PR パーティションの配置配線領域の割り当て
作成するベース リビジョンごとに、PR デザイン フローによって、対応するペルソナ コアが PR パーティション領域に配置されます。 基本リビジョンのデバイス フロアプランで PR 領域を見つけて割り当てるには、次の手順を実行します。
- プロジェクトナビゲータで u_blinking_led インスタンスを右クリックし、ロジック ロック領域 ➤ 新しいロジック ロック領域の作成をクリックします。 リージョンが「Logic Lock リージョン」ウィンドウに表示されます。
- 配置領域は、blinking_led ロジックを囲む必要があります。 Chip Planner でノードを見つけて配置領域を選択します。 Logic Lock 領域ウィンドウで u_blinking_led 領域名を右クリックし、
ノードを見つけます ➤ チッププランナーで見つけます。 u_blinking_led 領域は色分けされています
チップ・プランナー・ノードのblinking_ledの位置
- [Logic Lock Regionals] ウィンドウで、[Origin] 列に配置領域の座標を指定します。 原点は領域の左下隅に対応します。 元の場合amp(X1 Y1) 座標を (163 4) として配置領域を設定するには、Origin を X163_Y4 と指定します。 インテル Quartus Prime ソフトウェアは、指定した高さと幅に基づいて、配置領域の (X2 Y2) 座標 (右上) を自動的に計算します。
- 注記： このチュートリアルでは、(X1 Y1) 座標 – (163 4)、および配置領域の高さと幅 20 を使用します。 配置領域に任意の値を定義します。 領域がblinking_ledロジックをカバーしていることを確認してください。
- Reserved および Core-Only オプションを有効にします。
- [ルーティング領域] オプションをダブルクリックします。 [Logic Lock ルーティング領域設定] ダイアログ ボックスが表示されます。
- [ルーティング タイプ] で [拡張ありの固定] を選択します。 このオプションを選択すると、拡張長さ 2 が自動的に割り当てられます。
- 注記： エンジンが異なるペルソナをルーティングするときに Fitter にさらなる柔軟性を提供するために、ルーティング領域は配置領域よりも大きくする必要があります。
Logic Lock リージョン ウィンドウ
blinking_led.qsf に、フロアプランに対応する次の割り当てが含まれていることを確認します。
関連情報
インテル Quartus Prime プロ・エディション ユーザーガイド: パーシャル・リコンフィギュレーションの「パーシャル・リコンフィギュレーション・デザインのフロアプラン」
パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラー Intel FPGA IP の追加
パーシャル・リコンフィギュレーション外部コンフィギュレーション・コントローラーのインテル FPGA IP は、インテル Agilex PR 制御ブロックとインターフェイスしてビットストリーム ソースを管理します。 外部コンフィギュレーションを実装するには、この IP をデザインに追加する必要があります。 パーシャル リコンフィギュレーション外部コンフィギュレーション コントローラーを追加するには、次の手順に従います。
インテル FPGA IP をプロジェクトに追加します。
- IP カタログ検索フィールドに「Partial Reconfiguration」と入力します ([ツール] ➤ [IP カタログ])。
- [パーシャル リコンフィギュレーション] [外部コンフィギュレーション コントローラー] [インテル FPGA IP] をダブルクリックします。
- 「Create IP Variant」ダイアログ・ボックスで、「external_host_pr_ip」と入力します。 File 名前を入力し、「作成」をクリックします。 パラメータエディタが表示されます。
- [ビジー インターフェイスを有効にする] パラメーターで、[無効] (デフォルト設定) を選択します。 この信号を使用する必要がある場合は、設定を有効に切り替えることができます。
パラメータエディタでビジーインターフェイスパラメータを有効にする
- クリック File ➤ システムを生成せずにパラメータ・エディタを保存して終了します。 パラメータエディタは、external_host_pr_ip.ip IP バリエーションを生成します。 file そして、 file をblinking_ledプロジェクトに追加します。 AN 991: コンフィギュレーション ピンによるパーシャル リコンフィギュレーション (外部ホスト) リファレンス デザイン 750856 | 2022.11.14 AN 991:
- 注記：
- a. external_host_pr_ip.ip をコピーしている場合 file pr ディレクトリから、blinking_led.qsf を手動で編集します。 file 次の行を含めます: set_global_assignment -name IP_FILE pr_ip.ip
- b. IP_ を配置します。FILE SDC_ の後の代入FILE あなたのblinking_led.qsf内の割り当て(blinking_led.dc) file。 この順序により、パーシャル リコンフィギュレーション コントローラー IP コアの適切な制約が保証されます。
- 注記： クロックを検出するには、.sdc file PR IP は、IP コアが使用するクロックを作成する .sdc の後に続く必要があります。 .ip を確保することで、この順序を容易にします。 file PR IP コアの場合は、.ip の後に表示されます。 files または .sdc file.qsf でこれらのクロックを定義するために使用します。 file インテル Quartus Prime プロジェクトのリビジョンに合わせて。 詳細については、『パーシャル リコンフィギュレーション IP ソリューション ユーザー ガイド』を参照してください。
最上位デザインの更新
top.sv を更新するには file PR_IP インスタンスを使用:
- external_host_pr_ip インスタンスをトップレベル デザインに追加するには、top.sv 内の次のコード ブロックのコメントを解除します。 file:
ペルソナの定義
このリファレンス デザインでは、単一の PR パーティションに対して XNUMX つの個別のペルソナを定義します。 ペルソナを定義してプロジェクトに含めるには、次の手順を実行します。
- XNUMX つの SystemVerilog を作成する files、blinking_led.sv、blinking_led_slow.sv、blinking_led_empty.sv が XNUMX つのペルソナの作業ディレクトリにあります。
リファレンス デザインのペルソナ
注記：
- flashing_led.sv は、の一部としてすでに利用可能です。 file■ flat/ サブディレクトリからコピーします。 これを再利用するだけです file.
- SystemVerilog を作成する場合 fileインテル Quartus Prime Text Editor から、追加を無効にします。 file を保存するときの現在のプロジェクトへのオプション files.
リビジョンの作成
PR デザインフローは、 インテル Quartus Prime ソフトウェアのプロジェクト・リビジョン機能を使用します。 初期デザインはベース リビジョンで、FPGA 上の静的領域の境界とリコンフィギュレーション可能な領域を定義します。 基本リビジョンから複数のリビジョンを作成します。 これらのリビジョンには、PR 領域のさまざまな実装が含まれています。 ただし、すべての PR 実装リビジョンは、ベース リビジョンからの同じトップレベルの配置配線結果を使用します。 PR デザインをコンパイルするには、ペルソナごとに PR 実装リビジョンを作成する必要があります。 さらに、各リビジョンにリビジョン タイプを割り当てる必要があります。 使用可能なリビジョン タイプは次のとおりです。
- パーシャル リコンフィギュレーション – ベース
- 部分的な再構成 – ペルソナの実装
次の表に、各リビジョンのリビジョン名とリビジョン タイプを示します。
リビジョン名とタイプ
| リビジョン名 | リビジョンタイプ |
| 点滅_led.qsf | パーシャル リコンフィギュレーション – ベース |
| 点滅_led_default.qsf | 部分的な再構成 – ペルソナの実装 |
| 点滅_led_slow.qsf | 部分的な再構成 – ペルソナの実装 |
| 点滅_led_empty.qsf | 部分的な再構成 – ペルソナの実装 |
基本リビジョンタイプの設定
- [プロジェクト] ➤ [リビジョン]をクリックします。
- [リビジョン名] で、blinking_led リビジョンを選択し、[現在に設定] をクリックします。
- 「適用」をクリックします。 点滅している LED リビジョンが現在のリビジョンとして表示されます。
- flashing_led のリビジョン タイプを設定するには、[割り当て] ➤ [設定] ➤ [一般] をクリックします。
- [リビジョン タイプ] で、[パーシャル リコンフィギュレーション – ベース] を選択し、[OK] をクリックします。
- flashing_led.qsf に次の割り当てが含まれていることを確認します: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
実装リビジョンの作成
- [リビジョン] ダイアログ ボックスを開くには、[プロジェクト] ➤ [リビジョン] をクリックします。
- 新しいリビジョンを作成するには、< をダブルクリックします。 >。
- [リビジョン名] で、blinking_led_default を指定し、[リビジョンに基づく] で [blinking_led] を選択します。
- リビジョン タイプとして、Partial Reconfiguration – PersonaImplementation を選択します。
リビジョンの作成
- 同様に、blinking_led_slowおよびblinking_led_emptyリビジョンのリビジョンタイプを設定します。
- 各 .qsf が file set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led ここで、place_holder は、新しく作成された PR 実装リビジョンのデフォルトのエンティティ名です。
プロジェクトの改訂
基本リビジョンのコンパイル
- 基本リビジョンをコンパイルするには、[処理] ➤ [コンパイルの開始] をクリックします。 あるいは、次のコマンドを使用して基本リビジョンをコンパイルします: quartus_sh –flow COMPILE BLKINGING_LED -C Blinking_led
- ビットストリームを検査する file出力で生成される _fileのディレクトリ。
生成 Files
| 名前 | タイプ | 説明 |
| 点滅_LED.sof | 基本プログラミング file | フルチップの基本構成に使用されます |
| 点滅_led.pr_partition.rbf | PR ビットストリーム file 基本ペルソナ用 | 基本ペルソナの一部再構成に使用します。 |
| 点滅_LED_静的.qdb | .qdb データベース file | 完成したデータベース file 静的領域をインポートするために使用されます。 |
関連情報
- インテル Quartus Prime プロ・エディション ユーザーガイド: パーシャル・リコンフィギュレーションの「パーシャル・リコンフィギュレーション・デザインのフロアプラン」
- インテル Quartus Prime プロ・エディション ユーザーガイド: パーシャル・リコンフィギュレーションの「フロアプラン制約の段階的適用」
PR 実装の改訂の準備
デバイス プログラミング用に PR ビットストリームをコンパイルして生成する前に、PR 実装リビジョンを準備する必要があります。 このセットアップには、静的領域 .qdb の追加が含まれます。 file ソースとして file 各実装リビジョンごとに。 さらに、PR 領域の対応するエンティティを指定する必要があります。
- 現在のリビジョンを設定するには、[プロジェクト] ➤ [リビジョン] をクリックし、リビジョン名として [blinking_led_default] を選択し、[現在に設定] をクリックします。
- 各実装リビジョンの正しいソースを確認するには、[プロジェクト] ➤ [追加/削除] をクリックします。 Fileプロジェクト内にあります。 点滅_led.sv file に登場 file リスト。
Filesページ
- 手順 1 ～ 2 を繰り返して、他の実装リビジョン ソースを確認します。 files:
| 実装リビジョン名 | ソース File |
| 点滅_LED_デフォルト | 点滅_LED.sv |
| 点滅_LED_空 | 点滅_LED_空.sv |
| 点滅_LED_遅い | 点滅_led_slow.sv |
- .qdb を確認するには file ルート パーティションに関連付けられている場合は、[割り当て] ➤ [パーティションのデザイン] ウィンドウをクリックします。 パーティションデータベースが存在することを確認します。 File flashing_led_static.qdb を指定します file、またはパーティション データベースをダブルクリックします。 File これを指定するセル file。 あるいは、次のコマンドでこれを割り当てます。 file: set_instance_assignment -name QDB_FILE_PARTITION \ 点滅_led_static.qdb -to |
- 「Entity Re-binding」セルで、実装リビジョンで変更する各 PR パーティションのエンティティ名を指定します。 flashing_led_default 実装リビジョンの場合、エンティティ名は flashing_led です。 このチュートリアルでは、ベース リビジョン コンパイルからの u_blinking_led インスタンスを新しい blinking_led エンティティで上書きします。
注記： プレースホルダー エンティティの再バインド割り当ては、実装リビジョンに自動的に追加されます。 ただし、割り当てのデフォルトのエンティティ名を、設計に適したエンティティ名に変更する必要があります。
| 実装リビジョン名 | エンティティの再バインド |
| 点滅_LED_デフォルト | 点滅LED |
| 点滅_LED_遅い | 点滅_LED_遅い |
| 点滅_LED_空 | 点滅_LED_空 |
エンティティの再バインド
- デザインをコンパイルするには、Processing ➤ Start Compilation をクリックします。 あるいは、次のコマンドを使用してこのプロジェクトをコンパイルします: quartus_sh –flow COMPLEIBLINKING_LED –C Blinking_led_default
- 上記の手順を繰り返して、blinking_led_slow および flashing_led_empty リビジョンを準備します。 quartus_sh –flow COMPLEX Blinking_LED –C Blinking_led_slow quartus_sh –flow COMPILE Blinking_led –c flashing_led_empt
注記： PR 実装のコンパイル中に適用するフィッター固有の設定を指定できます。 フィッター固有の設定は、インポートされた静的領域には影響せず、ペルソナのフィットのみに影響します。
ボードのプログラミング
このチュートリアルでは、ホスト マシンの PCIe* スロットの外側のベンチでインテル Agilex F シリーズ FPGA 開発ボードを使用します。 ボードをプログラムする前に、次の手順を完了していることを確認してください。
- 電源をインテル Agilex F シリーズ FPGA 開発ボードに接続します。
- インテル FPGA ダウンロード ケーブルを PC の USB ポートと開発ボードのインテル FPGA ダウンロード ケーブル ポートの間に接続します。
インテル Agilex F シリーズ FPGA 開発ボードでデザインを実行するには、次の手順を実行します。
- インテル Quartus Prime ソフトウェアを開き、Tools ➤ Programmer をクリックします。
- Programmer で、Hardware Setup をクリックし、USB-Blaster を選択します。
- [自動検出] をクリックし、デバイス AGFB014R24AR0 を選択します。
- 「OK」をクリックします。 インテル Quartus Prime ソフトウェアは、ボード上の XNUMX つの FPGA デバイスを使用してプログラマーを検出し、更新します。
- AGFB014R24AR0 デバイスを選択し、[変更] をクリックします。 File そしてblinking_led_default.sofをロードします file.
- flashing_led_default.sof のプログラム/設定を有効にする file.
- [開始] をクリックし、プログレス バーが 100% になるまで待ちます。
- ボード上の LED が元のフラット デザインと同じ周波数で点滅していることを確認します。
- PR 領域のみをプログラムするには、blinking_led_default.sof を右クリックします。 file Programmer で、Add PR Programming をクリックします。 File.
- 「blinking_led_slow.pr_partition.rbf」を選択します。 file.
- flashing_led_default.sof のプログラム/設定を無効にする file.
- flashing_led_slow.pr_partition.rbf のプログラム/設定を有効にする file そして「開始」をクリックします。 ボード上で、LED[0] と LED[1] が点滅し続けていることを確認します。 プログレスバーが 100% に達すると、LED[2] と LED[3] の点滅が遅くなります。
- PR 領域を再プログラムするには、.rbf を右クリックします。 file Programmer で、[PR プログラミングの変更] をクリックします。 File.
- .rbfを選択します file他の XNUMX 人のペルソナがボード上の動作を観察できるようにします。 flashing_led_default.rbf の読み込み file LED を特定の周波数で点滅させ、blinking_led_empty.rbf をロードします file LED が点灯したままになります。
インテル Agilex F シリーズ FPGA 開発ボードのプログラミング
ハードウェアテストの流れ
次のシーケンスでは、リファレンス デザインのハードウェア テスト フローを説明します。
Intel Agilex デバイスの外部ホスト ハードウェアのセットアップ
ヘルパー FPGA (外部ホスト) をプログラムする
次のシーケンスでは、PR プロセスの外部ホストとして動作するヘルパー FPGA のプログラミングについて説明します。
- 選択したモード (x8、x16、または x32) に対応する Avalon ストリーミング インターフェイス設定を指定します。
- インテル Quartus Prime プログラマーと接続されたコンフィギュレーション・ケーブルを使用してヘルパー FPGA をプログラミングすることにより、プラットフォームを初期化します。
- ヘルパー FPGA を使用して、CONF_DONE 信号と AVST_READY 信号を読み取ります。 CONF_DONE は 0、AVST_READY は 1 である必要があります。このピンのロジック High は、SDM が外部ホストからデータを受け入れる準備ができていることを示します。 この出力は SDM I/O の一部です。
注記： CONF_DONE ピンは、ビットストリーム転送が成功したことを外部ホストに通知します。 これらの信号は、チップ構成プロセス全体を監視する場合にのみ使用してください。 このピンの詳細については、『Intel Agilex Configuration User Guide』を参照してください。
外部ホスト経由でフルチップ SOF を使用して DUT FPGA をプログラムする 次のシーケンスでは、フルチップ SRAM オブジェクトを使用して DUT FPGA をプログラムする方法について説明します。 File (.sof) ホスト Avalon ストリーミング インターフェイスを使用:
- フルチップ ビットストリームをヘルパー FPGA (外部ホスト) の DDR4 外部メモリに書き込みます。
- Avalon ストリーミング インターフェイス (x8、x16、x32) を使用して、フル チップ .sof で DUT FPGA を構成します。
- ステータス DUT FPGA コンフィギュレーション信号を読み取ります。 CONF_DONE は 1、AVST_READY は 0 にする必要があります。
タイミング仕様: パーシャル リコンフィギュレーション外部コントローラー Intel FPGA IP
外部ホスト経由で最初のペルソナを使用して DUT FPGA をプログラムする
- DUT FPGA のターゲット PR 領域にフリーズを適用します。
- インテル Quartus Prime システムコンソールを使用して、pr_request をアサートしてパーシャル・リコンフィギュレーションを開始します。 AVST_READY は 1 である必要があります。
- 最初の PR ペルソナ ビットストリームをヘルパー FPGA (外部ホスト) の DDR4 外部メモリに書き込みます。
- Avalon ストリーミング インターフェイス (x8、x16、x32) を使用して、ファースト ペルソナ ビットストリームで DUT FPGA を再構成します。
- PR ステータスを監視するには、[ツール] ➤ [システム コンソール] をクリックしてシステム コンソールを起動します。 システム コンソールで、PR ステータスを監視します。
- pr_error は 2 - 再構成が進行中です。
- pr_error は 3 - 再構成は完了しました。
- DUT FPGA の PR 領域にアンフリーズを適用します。
注記： PR 操作中にバージョン チェックや権限チェックの失敗などのエラーが発生した場合、PR 操作は終了します。
関連情報
- インテル Agilex 構成ユーザーガイド
- インテル Quartus Prime プロ・エディション ユーザーガイド: デバッグツール
AN 991 の文書改訂履歴: インテル Agilex F シリーズ FPGA 開発ボードのコンフィギュレーション ピン (外部ホスト) リファレンス デザインによる部分的リコンフィギュレーション
| ドキュメントバージョン | インテル Quartus Prime バージョン | 変更点 |
| 2022.11.14 | 22.3 | • 初回リリース。 |
AN 991: コンフィギュレーション ピンによる部分リコンフィギュレーション (外部ホスト) リファレンス デザイン: Intel Agilex F シリーズ FPGA 開発ボード用
よくある質問への回答:
- Q コンフィギュレーション ピン経由の PR とは何ですか?
- A 外部ホスト構成 (3 ページ)
- Q このリファレンス デザインには何が必要ですか?
- A リファレンス設計の要件 (6 ページ)
- Q リファレンス デザインはどこで入手できますか?
- A リファレンス設計の要件 (6 ページ)
- Q 外部設定を介して PR を実行するにはどうすればよいですか?
- A リファレンス デザインのチュートリアル (6 ページ)
- Q PR ペルソナとは何ですか?
- A ペルソナの定義 (11 ページ)
- Q ボードをプログラムするにはどうすればよいですか?
- A ボードのプログラム (17 ページ)
- Q PR の既知の問題と制限は何ですか?
- A インテル FPGA サポート フォーラム: PR
- Q PRに関する研修は受けていますか？
- A インテル FPGA テクニカル トレーニング カタログ
オンライン版フィードバックを送信
- ID: 750856
- バージョン: 2022.11.14
ドキュメント / リソース
 |
intel 750856 Agilex FPGA 開発ボード [pdf] ユーザーガイド 750856、750857、750856 Agilex FPGA 開発ボード、Agilex FPGA 開発ボード、FPGA 開発ボード、開発ボード、ボード |