Плата розробки Intel 750856 Agilex FPGA

Інформація про продукт

Цей еталонний дизайн призначено для плати розробки FPGA Intel Agilex серії F. Він використовує зовнішній контролер конфігурації з частковою реконфігурацією Intel FPGA IP і має просту область PR. Налаштування зовнішнього хосту пристрою Intel Agilex складається із зовнішнього пристрою (допоміжної FPGA), DUT FPGA та дизайну зовнішнього хоста. Конструкція хоста зовнішнього пристрою відповідає за розміщення процесу PR. Виводи PR використовуються для підключення обох пристроїв і можуть бути будь-якими доступними для користувача введенням/виводом.

Інструкція з використання продукту

Конфігурація зовнішнього хоста

Щоб налаштувати зовнішній хост, виконайте такі дії:

1. Створіть дизайн хоста на зовнішньому пристрої для розміщення процесу PR.
2. Підключіть контакти PR від зовнішнього пристрою до контролера зовнішньої конфігурації з частковою реконфігурацією Intel FPGA IP у DUT FPGA.
3. Потокова передача даних конфігурації з дизайну хоста на контакти потокового інтерфейсу Intel Agilex Avalon, які відповідають сигналам встановлення зв’язку PR з IP-адреси.

Часткова реконфігурація за допомогою операції конфігураційних контактів

Наступна послідовність описує операцію часткової реконфігурації за допомогою контактів конфігурації:

1. Встановіть PIN-код pr_request, підключений до зовнішнього контролера конфігурації часткової реконфігурації Intel FPGA IP.
2. IP-адреса подає сигнал зайнятості, щоб вказати, що процес PR триває (необов’язково).
3. Якщо система конфігурації готова до операції PR, затверджується пін-код avst_ready, який вказує на те, що вона готова приймати дані.
4. Потік даних конфігурації PR через контакти avst_data та avst_valid, дотримуючись специфікації потокового передавання Avalon для передачі даних із зворотним тиском.
5. Потокове передавання припиняється, коли знімається пін-код avst_ready.
6. Скасуйте пін-код avst_ready, щоб вказати, що для операції PR більше не потрібні дані.
7. Зовнішній контролер конфігурації Intel FPGA IP із частковою реконфігурацією скасовує сигнал зайнятості, щоб вказати на завершення процесу (необов’язково).

Часткова реконфігурація за допомогою еталонного дизайну контактів конфігурації (зовнішній хост).

Ця примітка до програми демонструє часткову реконфігурацію за допомогою контактів конфігурації (зовнішній хост) на платі розробки Intel® Agilex® серії F FPGA.

Еталонний дизайн завершеноview

Функція часткової реконфігурації (PR) дозволяє динамічно реконфігурувати частину FPGA, в той час як решта дизайну FPGA продовжує працювати. Ви можете створити кілька персонажів для певного регіону у своєму дизайні, які не впливатимуть на роботу в областях за межами цього регіону. Ця методологія ефективна в системах, де кілька функцій розподіляють у часі ті самі ресурси пристрою FPGA. Поточна версія програмного забезпечення Intel Quartus® Prime Pro Edition представляє новий і спрощений потік компіляції для часткової реконфігурації. У цьому еталонному дизайні Intel Agilex використовується зовнішній контролер конфігурації з частковою реконфігурацією Intel FPGA IP і має просту область PR.

Налаштування апаратного забезпечення зовнішнього хосту пристрою Intel Agilex

Конфігурація зовнішнього хоста

У конфігурації зовнішнього хоста ви повинні спочатку створити дизайн хоста на зовнішньому пристрої для розміщення процесу PR, як показано у програмі налаштування зовнішнього хосту пристрою Intel Agilex. Конструкція хоста передає дані конфігурації на контакти потокового інтерфейсу Intel Agilex Avalon, які відповідають сигналам встановлення зв’язку PR, які надходять із зовнішнього контролера конфігурації з частковою реконфігурацією Intel FPGA IP. Контакти PR, які ви використовуєте для підключення обох пристроїв, можуть бути будь-якими доступними користувачами введення/виведення.

Наступна послідовність описує часткову реконфігурацію за допомогою операції контактів конфігурації:

1. Спочатку встановіть PIN-код pr_request, підключений до зовнішнього контролера конфігурації Intel FPGA з частковою реконфігурацією.
2. IP-адреса подає сигнал зайнятості, щоб вказати, що процес PR триває (необов’язково).
3. Якщо система конфігурації готова до виконання операції PR, затверджується пін-код avst_ready, що вказує на те, що вона готова приймати дані.
4. Почніть передавати дані конфігурації PR через контакти avst_data та avst_valid, дотримуючись специфікації потокового передавання Avalon для передачі даних із зворотним тиском.
5. Потокове передавання припиняється щоразу, коли знімається пін-код avst_ready.
6. Після потокової передачі всіх даних конфігурації пін-код avst_ready скасовується, щоб вказати, що більше даних для роботи PR не потрібно.
7. Зовнішній контролер конфігурації Intel FPGA IP із частковою реконфігурацією відключає сигнал зайнятості, щоб вказати на завершення процесу (необов’язково).
8. Ви можете перевірити піни pr_done і pr_error, щоб підтвердити, чи операція PR завершена успішно. Якщо виникає помилка, наприклад збій у перевірці версії та перевірці авторизації, операція PR припиняється.

Пов'язана інформація

• Intel Agilex F-Series FPGA Комплект розробки Web Сторінка
• Intel Agilex F-Series FPGA Development Kit Guide User Guide
• Посібник користувача Intel Quartus Prime Pro Edition: часткова реконфігурація

Зовнішній контролер конфігурації з частковою реконфігурацією Intel FPGA IP
Зовнішній контролер конфігурації з частковою реконфігурацією потрібен для використання контактів конфігурації для потокової передачі даних PR для роботи PR. Ви повинні підключити всі порти верхнього рівня IP контролера зовнішньої конфігурації з частковою реконфігурацією Intel FPGA до контакту pr_request, щоб дозволити квиткування хоста з диспетчером безпечних пристроїв (SDM) із ядра. SDM визначає, які типи контактів конфігурації використовувати, відповідно до вашого налаштування MSEL.

Зовнішній контролер конфігурації з частковою реконфігурацією Intel FPGA IP

Параметри контролера зовнішньої конфігурації з частковою реконфігурацією

Параметр	Значення	опис
Увімкнути інтерфейс зайнятості	Увімкнути or Вимкнути	Дозволяє ввімкнути або вимкнути інтерфейс «Зайнято», який подає сигнал, який вказує, що обробка PR триває під час зовнішньої конфігурації. Налаштування за замовчуванням Вимкнути.

Порти контролера зовнішньої конфігурації з частковою реконфігурацією

Назва порту	Ширина	Напрямок	функція
pr_request	1	Введення	Вказує на те, що PR-процес готовий до початку. Сигнал є каналом, не синхронним з жодним тактовим сигналом.
pr_error	2	Вихід	Вказує на часткову помилку переналаштування.: • 2'b01—загальна помилка PR • 2'b11 — помилка несумісного бітового потоку Ці сигнали не є синхронними з жодним джерелом синхронізації.
pr_done	1	Вихід	Вказує на завершення процесу PR. Сигнал є каналом, не синхронним з жодним тактовим сигналом.
початкова_адреса	1	Введення	Визначає початкову адресу даних PR у Active Serial Flash. Ви вмикаєте цей сигнал, вибравши будь-який з них Авалон®-ST or Активний серійний номер для Увімкніть контакти Avalon-ST або активні послідовні контакти параметр. Сигнал є каналом, не синхронним з жодним тактовим сигналом.
скинути	1	Введення	Активний високий, синхронний сигнал скидання.
out_clk	1	Вихід	Джерело тактового сигналу, яке генерує внутрішній генератор.
зайнятий	1	Вихід	IP затверджує цей сигнал, щоб вказати на передачу даних PR. Ви вмикаєте цей сигнал, вибравши Увімкнути для Увімкнути зайнятий інтерфейс параметр.

Вимоги до еталонного дизайну

Використання цього еталонного дизайну вимагає наступного:

• Встановлення Intel Quartus Prime Pro Edition версії 22.3 з підтримкою сімейства пристроїв Intel Agilex.
• Підключення до плати розробки FPGA Intel Agilex серії F на робочому столі.
• Завантажити дизайн прampдоступний у такому місці: https://github.com/intel/fpga-partial-reconfig.

Щоб завантажити дизайн exampле:

1. Натисніть Клонувати або завантажити.
2. Натисніть Завантажити ZIP. Розпакуйте файл fpga-partial-reconfig-master.zip file.
3. Перейдіть до підпапки tutorials/agilex_external_pr_configuration, щоб отримати доступ до еталонного дизайну.

Покрокове керівництво по еталонному дизайну

Наступні кроки описують реалізацію часткової реконфігурації через контакти конфігурації (зовнішній хост) на платі розробки FPGA Intel Agilex серії F:

• Крок 1: Починаємо
• Крок 2: Створення дизайн-розділу
• Крок 3: Розподіл регіонів розміщення та маршрутизації
• Крок 4: Додавання IP-адреси контролера зовнішньої конфігурації з частковою реконфігурацією
• Крок 5: Визначення персонажів
• Крок 6: Створення ревізій
• Крок 7: Складання базової версії
• Крок 8: Підготовка ревізій впровадження PR
• Крок 9: Програмування дошки

Крок 1: Початок роботи
Копіювати еталонний дизайн files у ваше робоче середовище та скомпілюйте плоский дизайн blinking_led:

1. Створіть каталог у своєму робочому середовищі, agilex_pcie_devkit_blinking_led_pr.
2. Скопіюйте завантажену підпапку tutorials/agilex_pcie_devkit_blinking_led/flat до каталогу agilex_pcie_devkit_blinking_led_pr.
3. У програмному забезпеченні Intel Quartus Prime Pro Edition натисніть File ➤ Відкрийте проект і виберіть blinking_led.qpf.
4. Щоб розробити ієрархію плоского дизайну, натисніть «Обробка» ➤ «Пуск» ➤ «Почати аналіз і синтез». Крім того, у командному рядку виконайте таку команду: quartus_syn blinking_led -c blinking_led

Створення дизайн-розділу

Необхідно створити розділи дизайну для кожного регіону PR, який потрібно частково змінити. Наступні кроки створюють розділ дизайну для екземпляра u_blinking_led.

Створення дизайнерських перегородок

1. Клацніть правою кнопкою миші екземпляр u_blinking_led у навігаторі проекту та виберіть «Дизайн розділу» ➤ «Реконфігурований». Біля кожного екземпляра, встановленого як розділ, з’являється піктограма дизайну розділу.
2. Натисніть «Призначення» ➤ «Дизайн вікна розділів». У вікні відображаються всі розділи дизайну в проекті.
3. Відредагуйте назву розділу у вікні «Дизайн розділів», двічі клацнувши назву. Для цього еталонного дизайну перейменуйте назву розділу на pr_partition
   • Примітка: Коли ви створюєте розділ, програмне забезпечення Intel Quartus Prime автоматично генерує назву розділу на основі імені екземпляра та шляху ієрархії. Це ім’я розділу за замовчуванням може змінюватися залежно від екземпляра.
4. Щоб експортувати завершену статичну область із компіляції базової версії, двічі клацніть запис для root_partition у Post Final Export File і введіть blinking_led_static. gdb.

Експорт останнього знімка у вікні дизайну розділівПереконайтеся, що blinking_led.qsf містить наступні призначення, які відповідають вашому реконфігурованому розділу дизайну:

Пов'язана інформація
«Create Design Partitions» у посібнику користувача Intel Quartus Prime Pro Edition: часткова реконфігурація

Визначення регіону розміщення та маршрутизації для розділу PR
Для кожної створеної вами базової версії потік PR-дизайну розміщує відповідне ядро ​​особистості у вашій області PR-розділу. Щоб знайти та призначити область PR на плані пристрою для базової версії:

1. Клацніть правою кнопкою миші екземпляр u_blinking_led у навігаторі проекту та виберіть «Область блокування логіки» ➤ «Створити нову область блокування логіки». Область з’явиться у вікні Logic Lock Regions.
2. Ваша область розміщення має включати логіку blinking_led. Виберіть область розміщення, знайшовши вузол у Chip Planner. Клацніть правою кнопкою миші назву регіону u_blinking_led у вікні регіонів блокування логіки та натисніть

Знайти вузол ➤ Знайти в планувальнику мікросхем. Область u_blinking_led позначена кольором

Розташування вузла планувальника мікросхем для blinking_led

1. У вікні Logic Lock Regions вкажіть координати області розміщення в стовпці Origin. Початкова точка відповідає нижньому лівому куту області. наприкладample, щоб встановити область розміщення з координатами (X1 Y1) як (163 4), вкажіть Початок як X163_Y4. Програмне забезпечення Intel Quartus Prime автоматично обчислює координати (X2 Y2) (угорі праворуч) для області розміщення на основі вказаних вами висоти та ширини.
   • Примітка: У цьому посібнику використовуються координати (X1 Y1) – (163 4), а також висота та ширина 20 для області розміщення. Визначте будь-яке значення для області розміщення. Переконайтеся, що область охоплює логіку blinking_led.
2. Увімкніть параметри Reserved і Core-Only.
3. Двічі клацніть опцію Routing Region. З’явиться діалогове вікно Logic Lock Routing Region Settings.
4. Для типу маршрутизації виберіть Фіксований із розширенням. Вибір цього параметра автоматично призначає довжину розширення 2.
   • Примітка: Область маршрутизації має бути більшою, ніж область розміщення, щоб забезпечити додаткову гнучкість для Установника, коли механізм маршрутизує різних персонажів.

Вікно логіки блокування регіонівПереконайтеся, що файл blinking_led.qsf містить такі призначення, які відповідають вашому плануванню:

Пов'язана інформація
«План поверху, проект часткової реконфігурації» в посібнику користувача Intel Quartus Prime Pro Edition: часткова реконфігурація

Додавання зовнішнього контролера конфігурації Intel FPGA IP із частковою реконфігурацією
Зовнішній контролер конфігурації з частковою реконфігурацією Intel FPGA IP взаємодіє з блоком керування Intel Agilex PR для керування джерелом бітового потоку. Ви повинні додати цей IP до свого проекту, щоб реалізувати зовнішню конфігурацію. Виконайте ці кроки, щоб додати контролер зовнішньої конфігурації з частковою реконфігурацією
Intel FPGA IP для вашого проекту:

1. Введіть Partial Reconfiguration у полі пошуку IP Catalog (Інструменти ➤ IP Catalog).
2. Двічі клацніть Часткова реконфігурація Контролер зовнішньої конфігурації Intel FPGA IP.
3. У діалоговому вікні «Створити варіант IP» введіть external_host_pr_ip як File ім’я, а потім натисніть «Створити». З’явиться редактор параметрів.
4. Для параметра Увімкнути зайнятий інтерфейс виберіть Вимкнути (параметр за замовчуванням). Якщо вам потрібно використовувати цей сигнал, ви можете змінити налаштування на Увімкнути.

Увімкніть параметр зайнятого інтерфейсу в редакторі параметрів

1. Натисніть File ➤ Збережіть і вийдіть із редактора параметрів без створення системи. Редактор параметрів генерує IP-варіацію external_host_pr_ip.ip file і додає file до проекту blinking_led. AN 991: Часткова реконфігурація за допомогою контактів конфігурації (зовнішній хост) Еталонний дизайн 750856 | 2022.11.14 AN 991:
   • Примітка:
   • a. Якщо ви копіюєте external_host_pr_ip.ip file з каталогу pr вручну відредагуйте файл blinking_led.qsf file включити такий рядок: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Розмістіть IP_FILE призначення після SDC_FILE призначення (blinking_led. dc) у вашому blinking_led.qsf file. Це впорядкування забезпечує належне обмеження IP-ядра контролера часткової реконфігурації.
   • Примітка: Щоб виявити годинник, файл .sdc file для PR IP має відповідати будь-якому .sdc, який створює годинники, які використовує ядро ​​IP. Ви полегшуєте це замовлення, гарантуючи, що .ip file для PR IP core з’являється після будь-якого .ip files або .sdc files, які ви використовуєте для визначення цих годинників у .qsf file для вашої версії проекту Intel Quartus Prime. Щоб отримати додаткові відомості, зверніться до Посібника користувача рішень IP із частковою реконфігурацією.

Оновлення дизайну верхнього рівня

Щоб оновити top.sv file з екземпляром PR_IP:

1. Щоб додати примірник external_host_pr_ip до дизайну верхнього рівня, зніміть коментарі з наступних блоків коду у файлі top.sv file:

Визначення персон
Цей еталонний дизайн визначає три окремі персони для єдиного PR-розділу. Щоб визначити та включити персонажів у свій проект:

1. Створіть три SystemVerilog files, blinking_led.sv, blinking_led_slow.sv і blinking_led_empty.sv у вашому робочому каталозі для трьох персонажів.

Персони еталонного дизайну

Примітка:

• blinking_led.sv вже доступний як частина files ви копіюєте з підкаталогу flat/. Ви можете просто використати це повторно file.
• Якщо ви створюєте SystemVerilog files у текстовому редакторі Intel Quartus Prime вимкніть опцію Додати file до поточного варіанту проекту під час збереження files.

Створення ревізій

Потік PR-проектування використовує функцію перегляду проекту в програмному забезпеченні Intel Quartus Prime. Ваш початковий проект є базовою версією, де ви визначаєте межі статичної області та реконфігуровані області на FPGA. З базової версії ви створюєте кілька версій. Ці редакції містять різні реалізації для регіонів PR. Однак усі версії реалізації PR використовують однакові результати розміщення верхнього рівня та маршрутизації з базової версії. Щоб скласти PR-проект, ви повинні створити ревізію PR-реалізації для кожної персони. Крім того, ви повинні призначити типи ревізій для кожної з ревізій. Доступні типи редакцій:

• Часткова реконфігурація – База
• Часткова реконфігурація – Реалізація Persona

У наведеній нижче таблиці наведено назву версії та тип версії для кожної з версій:

Назви та типи версій

Назва версії	Тип перегляду
blinking_led.qsf	Часткова реконфігурація – База
blinking_led_default.qsf	Часткова реконфігурація – Реалізація Persona
blinking_led_slow.qsf	Часткова реконфігурація – Реалізація Persona
blinking_led_empty.qsf	Часткова реконфігурація – Реалізація Persona

Встановлення типу базової версії

1. Натисніть «Проект» ➤ «Редакції».
2. У «Ім’я версії» виберіть ревізію blinking_led, а потім натисніть «Установити поточну».
3. Натисніть Застосувати. Blinking_led версія відображається як поточна версія.
4. Щоб встановити тип версії для blinking_led, клацніть «Призначення» ➤ «Налаштування» ➤ «Загальні».
5. У полі «Тип версії» виберіть «Часткова реконфігурація – базова», а потім натисніть «ОК».
6. Переконайтеся, що файл blinking_led.qsf містить таке призначення: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Створення версій впровадження

1. Щоб відкрити діалогове вікно «Редакції», клацніть «Проект» ➤ «Редакції».
2. Щоб створити нову версію, двічі клацніть < >.
3. У полі «Назва версії» вкажіть blinking_led_default і виберіть blinking_led для «На основі версії».
4. Для типу Редакція виберіть Часткова реконфігурація – Реалізація особи.

Створення ревізій

1. Подібним чином встановіть тип ревізії для ревізій blinking_led_slow і blinking_led_empty.
2. Переконайтеся, що кожен .qsf file тепер містить наступне призначення: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led де place_holder є назвою сутності за замовчуванням для новоствореної версії реалізації PR.

Ревізії проекту

Компіляція базової версії

1. Щоб скомпілювати базову версію, клацніть «Обробка» ➤ «Почати компіляцію». Крім того, наступна команда компілює базову версію: quartus_sh –flow compile blinking_led -c blinking_led
2. Огляньте бітовий потік files, які генерують у output_fileкаталог s.

Згенерований Files

Ім'я	Тип	опис
blinking_led.sof	Базове програмування file	Використовується для повної базової конфігурації чіпа
blinking_led.pr_partition.rbf	Бітовий потік PR file для базової персони	Використовується для часткової реконфігурації базової персони.
blinking_led_static.qdb	База даних .qdb file	Завершена база даних file використовується для імпорту статичної області.

Пов'язана інформація

• «План поверху, проект часткової реконфігурації» в посібнику користувача Intel Quartus Prime Pro Edition: часткова реконфігурація
• «Поступове застосування обмежень плану поверху» в посібнику користувача Intel Quartus Prime Pro Edition: часткова реконфігурація

Підготовка ревізій впровадження PR
Перш ніж скомпілювати та створити бітовий потік PR для програмування пристрою, ви повинні підготувати редакції реалізації PR. Це налаштування включає додавання статичного регіону .qdb file як джерело file для кожного перегляду впровадження. Крім того, необхідно вказати відповідну особу регіону PR.

1. Щоб встановити поточну версію, клацніть «Проект» ➤ «Редакції», виберіть blinking_led_default як ім’я версії, а потім натисніть «Установити поточну».
2. Щоб перевірити правильне джерело для кожної версії реалізації, натисніть «Проект» ➤ «Додати/Видалити». Files у проекті. Blinking_led.sv file з'являється в file список.

Files Сторінка

1. Повторіть кроки 1–2, щоб перевірити інше джерело версії реалізації files:

Назва версії реалізації	Джерело File
blinking_led_default	blinking_led.sv
миготливий_світлодіод_порожній	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Щоб перевірити .qdb file пов’язаний із кореневим розділом, натисніть «Призначення» ➤ «Вікно «Дизайн розділів». Підтвердьте, що розділ бази даних File визначає blinking_led_static.qdb fileабо двічі клацніть розділ бази даних File клітинку, щоб указати це file. Крім того, наступна команда призначає це file: set_instance_assignment -name QDB_FILE_ПОДІЛ \ blinking_led_static.qdb -to |
2. У комірці «Повторне прив’язування сутності» вкажіть ім’я сутності кожного розділу PR, який ви змінюєте у версії впровадження. Для версії реалізації blinking_led_default назва сутності blinking_led. У цьому підручнику ви замінюєте екземпляр u_blinking_led із компіляції базової версії новою сутністю blinking_led.

Примітка: Призначення повторного зв’язування сутності-заповнювача автоматично додається до версії реалізації. Однак ви повинні змінити назву сутності за замовчуванням у призначенні на відповідну назву сутності для вашого проекту.

Назва версії реалізації	Повторне прив’язування сутності
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
миготливий_світлодіод_порожній	миготливий_світлодіод_порожній

Повторне прив’язування сутності

1. Щоб скомпілювати дизайн, натисніть «Обробка» ➤ «Почати компіляцію». Крім того, наступна команда компілює цей проект: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Повторіть наведені вище кроки, щоб підготувати версії blinking_led_slow і blinking_led_empty: quartus_sh – компіляція потоку blinking_led –c blinking_led_slow quartus_sh – компіляція потоку blinking_led –c blinking_led_empt

Примітка: Ви можете вказати будь-які спеціальні параметри Fitter, які ви хочете застосувати під час компіляції реалізації PR. Спеціальні параметри налагоджувача впливають лише на підгонку персони, не впливаючи на імпортовану статичну область.

Програмування дошки
У цьому підручнику використовується плата розробки Intel Agilex F-Series FPGA на робочому столі поза роз’ємом PCIe* на вашій головній машині. Перш ніж програмувати плату, переконайтеся, що ви виконали наступні кроки:

1. Підключіть джерело живлення до плати розробки Intel Agilex F-Series FPGA.
2. Підключіть кабель для завантаження Intel FPGA між USB-портом ПК і портом кабелю для завантаження Intel FPGA на платі розробки.

Щоб запустити проект на платі розробки Intel Agilex F-серії FPGA:

1. Відкрийте програмне забезпечення Intel Quartus Prime і натисніть Інструменти ➤ Програміст.
2. У програматорі клацніть Hardware Setup і виберіть USB-Blaster.
3. Натисніть «Автоматичне визначення» та виберіть пристрій AGFB014R24AR0.
4. Натисніть OK. Програмне забезпечення Intel Quartus Prime виявляє та оновлює програматор із трьома пристроями FPGA на платі.
5. Виберіть пристрій AGFB014R24AR0, натисніть «Змінити». File і завантажте файл blinking_led_default.sof file.
6. Увімкнути програму/налаштувати для blinking_led_default.sof file.
7. Натисніть «Пуск» і дочекайтеся, поки індикатор досягне 100%.
8. Спостерігайте, як світлодіоди на платі блимають з тією ж частотою, що й оригінальний плоский дизайн.
9. Щоб запрограмувати лише область PR, клацніть правою кнопкою миші blinking_led_default.sof file у програмі та клацніть «Додати PR-програмування». File.
10. Виберіть blinking_led_slow.pr_partition.rbf file.
11. Вимкнути програму/налаштувати для blinking_led_default.sof file.
12. Увімкнути програму/налаштувати для blinking_led_slow.pr_partition.rbf file і натисніть кнопку Пуск. Подивіться, що на платі світлодіоди [0] і [1] продовжують блимати. Коли індикатор прогресу досягає 100%, світлодіоди [2] і світлодіоди [3] блимають повільніше.
13. Щоб перепрограмувати область PR, клацніть правою кнопкою миші .rbf file у програмі та клацніть «Змінити PR-програмування». File.
14. Виберіть файл .rbf files для двох інших персонажів спостерігати за поведінкою на дошці. Завантаження blinking_led_default.rbf file змушує світлодіоди блимати з певною частотою та завантажує blinking_led_empty.rbf file змушує світлодіоди залишатися увімкненими.

Програмування плати розробки FPGA Intel Agilex серії FПотік тестування обладнання

Наступні послідовності описують потік тестування обладнання еталонного дизайну.
Налаштування апаратного забезпечення зовнішнього хосту пристрою Intel Agilex

Програмуйте Helper FPGA (зовнішній хост)
Наступна послідовність описує програмування допоміжної FPGA, яка працює як зовнішній хост процесу PR:

1. Укажіть параметр потокового інтерфейсу Avalon, який відповідає вибраному режиму (x8, x16 або x32).
2. Ініціалізуйте платформу, запрограмувавши допоміжну FPGA за допомогою програматора Intel Quartus Prime і підключеного кабелю конфігурації.
3. Використовуючи допоміжну FPGA, прочитайте сигнали CONF_DONE та AVST_READY. CONF_DONE має бути 0, AVST_READY має бути 1. Логічний високий рівень на цьому висновку вказує, що SDM готовий приймати дані від зовнішнього хоста. Цей вихід є частиною вводу/виводу SDM.

Примітка: Пін CONF_DONE сигналізує зовнішньому хосту про успішну передачу потоку бітів. Використовуйте ці сигнали лише для моніторингу повного процесу налаштування мікросхеми. Зверніться до посібника користувача конфігурації Intel Agilex для отримання додаткової інформації про цей контакт.

Програмуйте DUT FPGA з повним мікросхемою SOF через зовнішній хост Наступна послідовність описує програмування DUT FPGA з повним мікросхемою SRAM Object File (.sof) за допомогою потокового інтерфейсу хосту Avalon:

1. Запишіть повний бітовий потік мікросхеми у зовнішню пам’ять DDR4 допоміжної FPGA (зовнішнього хоста).
2. Налаштуйте DUT FPGA з повним чіпом .sof за допомогою потокового інтерфейсу Avalon (x8, x16, x32).
3. Прочитайте сигнали конфігурації DUT FPGA. CONF_DONE має бути 1, AVST_READY має бути 0.

Специфікації синхронізації: Зовнішній контролер із частковою реконфігурацією Intel FPGA IP

Програмуйте DUT FPGA з першою особою через зовнішній хост

1. Застосуйте заморожування цільової області PR у DUT FPGA.
2. За допомогою системної консолі Intel Quartus Prime ствердіть pr_request, щоб почати часткову реконфігурацію. AVST_READY має бути 1.
3. Запишіть перший бітовий потік особи PR у зовнішню пам'ять DDR4 допоміжної FPGA (зовнішнього хоста).
4. Використовуючи потоковий інтерфейс Avalon (x8, x16, x32), переконфігуруйте DUT FPGA з першим бітовим потоком особи.
5. Щоб відстежувати статус PR, натисніть «Інструменти» ➤ «Системна консоль», щоб запустити системну консоль. У системній консолі відстежуйте статус PR:
   • pr_error дорівнює 2—виконується реконфігурація.
   • pr_error дорівнює 3 — реконфігурацію завершено.
6. Застосуйте розморожування до області PR у DUT FPGA.

Примітка: Якщо під час операції PR виникає помилка, наприклад збій у перевірці версії або перевірці авторизації, операція PR припиняється.

Пов'язана інформація

• Посібник користувача конфігурації Intel Agilex
• Intel Quartus Prime Pro Edition Посібник користувача: Інструменти налагодження

Історія версій документа для AN 991: Часткова реконфігурація за допомогою контактів конфігурації (зовнішній хост) Еталонний дизайн для Intel Agilex F-Series FPGA Board Development

Версія документа	Версія Intel Quartus Prime	Зміни
2022.11.14	22.3	• Початковий випуск.

AN 991: Часткова реконфігурація за допомогою контактів конфігурації (зовнішній хост) Еталонний дизайн: для плати розробки FPGA Intel Agilex серії F

Відповіді на найпопулярніші запитання:

• Q Що таке PR через конфігураційні шпильки?
• A Конфігурація зовнішнього хоста на сторінці 3
• Q Що мені потрібно для цього еталонного дизайну?
• A Посилання на вимоги до дизайну на сторінці 6
• Q Де я можу отримати еталонний дизайн?
• A Посилання на вимоги до дизайну на сторінці 6
• Q Як виконати PR через зовнішню конфігурацію?
• A Покрокове керівництво по дизайну еталонного зразка на сторінці 6
• Q Що таке PR-персона?
• A Визначення персонажів на сторінці 11
• Q Як запрограмувати дошку?
• A Запрограмуйте дошку на сторінці 17
• Q Які відомі проблеми та обмеження PR?
• A Форуми підтримки Intel FPGA: PR
• Q У вас є навчання з PR?
• A Каталог технічної підготовки Intel FPGA

Онлайн версія Надіслати відгук

• ID: 750856
• Версія: 2022.11.14

Документи / Ресурси

Плата розробки Intel 750856 Agilex FPGA [pdfПосібник користувача 750856, 750857, 750856 Плата розробки Agilex FPGA, Плата розробки Agilex FPGA, Плата розробки FPGA, Плата розробки, Плата

Список літератури

• Посібник користувача