Intel 750856 Płytka rozwojowa Agilex FPGA

Informacje o produkcie

Ten projekt referencyjny dotyczy płytki rozwojowej Intel Agilex F-Series FPGA. Wykorzystuje zewnętrzny kontroler konfiguracji częściowej rekonfiguracji Intel FPGA IP i ma prosty region PR. Konfiguracja sprzętu zewnętrznego hosta urządzenia Intel Agilex składa się z urządzenia zewnętrznego (Helper FPGA), DUT FPGA i projektu hosta zewnętrznego. Projekt hosta w urządzeniu zewnętrznym odpowiada za hostowanie procesu PR. Piny PR służą do łączenia obu urządzeń i mogą być dowolnymi dostępnymi wejściami/wyjściami użytkownika.

Instrukcje użytkowania produktu

Konfiguracja hosta zewnętrznego

Aby przeprowadzić konfigurację hosta zewnętrznego, wykonaj następujące kroki:

1. Utwórz projekt hosta na urządzeniu zewnętrznym, aby hostować proces PR.
2. Podłącz piny PR urządzenia zewnętrznego do kontrolera konfiguracji zewnętrznej częściowej rekonfiguracji Intel FPGA IP w DUT FPGA.
3. Przesyłaj strumieniowo dane konfiguracyjne z projektu hosta do styków interfejsu przesyłania strumieniowego Intel Agilex Avalon, które odpowiadają sygnałom uzgadniania PR z adresu IP.

Częściowa rekonfiguracja poprzez działanie pinów konfiguracyjnych

Poniższa sekwencja opisuje operację częściowej rekonfiguracji za pomocą pinów konfiguracyjnych:

1. Potwierdź pin pr_request podłączony do zewnętrznego kontrolera konfiguracji częściowej rekonfiguracji Intel FPGA IP.
2. IP wysyła sygnał zajętości, wskazujący, że proces PR jest w toku (opcjonalnie).
3. Jeżeli system konfiguracyjny jest gotowy na operację PR, pin avst_ready zostaje potwierdzony, wskazując, że jest on gotowy do przyjęcia danych.
4. Przesyłaj strumieniowo dane konfiguracyjne PR przez piny avst_data i pin avst_valid, zgodnie ze specyfikacją strumieniowania Avalon dotyczącą przesyłania danych z przeciwciśnieniem.
5. Przesyłanie strumieniowe zatrzymuje się, gdy pin avst_ready zostanie cofnięty.
6. Usuń potwierdzenie pinu avst_ready, aby wskazać, że do operacji PR nie są wymagane żadne dalsze dane.
7. Zewnętrzny kontroler konfiguracji częściowej rekonfiguracji Intel FPGA IP cofa sygnał zajętości, aby wskazać koniec procesu (opcjonalnie).

Częściowa rekonfiguracja za pomocą pinów konfiguracyjnych (host zewnętrzny) Projekt referencyjny

Ta nota aplikacyjna przedstawia częściową rekonfigurację za pomocą pinów konfiguracyjnych (host zewnętrzny) na płycie rozwojowej Intel® Agilex® F-Series FPGA.

Projekt referencyjny zakończonyview

Funkcja częściowej rekonfiguracji (PR) umożliwia dynamiczną rekonfigurację części układu FPGA, podczas gdy pozostała część układu FPGA nadal działa. Możesz utworzyć wiele osób dla określonego regionu w swoim projekcie, które nie będą miały wpływu na działanie w obszarach poza tym regionem. Metodologia ta jest skuteczna w systemach, w których wiele funkcji dzieli czasowo te same zasoby urządzenia FPGA. Bieżąca wersja oprogramowania Intel Quartus® Prime Pro Edition wprowadza nowy i uproszczony proces kompilacji w celu częściowej rekonfiguracji. Ten projekt referencyjny Intel Agilex wykorzystuje zewnętrzny kontroler konfiguracji częściowej rekonfiguracji Intel FPGA IP i ma prosty region PR.

Konfiguracja sprzętu zewnętrznego hosta urządzenia Intel Agilex

Konfiguracja hosta zewnętrznego

W przypadku konfiguracji hosta zewnętrznego należy najpierw utworzyć projekt hosta na urządzeniu zewnętrznym, aby obsłużyć proces PR, jak pokazano w konfiguracji sprzętu zewnętrznego hosta urządzenia Intel Agilex. Projekt hosta przesyła strumieniowo dane konfiguracyjne do styków interfejsu przesyłania strumieniowego Intel Agilex Avalon, które odpowiadają sygnałom uzgadniania PR, które pochodzą z zewnętrznego kontrolera konfiguracji częściowej rekonfiguracji Intel FPGA IP. Piny PR używane do łączenia obu urządzeń mogą być dowolnymi dostępnymi wejściami/wyjściami użytkownika.

Następująca sekwencja opisuje częściową rekonfigurację poprzez działanie pinów konfiguracyjnych:

1. Najpierw potwierdź pin pr_request podłączony do zewnętrznego kontrolera konfiguracji częściowej rekonfiguracji Intel FPGA IP.
2. IP wysyła sygnał zajętości, wskazujący, że proces PR jest w toku (opcjonalnie).
3. Jeśli system konfiguracyjny jest gotowy do poddania się operacji PR, pin avst_ready jest potwierdzany, wskazując, że jest on gotowy do przyjęcia danych.
4. Rozpocznij przesyłanie strumieniowe danych konfiguracyjnych PR przez piny avst_data i pin avst_valid, przestrzegając specyfikacji strumieniowania Avalon dla transferu danych z przeciwciśnieniem.
5. Przesyłanie strumieniowe zatrzymuje się za każdym razem, gdy pin avst_ready zostanie cofnięty.
6. Po przesłaniu strumieniowym wszystkich danych konfiguracyjnych, pin avst_ready jest usuwany, aby wskazać, że do operacji PR nie są wymagane żadne dalsze dane.
7. Zewnętrzny kontroler konfiguracji częściowej rekonfiguracji Intel FPGA IP wysyła sygnał zajętości, aby wskazać koniec procesu (opcjonalnie).
8. Możesz sprawdzić piny pr_done i pr_error, aby potwierdzić, czy operacja PR zakończyła się pomyślnie. Jeśli wystąpi błąd, taki jak błąd podczas sprawdzania wersji i autoryzacji, operacja PR zostaje zakończona.

Informacje powiązane

• Zestaw rozwojowy Intel Agilex F-Series FPGA Web Strona
• Podręcznik użytkownika zestawu rozwojowego FPGA Intel Agilex serii F
• Podręcznik użytkownika Intel Quartus Prime Pro Edition: Częściowa rekonfiguracja

Częściowa rekonfiguracja Zewnętrzny kontroler konfiguracji Intel FPGA IP
Zewnętrzny kontroler konfiguracji częściowej rekonfiguracji jest wymagany do używania pinów konfiguracyjnych do przesyłania strumieniowego danych PR na potrzeby operacji PR. Należy podłączyć wszystkie porty najwyższego poziomu kontrolera konfiguracji zewnętrznej częściowej rekonfiguracji Intel FPGA IP do styku pr_request, aby umożliwić uzgadnianie hosta z bezpiecznym menedżerem urządzeń (SDM) z rdzenia. SDM określa, jakich typów pinów konfiguracyjnych należy użyć, zgodnie z ustawieniami MSEL.

Częściowa rekonfiguracja Zewnętrzny kontroler konfiguracji Intel FPGA IP

Częściowa rekonfiguracja Ustawienia parametrów zewnętrznego kontrolera konfiguracji

Parametr	Wartość	Opis
Włącz zajęty interfejs	Włączać or Wyłączyć	Umożliwia włączenie lub wyłączenie interfejsu Busy, który wysyła sygnał wskazujący, że podczas konfiguracji zewnętrznej trwa przetwarzanie PR. Ustawienie domyślne to Wyłączyć.

Częściowa rekonfiguracja portów zewnętrznego kontrolera konfiguracji

Nazwa portu	Szerokość	Kierunek	Funkcjonować
pr_żądanie	1	Wejście	Wskazuje, że proces PR jest gotowy do rozpoczęcia. Sygnał jest kanałem niezsynchronizowanym z żadnym sygnałem zegarowym.
pr_błąd	2	Wyjście	Wskazuje częściowy błąd rekonfiguracji.: • 2'b01 – ogólny błąd PR • 2'b11 — błąd niezgodnego strumienia bitów Sygnały te nie są zsynchronizowane z żadnym źródłem zegara.
gotowe	1	Wyjście	Wskazuje, że proces PR został zakończony. Sygnał jest kanałem niezsynchronizowanym z żadnym sygnałem zegarowym.
adres_początkowy	1	Wejście	Określa adres początkowy danych PR w aktywnej pamięci szeregowej Flash. Włączasz ten sygnał, wybierając którykolwiek z nich Avalon®-ST or Aktywny Serial dla Włącz piny Avalon-ST lub aktywne piny szeregowe parametr. Sygnał jest kanałem niezsynchronizowanym z żadnym sygnałem zegarowym.
nastawić	1	Wejście	Aktywny wysoki, synchroniczny sygnał resetowania.
out_clk	1	Wyjście	Źródło zegara, które generuje z wewnętrznego oscylatora.
zajęty	1	Wyjście	IP potwierdza ten sygnał, aby wskazać trwający transfer danych PR. Włączasz ten sygnał wybierając Włączać dla Włącz zajęty interfejs parametr.

Referencyjne wymagania projektowe

Korzystanie z tego projektu referencyjnego wymaga:

• Instalacja Intel Quartus Prime Pro Edition w wersji 22.3 ze wsparciem dla rodziny urządzeń Intel Agilex.
• Połączenie z płytą rozwojową FPGA Intel Agilex F-Series na stole warsztatowym.
• Pobieranie projektu npampplik dostępny w następującej lokalizacji: https://github.com/intel/fpga-partial-reconfig.

Aby pobrać projekt npampna:

1. Kliknij Klonuj lub pobierz.
2. Kliknij Pobierz ZIP. Rozpakuj plik fpga-partial-reconfig-master.zip file.
3. Przejdź do podfolderu tutorials/agilex_external_pr_configuration, aby uzyskać dostęp do projektu referencyjnego.

Przewodnik po projekcie referencyjnym

Poniższe kroki opisują implementację częściowej rekonfiguracji za pomocą pinów konfiguracyjnych (host zewnętrzny) na płycie rozwojowej Intel Agilex F-Series FPGA:

• Krok 1: Pierwsze kroki
• Krok 2: Tworzenie partycji projektowej
• Krok 3: Przydzielanie regionów rozmieszczenia i trasowania
• Krok 4: Dodanie adresu IP kontrolera konfiguracji zewnętrznej częściowej rekonfiguracji
• Krok 5: Definiowanie Person
• Krok 6: Tworzenie wersji
• Krok 7: Kompilowanie wersji podstawowej
• Krok 8: Przygotowywanie zmian wdrożeniowych PR
• Krok 9: Programowanie tablicy

Krok 1: Rozpoczęcie pracy
Aby skopiować projekt referencyjny files do swojego środowiska pracy i skompiluj płaski projekt blinking_led:

1. Utwórz katalog w swoim środowisku pracy, agilex_pcie_devkit_blinking_led_pr.
2. Skopiuj pobrany podfolder tutorials/agilex_pcie_devkit_blinking_led/flat do katalogu agilex_pcie_devkit_blinking_led_pr.
3. W oprogramowaniu Intel Quartus Prime Pro Edition kliknij File ➤ Otwórz Projekt i wybierz blinking_led.qpf.
4. Aby opracować hierarchię płaskiego projektu, kliknij Przetwarzanie ➤ Start ➤ Rozpocznij analizę i syntezę. Alternatywnie, w wierszu poleceń uruchom następującą komendę: quartus_syn migająca_led -c migająca_led

Tworzenie partycji projektowej

Musisz utworzyć partycje projektowe dla każdego regionu PR, który chcesz częściowo ponownie skonfigurować. Poniższe kroki tworzą partycję projektową dla instancji u_blinking_led.

Tworzenie partycji projektowych

1. Kliknij prawym przyciskiem myszy instancję u_blinking_led w Nawigatorze projektu i kliknij opcję Projekt partycji ➤ Możliwość rekonfiguracji. Ikona partycji projektu pojawia się obok każdej instancji ustawionej jako partycja.
2. Kliknij opcję Przydziały ➤ Okno Projektuj partycje. W oknie wyświetlane są wszystkie przegrody projektowe w projekcie.
3. Edytuj nazwę partycji w oknie Projektowanie partycji, klikając dwukrotnie nazwę. W przypadku tego projektu referencyjnego zmień nazwę partycji na pr_partition
   • Notatka: Podczas tworzenia partycji oprogramowanie Intel Quartus Prime automatycznie generuje nazwę partycji na podstawie nazwy instancji i ścieżki hierarchii. Ta domyślna nazwa partycji może się różnić w zależności od instancji.
4. Aby wyeksportować sfinalizowany region statyczny z kompilacji wersji podstawowej, kliknij dwukrotnie wpis root_partition w oknie Eksport po zakończeniu File kolumnę i wpisz flashing_led_static. gdb.

Eksportowanie migawki końcowej w oknie partycji projektowychSprawdź, czy plik blinking_led.qsf zawiera następujące przypisania odpowiadające rekonfigurowalnej partycji projektowej:

Informacje powiązane
„Tworzenie partycji projektowych” w Podręczniku użytkownika Intel Quartus Prime Pro Edition: częściowa rekonfiguracja

Przydzielanie obszaru rozmieszczenia i trasowania dla partycji PR
Dla każdej utworzonej podstawowej wersji przepływ projektu PR umieszcza odpowiedni rdzeń osoby w regionie partycji PR. Aby zlokalizować i przypisać region PR na planie urządzenia dla podstawowej wersji:

1. Kliknij prawym przyciskiem myszy instancję u_blinking_led w Nawigatorze projektu i kliknij Region blokady logicznej ➤ Utwórz nowy region blokady logicznej. Region pojawi się w oknie Regiony blokady logicznej.
2. Region umieszczenia musi obejmować logikę migającej diody. Wybierz region umieszczenia, lokalizując węzeł w narzędziu Chip Planner. Kliknij prawym przyciskiem myszy nazwę regionu u_blinking_led w oknie Regiony blokady logicznej i kliknij

Zlokalizuj węzeł ➤ Zlokalizuj w narzędziu Chip Planner. Region u_blinking_led jest oznaczony kolorami

Lokalizacja węzła planowania chipów dla migającej_led

1. W oknie Regiony blokady logicznej określ współrzędne regionu umieszczenia w kolumnie Początek. Początek odpowiada lewemu dolnemu narożnikowi regionu. Na przykładample, aby ustawić region umieszczenia ze współrzędnymi (X1 Y1) jako (163 4), określ Początek jako X163_Y4. Oprogramowanie Intel Quartus Prime automatycznie oblicza współrzędne (X2 Y2) (prawy górny róg) dla regionu umieszczenia na podstawie określonej wysokości i szerokości.
   • Notatka: W tym samouczku używane są współrzędne (X1 Y1) – (163 4) oraz wysokość i szerokość 20 dla obszaru umieszczenia. Zdefiniuj dowolną wartość dla obszaru umieszczenia. Upewnij się, że region obejmuje logikę migającej diody.
2. Włącz opcje Reserved i Core-Only.
3. Kliknij dwukrotnie opcję Region routingu. Zostanie wyświetlone okno dialogowe Ustawienia regionu routingu blokady logicznej.
4. Wybierz Stały z rozszerzeniem dla typu Wyznaczanie trasy. Wybranie tej opcji powoduje automatyczne przypisanie długości rozwinięcia równej 2.
   • Notatka: Region kierowania musi być większy niż region umieszczania, aby zapewnić instalatorowi dodatkową elastyczność, gdy silnik kieruje różne osoby.

Okno Regiony blokady logicznejSprawdź, czy plik blinking_led.qsf zawiera następujące przypisania odpowiadające Twojemu planowi pięter:

Informacje powiązane
„Plan piętra — projekt częściowej rekonfiguracji” w Podręczniku użytkownika Intel Quartus Prime Pro Edition: Częściowa rekonfiguracja

Dodanie kontrolera konfiguracji zewnętrznej częściowej rekonfiguracji Intel FPGA IP
Zewnętrzny kontroler konfiguracji częściowej rekonfiguracji Intel FPGA IP łączy się z blokiem kontrolnym Intel Agilex PR w celu zarządzania źródłem strumienia bitów. Aby zaimplementować konfigurację zewnętrzną, musisz dodać ten adres IP do swojego projektu. Wykonaj poniższe kroki, aby dodać kontroler konfiguracji zewnętrznej częściowej rekonfiguracji
IP Intel FPGA do Twojego projektu:

1. Wpisz Częściowa rekonfiguracja w polu wyszukiwania Katalog IP (Narzędzia ➤ Katalog IP).
2. Kliknij dwukrotnie opcję Częściowa rekonfiguracja Konfiguracja zewnętrzna Kontroler Intel FPGA IP.
3. W oknie dialogowym Utwórz wariant IP wpisz external_host_pr_ip jako File nazwę, a następnie kliknij przycisk Utwórz. Pojawi się edytor parametrów.
4. Dla parametru Włącz zajęty interfejs wybierz opcję Wyłącz (ustawienie domyślne). Jeśli chcesz użyć tego sygnału, możesz przełączyć ustawienie na Włącz.

Włącz parametr zajętego interfejsu w edytorze parametrów

1. Trzask File ➤ Zapisz i wyjdź z edytora parametrów bez generowania systemu. Edytor parametrów generuje odmianę adresu IP external_host_pr_ip.ip file i dodaje file do projektu migającego_led. AN 991: Częściowa rekonfiguracja za pomocą pinów konfiguracyjnych (host zewnętrzny) Projekt referencyjny 750856 | 2022.11.14 AN 991:
   • Notatka:
   • a. Jeśli kopiujesz plik external_host_pr_ip.ip file z katalogu pr ręcznie edytuj plik blinking_led.qsf file aby dołączyć następującą linię: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Umieść IP_FILE zadanie po SDC_FILE przypisania (blinking_led. dc) w pliku migający_led.qsf file. Taka kolejność zapewnia odpowiednie ograniczenie rdzenia IP kontrolera częściowej rekonfiguracji.
   • Notatka: Aby wykryć zegary, plik .sdc file dla adresu IP PR musi następować dowolny plik .sdc, który tworzy zegary używane przez rdzeń IP. Ułatwiasz to zamówienie, upewniając się, że .ip file dla rdzenia PR IP pojawia się po każdym .ip files lub .sdc files, których używasz do definiowania tych zegarów w pliku .qsf file dla Twojej wersji projektu Intel Quartus Prime. Aby uzyskać więcej informacji, zapoznaj się z Podręcznikiem użytkownika rozwiązań IP z częściową rekonfiguracją.

Aktualizacja projektu najwyższego poziomu

Aby zaktualizować plik top.sv file z instancją PR_IP:

1. Aby dodać instancję external_host_pr_ip do projektu najwyższego poziomu, odkomentuj następujące bloki kodu w pliku top.sv file:

Definiowanie Person
Ten projekt referencyjny definiuje trzy oddzielne osoby dla pojedynczej partycji PR. Aby zdefiniować i uwzględnić osoby w projekcie:

1. Utwórz trzy SystemVerilog files, migający_led.sv, migający_led_slow.sv i migający_led_empty.sv w katalogu roboczym dla trzech osób.

Persony projektów referencyjnych

Notatka:

• migający_led.sv jest już dostępny jako część files kopiujesz z podkatalogu flat/. Możesz po prostu użyć tego ponownie file.
• Jeśli utworzysz plik SystemVerilog files z edytora tekstu Intel Quartus Prime, wyłącz opcję Add file do aktualnej opcji projektu, podczas zapisywania pliku files.

Tworzenie wersji

Przepływ projektowania PR wykorzystuje funkcję wersji projektu w oprogramowaniu Intel Quartus Prime. Twój początkowy projekt to wersja podstawowa, w której definiujesz granice obszarów statycznych i regiony, które można rekonfigurować na FPGA. Z wersji podstawowej tworzy się wiele wersji. Te wersje zawierają różne wdrożenia dla regionów PR. Jednakże wszystkie wersje implementacji PR wykorzystują te same wyniki rozmieszczania i routingu najwyższego poziomu, co wersja podstawowa. Aby skompilować projekt PR, musisz utworzyć wersję wdrożenia PR dla każdej osoby. Dodatkowo należy przypisać typy rewizji dla każdej rewizji. Dostępne typy wersji to:

• Częściowa rekonfiguracja – Baza
• Częściowa Rekonfiguracja – Implementacja Persony

W poniższej tabeli wymieniono nazwę poprawki i typ poprawki dla każdej z wersji:

Nazwy i typy zmian

Nazwa wersji	Typ rewizji
migająca_led.qsf	Częściowa rekonfiguracja – Baza
migająca_led_domyślna.qsf	Częściowa Rekonfiguracja – Implementacja Persony
miga_led_slow.qsf	Częściowa Rekonfiguracja – Implementacja Persony
migająca_led_pusta.qsf	Częściowa Rekonfiguracja – Implementacja Persony

Ustawianie podstawowego typu rewizji

1. Kliknij opcję Projekt ➤ Wersje.
2. W polu Nazwa wersji wybierz wersję z migającą diodą, a następnie kliknij opcję Ustaw bieżącą.
3. Kliknij Zastosuj. Wersja z migającą diodą wyświetla się jako wersja bieżąca.
4. Aby ustawić typ wersji dla migającej diody, kliknij Przydziały ➤ Ustawienia ➤ Ogólne.
5. W polu Typ wersji wybierz opcję Częściowa rekonfiguracja — podstawowa, a następnie kliknij przycisk OK.
6. Sprawdź, czy plik migający.qsf zawiera teraz następujące przypisanie: ##blinking_led.qsf zestaw_global_przypisanie -nazwa REVISION_TYPE PR_BASE

Tworzenie rewizji implementacji

1. Aby otworzyć okno dialogowe Wersje, kliknij opcję Projekt ➤ Wersje.
2. Aby utworzyć nową wersję, kliknij dwukrotnie < >.
3. W polu Nazwa wersji określ migającą_led_domyślną i wybierz migającą diodę dla opcji Na podstawie wersji.
4. W polu Typ wersji wybierz opcję Częściowa rekonfiguracja – PersonaImplementation.

Tworzenie wersji

1. Podobnie ustaw typ wersji dla wersji migających_led_slow i migających_led_empty.
2. Sprawdź, czy każdy plik .qsf file zawiera teraz następujące przypisanie: set_global_przypisanie -nazwa REVISION_TYPE PR_IMPL set_instance_przypisanie -nazwa ENTITY_REBINDING \ place_holder -to u_migająca_led gdzie, place_holder to domyślna nazwa encji dla nowo utworzonej wersji implementacji PR.

Wersje projektu

Kompilowanie wersji podstawowej

1. Aby skompilować wersję podstawową, kliknij Przetwarzanie ➤ Rozpocznij kompilację. Alternatywnie, następująca komenda kompiluje wersję podstawową: quartus_sh –flow kompilacja migająca_led -c migająca_led
2. Sprawdź strumień bitów files, które generują na wyjściu_files katalog.

Wygenerowano Files

Nazwa	Typ	Opis
migająca_led.sof	Programowanie bazowe file	Używany do konfiguracji z pełnym chipem
migająca_led.pr_partition.rbf	Strumień bitów PR file dla osoby bazowej	Służy do częściowej rekonfiguracji postaci podstawowej.
migająca_led_static.qdb	Baza danych .qdb file	Sfinalizowana baza danych file używany do importowania regionu statycznego.

Informacje powiązane

• „Plan piętra — projekt częściowej rekonfiguracji” w Podręczniku użytkownika Intel Quartus Prime Pro Edition: Częściowa rekonfiguracja
• „Przyrostowe stosowanie ograniczeń planu piętra” w Podręczniku użytkownika Intel Quartus Prime Pro Edition: Częściowa rekonfiguracja

Przygotowywanie zmian wdrożeniowych PR
Przed skompilowaniem i wygenerowaniem strumienia bitów PR do programowania urządzeń należy przygotować poprawki implementacji PR. Ta konfiguracja obejmuje dodanie regionu statycznego .qdb file jako źródło file za każdą rewizję wdrożenia. Ponadto należy określić odpowiednią jednostkę regionu PR.

1. Aby ustawić bieżącą wersję, kliknij Projekt ➤ Wersje, wybierz migającą_led_default jako nazwę wersji, a następnie kliknij Ustaw bieżącą.
2. Aby zweryfikować prawidłowe źródło każdej wersji implementacji, kliknij Projekt ➤Dodaj/Usuń Files w projekcie. Migająca_led.sv file pojawia się w file lista.

Files Strona

1. Powtórz kroki od 1 do 2, aby zweryfikować inne źródło wersji implementacji files:

Nazwa wersji implementacji	Źródło File
migająca_led_domyślna	migająca_led.sv
migająca_led_pusta	migająca_led_pusta.sv
migająca_led_wolno	flashing_led_slow.sv

1. Aby zweryfikować plik .qdb file powiązane z partycją główną, kliknij Przydziały ➤ Okno Projektuj partycje. Potwierdź, że partycja Database File określa migający_led_static.qdb filelub kliknij dwukrotnie Bazę danych partycji File komórka, aby to określić file. Alternatywnie przypisuje to poniższe polecenie file: przypisanie_instancji_setu -nazwa QDB_FILE_PARTITION \ migająca_led_static.qdb -to |
2. W komórce Ponowne wiązanie jednostki określ nazwę każdej partycji PR, którą zmienisz w wersji implementacyjnej. W przypadku wersji implementacji migającej_led_default nazwa jednostki to migająca_led. W tym samouczku nadpiszesz instancję u_blinking_led z wersji podstawowej kompilacji nową jednostką migającą.

Notatka: Przypisanie ponownego powiązania encji zastępczej jest automatycznie dodawane do wersji implementacji. Należy jednak zmienić domyślną nazwę encji w przypisaniu na nazwę encji odpowiednią dla swojego projektu.

Nazwa wersji implementacji	Ponowne wiązanie jednostek
migająca_led_domyślna	migająca_led
migająca_led_wolno	migająca_led_wolno
migająca_led_pusta	migająca_led_pusta

Ponowne wiązanie jednostek

1. Aby skompilować projekt, kliknij Przetwarzanie ➤ Rozpocznij kompilację. Alternatywnie, następujące polecenie kompiluje ten projekt: quartus_sh –flow kompilacja migająca_led –c migająca_led_default
2. Powtórz powyższe kroki, aby przygotować wersje migające_led_slow i migające_led_empty: quartus_sh –flow kompilacja migająca_led –c migająca_led_slow quartus_sh –flow kompilacja migająca_led –c migająca_led_empt

Notatka: Możesz określić dowolne ustawienia instalatora, które chcesz zastosować podczas kompilacji implementacji PR. Ustawienia specyficzne dla instalatora wpływają tylko na dopasowanie osoby, bez wpływu na importowany region statyczny.

Programowanie tablicy
W tym samouczku wykorzystano płytkę rozwojową Intel Agilex F-Series FPGA na stole warsztatowym, poza gniazdem PCIe* w komputerze głównym. Zanim zaprogramujesz płytkę, upewnij się, że wykonałeś następujące kroki:

1. Podłącz zasilacz do płyty rozwojowej Intel Agilex F-Series FPGA.
2. Podłącz kabel Intel FPGA do pobierania pomiędzy portem USB komputera a portem Intel FPGA Download Cable na płycie rozwojowej.

Aby uruchomić projekt na płycie rozwojowej Intel Agilex F-Series FPGA:

1. Otwórz oprogramowanie Intel Quartus Prime i kliknij Narzędzia ➤ Programista.
2. W Programatorze kliknij Hardware Setup i wybierz USB-Blaster.
3. Kliknij opcję Automatyczne wykrywanie i wybierz urządzenie AGFB014R24AR0.
4. Kliknij OK. Oprogramowanie Intel Quartus Prime wykrywa i aktualizuje programator za pomocą trzech urządzeń FPGA na płycie.
5. Wybierz urządzenie AGFB014R24AR0 i kliknij Zmień File i załaduj plik blinking_led_default.sof file.
6. Włącz program/konfigurację dla migającego_led_default.sof file.
7. Kliknij Start i poczekaj, aż pasek postępu osiągnie 100%.
8. Obserwuj, jak diody LED na płycie migają z tą samą częstotliwością, co oryginalna płaska konstrukcja.
9. Aby zaprogramować tylko region PR, kliknij prawym przyciskiem myszy plik migający_led_default.sof file w Programerze i kliknij Dodaj Programowanie PR File.
10. Wybierz plik migający_led_slow.pr_partition.rbf file.
11. Wyłącz program/konfigurację dla migającego_led_default.sof file.
12. Włącz program/konfigurację dla migającego_led_slow.pr_partition.rbf file i kliknij Start. Na płycie zaobserwuj, jak diody LED [0] i LED [1] nadal migają. Gdy pasek postępu osiągnie 100%, diody LED [2] i LED [3] migają wolniej.
13. Aby przeprogramować region PR, kliknij prawym przyciskiem myszy plik .rbf file w Programatorze i kliknij Zmień Programowanie PR File.
14. Wybierz plik .rbf files, aby pozostałe dwie osoby obserwowały zachowanie na tablicy. Ładowanie pliku blinking_led_default.rbf file powoduje, że diody LED migają z określoną częstotliwością i ładuje plik blinking_led_empty.rbf file powoduje, że diody LED pozostają włączone.

Programowanie płytki rozwojowej Intel Agilex F-Series FPGAPrzebieg testowania sprzętu

Poniższe sekwencje opisują przepływ testowania sprzętu projektu referencyjnego.
Konfiguracja sprzętu zewnętrznego hosta urządzenia Intel Agilex

Zaprogramuj pomocniczy FPGA (host zewnętrzny)
Poniższa sekwencja opisuje programowanie pomocniczego układu FPGA, który działa jako zewnętrzny host procesu PR:

1. Określ ustawienie interfejsu przesyłania strumieniowego Avalon odpowiadające wybranemu trybowi (x8, x16 lub x32).
2. Zainicjuj platformę, programując pomocniczy układ FPGA za pomocą programatora Intel Quartus Prime Programmer i podłączonego kabla konfiguracyjnego.
3. Używając pomocniczego FPGA, odczytaj sygnały CONF_DONE i AVST_READY. CONF_DONE powinno wynosić 0, AVST_READY powinno wynosić 1. Wysoki poziom logiczny na tym pinie wskazuje, że SDM jest gotowy do przyjęcia danych z hosta zewnętrznego. To wyjście jest częścią wejścia/wyjścia SDM.

Notatka: Pin CONF_DONE sygnalizuje hostowi zewnętrznemu, że transfer strumienia bitów przebiegł pomyślnie. Używaj tych sygnałów tylko do monitorowania pełnego procesu konfiguracji chipa. Więcej informacji na temat tego styku można znaleźć w Podręczniku użytkownika konfiguracji Intel Agilex.

Zaprogramuj DUT FPGA z pełnym chipem SOF poprzez zewnętrzny host Poniższa sekwencja opisuje programowanie DUT FPGA z pełnym chipem SRAM Object File (.sof) za pomocą interfejsu przesyłania strumieniowego hosta Avalon:

1. Zapisz pełny strumień bitów chipa do zewnętrznej pamięci DDR4 pomocniczego FPGA (host zewnętrzny).
2. Skonfiguruj DUT FPGA z pełnym chipem .sof, korzystając z interfejsu strumieniowego Avalon (x8, x16, x32).
3. Odczytaj sygnały konfiguracyjne DUT FPGA. CONF_DONE powinno wynosić 1, AVST_READY powinno wynosić 0.

Specyfikacje czasowe: Częściowa rekonfiguracja Zewnętrzny kontroler Intel FPGA IP

Zaprogramuj DUT FPGA za pomocą pierwszej osoby za pośrednictwem zewnętrznego hosta

1. Zastosuj zamrożenie docelowego regionu PR w DUT FPGA.
2. Korzystając z konsoli systemowej Intel Quartus Prime, potwierdź pr_request, aby rozpocząć częściową rekonfigurację. AVST_READY powinno wynosić 1.
3. Zapisz pierwszy strumień bitów osoby PR w zewnętrznej pamięci DDR4 pomocniczego układu FPGA (host zewnętrzny).
4. Korzystając z interfejsu przesyłania strumieniowego Avalon (x8, x16, x32), skonfiguruj ponownie układ FPGA DUT przy użyciu strumienia bitów pierwszej osoby.
5. Aby monitorować status PR, kliknij Narzędzia ➤ Konsola systemowa, aby uruchomić konsolę systemową. W konsoli systemowej monitoruj status PR:
   • pr_error wynosi 2 — trwa rekonfiguracja.
   • pr_error wynosi 3 — rekonfiguracja została zakończona.
6. Zastosuj odblokowanie w regionie PR w DUT FPGA.

Notatka: Jeśli podczas operacji PR wystąpi błąd, taki jak niepowodzenie sprawdzania wersji lub sprawdzania autoryzacji, operacja PR zostaje zakończona.

Informacje powiązane

• Podręcznik użytkownika konfiguracji Intel Agilex
• Podręcznik użytkownika Intel Quartus Prime Pro Edition: Narzędzia do debugowania

Historia wersji dokumentu dla AN 991: częściowa rekonfiguracja za pomocą pinów konfiguracyjnych (host zewnętrzny) Projekt referencyjny dla płyty rozwojowej Intel Agilex F-Series FPGA

Wersja dokumentu	Wersja Intel Quartus Prime	Zmiany
2022.11.14	22.3	• Pierwsze wydanie.

AN 991: Częściowa rekonfiguracja za pomocą pinów konfiguracyjnych (host zewnętrzny) Projekt referencyjny: dla płytki rozwojowej FPGA Intel Agilex serii F

Odpowiedzi na najczęściej zadawane pytania:

• Q Co to jest PR poprzez piny konfiguracyjne?
• A Konfiguracja hosta zewnętrznego na stronie 3
• Q Czego potrzebuję do tego projektu referencyjnego?
• A Wymagania projektowe odniesienia na stronie 6
• Q Gdzie mogę uzyskać projekt referencyjny?
• A Wymagania projektowe odniesienia na stronie 6
• Q Jak przeprowadzić PR poprzez konfigurację zewnętrzną?
• A Opis projektu referencyjnego na stronie 6
• Q Czym jest persona PR?
• A Definiowanie Person na stronie 11
• Q Jak zaprogramować płytkę?
• A Zaprogramuj płytkę na stronie 17
• Q Jakie są znane problemy i ograniczenia PR?
• A Fora pomocy technicznej Intel FPGA: PR
• Q Czy masz szkolenia z zakresu PR?
• A Katalog szkoleń technicznych Intel FPGA

Wersja online Prześlij opinię

• ID: 750856
• Wersja: 2022.11.14

Dokumenty / Zasoby

Płyta rozwojowa FPGA Agilex Intel 750856 [plik PDF] Instrukcja użytkownika 750856, 750857, 750856 Płytka rozwojowa Agilex FPGA, Płytka rozwojowa Agilex FPGA, Płytka rozwojowa FPGA, Płytka rozwojowa, Płytka

Odniesienia

• Instrukcja obsługi