مشمولات چھپائیں
1 انٹیل 750856 Agilex FPGA ڈویلپمنٹ بورڈ
2 پروڈکٹ کی معلومات
3 مصنوعات کے استعمال کی ہدایات
4 حوالہ ڈیزائن ختمview
5 بیرونی میزبان کنفیگریشن
6 حوالہ ڈیزائن کی ضروریات
7 حوالہ ڈیزائن واک تھرو
8 ڈیزائن پارٹیشن بنانا
9 نظر ثانی کرنا
10 نظر ثانی کے نام اور اقسام
11 Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ ہارڈ ویئر ٹیسٹنگ فلو پروگرامنگ
12 دستاویزات / وسائل
12.1 حوالہ جات

انٹیل لوگو

انٹیل 750856 Agilex FPGA ڈویلپمنٹ بورڈ

intel-750856-Agilex-FPGA-Development-Board-PRODUCT

پروڈکٹ کی معلومات

یہ حوالہ ڈیزائن Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ کے لیے ہے۔ یہ جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP کا استعمال کرتا ہے اور اس کا ایک سادہ PR علاقہ ہے۔ Intel Agilex Device External Host Hardware Setup ایک بیرونی ڈیوائس (Helper FPGA)، ایک DUT FPGA، اور آپ کے بیرونی میزبان ڈیزائن پر مشتمل ہوتا ہے۔ بیرونی ڈیوائس میں میزبان ڈیزائن PR عمل کی میزبانی کے لیے ذمہ دار ہے۔ PR پنوں کا استعمال دونوں آلات کو جوڑنے کے لیے کیا جاتا ہے اور یہ کوئی بھی دستیاب صارف I/Os ہو سکتا ہے۔

مصنوعات کے استعمال کی ہدایات

بیرونی میزبان کنفیگریشن

بیرونی میزبان ترتیب کو انجام دینے کے لیے، ان مراحل پر عمل کریں:

  1. PR عمل کی میزبانی کے لیے ایک بیرونی ڈیوائس میں ایک میزبان ڈیزائن بنائیں۔
  2. DUT FPGA میں PR پنوں کو بیرونی ڈیوائس سے جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP سے جوڑیں۔
  3. میزبان ڈیزائن سے Intel Agilex Avalon سٹریمنگ انٹرفیس پنوں تک سٹریم کنفیگریشن ڈیٹا جو IP سے PR ہینڈ شیکنگ سگنلز سے مطابقت رکھتا ہے۔

کنفیگریشن پن آپریشن کے ذریعے جزوی ری کنفیگریشن

مندرجہ ذیل ترتیب کنفیگریشن پنوں کے ذریعے جزوی ری کنفیگریشن کے آپریشن کو بیان کرتی ہے۔

  1. جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP سے منسلک pr_request پن پر زور دیں۔
  2. IP اس بات کی نشاندہی کرنے کے لیے ایک مصروف سگنل پر زور دیتا ہے کہ PR عمل جاری ہے (اختیاری)۔
  3. اگر کنفیگریشن سسٹم PR آپریشن کے لیے تیار ہے، تو avst_ready پن پر زور دیا جاتا ہے، جس سے ظاہر ہوتا ہے کہ یہ ڈیٹا کو قبول کرنے کے لیے تیار ہے۔
  4. PR کنفیگریشن ڈیٹا کو avst_data پنوں اور avst_valid پن پر سٹریم کریں، بیک پریشر کے ساتھ ڈیٹا کی منتقلی کے لیے Avalon سٹریمنگ تفصیلات کے بعد۔
  5. جب avst_ready پن کو غیر یقینی بنایا جاتا ہے تو سلسلہ بندی رک جاتی ہے۔
  6. avst_ready پن کو ڈی ایسٹ کریں تاکہ یہ ظاہر ہو سکے کہ PR آپریشن کے لیے مزید ڈیٹا کی ضرورت نہیں ہے۔
  7. جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP عمل کے اختتام کی طرف اشارہ کرنے کے لیے مصروف سگنل کو ڈی-اسٹرٹ کرتا ہے (اختیاری)۔

جزوی ری کنفیگریشن بذریعہ کنفیگریشن پن (بیرونی میزبان) حوالہ ڈیزائن

یہ ایپلیکیشن نوٹ Intel® Agilex® F-Series FPGA ڈویلپمنٹ بورڈ پر کنفیگریشن پن (بیرونی میزبان) کے ذریعے جزوی ری کنفیگریشن کو ظاہر کرتا ہے۔

حوالہ ڈیزائن ختمview

جزوی ری کنفیگریشن (PR) خصوصیت آپ کو FPGA کے ایک حصے کو متحرک طور پر دوبارہ ترتیب دینے کی اجازت دیتی ہے، جبکہ باقی FPGA ڈیزائن کام کرتا رہتا ہے۔ آپ اپنے ڈیزائن میں کسی خاص علاقے کے لیے متعدد شخصیتیں بنا سکتے ہیں جو اس علاقے سے باہر کے علاقوں میں آپریشن کو متاثر نہیں کرتے ہیں۔ یہ طریقہ کار ان سسٹمز میں موثر ہے جہاں ایک سے زیادہ فنکشنز ایک ہی FPGA ڈیوائس کے وسائل کو ٹائم شیئر کرتے ہیں۔ Intel Quartus® Prime Pro Edition سافٹ ویئر کا موجودہ ورژن جزوی ری کنفیگریشن کے لیے ایک نیا اور آسان کمپلیشن فلو متعارف کراتا ہے۔ یہ Intel Agilex حوالہ ڈیزائن جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP کا استعمال کرتا ہے اور ایک سادہ PR خطہ ہے۔

Intel Agilex ڈیوائس بیرونی میزبان ہارڈ ویئر سیٹ اپintel-750856-Agilex-FPGA-Development-Board-FIG-1 (1)

بیرونی میزبان کنفیگریشن

بیرونی میزبان کنفیگریشن میں، آپ کو PR عمل کی میزبانی کے لیے پہلے ایک بیرونی ڈیوائس میں ایک ہوسٹ ڈیزائن بنانا ہوگا، جیسا کہ Intel Agilex Device External Host Hardware Setup ظاہر کرتا ہے۔ میزبان ڈیزائن کنفیگریشن ڈیٹا کو Intel Agilex Avalon سٹریمنگ انٹرفیس پنوں پر منتقل کرتا ہے جو کہ PR ہینڈ شیکنگ سگنلز سے مطابقت رکھتا ہے جو جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP سے آتے ہیں۔ PR پن جو آپ دونوں آلات کو جوڑنے کے لیے استعمال کرتے ہیں کوئی بھی دستیاب صارف I/Os ہو سکتا ہے۔

مندرجہ ذیل ترتیب کنفیگریشن پن آپریشن کے ذریعے جزوی ری کنفیگریشن کی وضاحت کرتی ہے۔

  1. پہلے pr_request پن پر زور دیں جو جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP سے منسلک ہے۔
  2. IP اس بات کی نشاندہی کرنے کے لیے ایک مصروف سگنل پر زور دیتا ہے کہ PR عمل جاری ہے (اختیاری)۔
  3. اگر کنفیگریشن سسٹم پی آر آپریشن سے گزرنے کے لیے تیار ہے، تو avst_ready پن پر زور دیا جاتا ہے جو اس بات کی نشاندہی کرتا ہے کہ یہ ڈیٹا کو قبول کرنے کے لیے تیار ہے۔
  4. PR کنفیگریشن ڈیٹا کو avst_data پنوں اور avst_valid پن پر سٹریم کرنا شروع کریں، جبکہ بیک پریشر کے ساتھ ڈیٹا کی منتقلی کے لیے Avalon سٹریمنگ تفصیلات کا مشاہدہ کریں۔
  5. جب بھی avst_ready پن کو غیر یقینی بنایا جاتا ہے تو سلسلہ بندی رک جاتی ہے۔
  6. تمام کنفیگریشن ڈیٹا کو سٹریم کرنے کے بعد، avst_ready پن کو اس بات کی نشاندہی کرنے کے لیے ڈی ایسٹ کیا جاتا ہے کہ PR آپریشن کے لیے مزید ڈیٹا کی ضرورت نہیں ہے۔
  7. جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP ڈیزرٹ مصروف سگنل کو عمل کے اختتام کی طرف اشارہ کرتا ہے (اختیاری)۔
  8. آپ اس بات کی تصدیق کے لیے pr_done اور pr_error پنوں کو چیک کر سکتے ہیں کہ آیا PR آپریشن کامیابی سے مکمل ہوا ہے۔ اگر کوئی غلطی ہوتی ہے، جیسے کہ ورژن کی جانچ اور اجازت کی جانچ میں ناکامی، تو PR آپریشن ختم ہوجاتا ہے۔

متعلقہ معلومات

  • Intel Agilex F-Series FPGA ڈویلپمنٹ کٹ Web صفحہ
  • Intel Agilex F-Series FPGA ڈویلپمنٹ کٹ یوزر گائیڈ
  • انٹیل کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: جزوی ری کنفیگریشن

جزوی ری کنفیگریشن بیرونی کنفیگریشن کنٹرولر Intel FPGA IP
جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر کو PR آپریشن کے لیے PR ڈیٹا کو سٹریم کرنے کے لیے کنفیگریشن پن استعمال کرنے کی ضرورت ہے۔ آپ کو جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP کی تمام ٹاپ لیول پورٹس کو pr_request پن سے جوڑنا ہو گا تاکہ کور سے محفوظ ڈیوائس مینیجر (SDM) کے ساتھ میزبان کے ہاتھ ملانے کی اجازت دی جا سکے۔ آپ کی MSEL ترتیب کے مطابق، SDM اس بات کا تعین کرتا ہے کہ کن کنفیگریشن پنوں کو استعمال کرنا ہے۔

جزوی ری کنفیگریشن بیرونی کنفیگریشن کنٹرولر Intel FPGA IPintel-750856-Agilex-FPGA-Development-Board-FIG-1 (2)

جزوی ری کنفیگریشن بیرونی کنفیگریشن کنٹرولر پیرامیٹر سیٹنگز

پیرامیٹر قدر تفصیل
مصروف انٹرفیس کو فعال کریں۔ فعال کریں۔ or

غیر فعال کریں۔

 آپ کو مصروف انٹرفیس کو فعال یا غیر فعال کرنے کی اجازت دیتا ہے، جو اس بات کی نشاندہی کرنے کے لیے اشارہ کرتا ہے کہ بیرونی کنفیگریشن کے دوران PR پروسیسنگ جاری ہے۔

پہلے سے طے شدہ ترتیب ہے۔ غیر فعال کریں۔.

جزوی ری کنفیگریشن بیرونی کنفیگریشن کنٹرولر پورٹس

پورٹ کا نام چوڑائی سمت فنکشن
pr_request 1 ان پٹ اشارہ کرتا ہے کہ PR عمل شروع ہونے کے لیے تیار ہے۔ سگنل ایک نالی ہے جو کسی بھی گھڑی کے سگنل سے ہم آہنگ نہیں ہے۔
pr_error 2 آؤٹ پٹ ایک جزوی دوبارہ ترتیب کی خرابی کی نشاندہی کرتا ہے۔:

• 2'b01—عام PR غلطی

• 2'b11—غیر موافق بٹ اسٹریم کی خرابی۔

یہ سگنل کسی بھی گھڑی کے ذریعہ سے مطابقت پذیر نہیں ہیں.
pr_done 1 آؤٹ پٹ اشارہ کرتا ہے کہ PR عمل مکمل ہے۔ سگنل ایک نالی ہے جو کسی بھی گھڑی کے سگنل سے ہم آہنگ نہیں ہے۔
start_addr 1 ان پٹ ایکٹو سیریل فلیش میں PR ڈیٹا کے آغاز کا پتہ بتاتا ہے۔ آپ کسی ایک کو منتخب کرکے اس سگنل کو فعال کریں۔ ایولون®-ایس ٹی or ایکٹو سیریل کے لیے Avalon-ST پنوں یا ایکٹو سیریل پن کو فعال کریں۔ پیرامیٹر سگنل ایک نالی ہے جو کسی بھی گھڑی کے سگنل سے ہم آہنگ نہیں ہے۔
دوبارہ ترتیب دیں 1 ان پٹ فعال اعلی، مطابقت پذیر ری سیٹ سگنل.
out_clk 1 آؤٹ پٹ گھڑی کا ذریعہ جو اندرونی آسکیلیٹر سے پیدا ہوتا ہے۔
مصروف 1 آؤٹ پٹ IP اس سگنل پر زور دیتا ہے تاکہ PR ڈیٹا کی منتقلی جاری ہے۔ آپ اس سگنل کو منتخب کرکے فعال کرتے ہیں۔ فعال کریں۔ کے لیے مصروف انٹرفیس کو فعال کریں۔ پیرامیٹر

حوالہ ڈیزائن کی ضروریات

اس حوالہ ڈیزائن کا استعمال درج ذیل کی ضرورت ہے:

  • Intel Agilex ڈیوائس فیملی کے لیے سپورٹ کے ساتھ Intel Quartus Prime Pro Edition ورژن 22.3 کی انسٹالیشن۔
  • بینچ پر Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ سے کنکشن۔
  • ڈیزائن سابق کا ڈاؤن لوڈ کریں۔ampمندرجہ ذیل جگہ پر دستیاب ہے: https://github.com/intel/fpga-partial-reconfig.

ڈیزائن سابق ڈاؤن لوڈ کرنے کے لیےampلی:

  1. کلون پر کلک کریں یا ڈاؤن لوڈ کریں۔
  2. ڈاؤن لوڈ زپ پر کلک کریں۔ fpga-partial-reconfig-master.zip کو ان زپ کریں۔ file.
  3. حوالہ ڈیزائن تک رسائی کے لیے ٹیوٹوریلز/agilex_external_pr_configuration ذیلی فولڈر پر جائیں۔

حوالہ ڈیزائن واک تھرو

مندرجہ ذیل اقدامات Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ پر کنفیگریشن پن (بیرونی میزبان) کے ذریعے جزوی ری کنفیگریشن کے نفاذ کی وضاحت کرتے ہیں:

  • مرحلہ 1: شروع ہوا چاہتا ہے
  • مرحلہ 2: ڈیزائن پارٹیشن بنانا
  • مرحلہ 3: جگہ کا تعین اور روٹنگ کے علاقوں کو مختص کرنا
  • مرحلہ 4: جزوی ری کنفیگریشن بیرونی کنفیگریشن کنٹرولر IP شامل کرنا
  • مرحلہ 5: شخصیات کی تعریف کرنا
  • مرحلہ 6: نظر ثانی کرنا
  • مرحلہ 7: بیس نظرثانی کو مرتب کرنا
  • مرحلہ 8: PR عمل درآمد پر نظرثانی کی تیاری
  • مرحلہ 9: بورڈ کو پروگرام کرنا

مرحلہ 1: شروع کرنا
حوالہ ڈیزائن کاپی کرنے کے لیے files اپنے کام کے ماحول میں اور blinking_led فلیٹ ڈیزائن مرتب کریں:

  1. اپنے کام کے ماحول میں ایک ڈائرکٹری بنائیں، agilex_pcie_devkit_blinking_led_pr.
  2. ڈائرکٹری، agilex_pcie_devkit_blinking_led_pr میں ڈاؤن لوڈ کردہ ٹیوٹوریلز/agilex_pcie_devkit_blinking_led/flat ذیلی فولڈر کاپی کریں۔
  3. Intel Quartus Prime Pro Edition سافٹ ویئر میں، کلک کریں۔ File ➤ پروجیکٹ کھولیں اور blinking_led.qpf کو منتخب کریں۔
  4. فلیٹ ڈیزائن کے درجہ بندی کو واضح کرنے کے لیے، پروسیسنگ ➤ شروع کریں ➤ تجزیہ اور ترکیب شروع کریں پر کلک کریں۔ متبادل طور پر، کمانڈ لائن پر، درج ذیل کمانڈ کو چلائیں: quartus_syn blinking_led -c blinking_led

ڈیزائن پارٹیشن بنانا

آپ کو ہر PR خطے کے لیے ڈیزائن پارٹیشنز بنانا ہوں گے جسے آپ جزوی طور پر دوبارہ ترتیب دینا چاہتے ہیں۔ مندرجہ ذیل اقدامات u_blinking_led مثال کے لیے ایک ڈیزائن پارٹیشن بناتے ہیں۔

ڈیزائن پارٹیشنز بناناintel-750856-Agilex-FPGA-Development-Board-FIG-1 (3)

  1. پروجیکٹ نیویگیٹر میں u_blinking_led مثال پر دائیں کلک کریں اور ڈیزائن پارٹیشن ➤ ری کنفیگر ایبل پر کلک کریں۔ ایک ڈیزائن پارٹیشن آئیکن ہر ایک مثال کے آگے ظاہر ہوتا ہے جو بطور پارٹیشن سیٹ کیا جاتا ہے۔
  2. اسائنمنٹس ➤ ڈیزائن پارٹیشنز ونڈو پر کلک کریں۔ ونڈو پروجیکٹ میں تمام ڈیزائن پارٹیشنز دکھاتی ہے۔
  3. نام پر ڈبل کلک کرکے ڈیزائن پارٹیشن ونڈو میں پارٹیشن کے نام میں ترمیم کریں۔ اس حوالہ ڈیزائن کے لیے، پارٹیشن کا نام تبدیل کرکے pr_partition رکھ دیں۔
    • نوٹ: جب آپ پارٹیشن بناتے ہیں، تو Intel Quartus Prime سافٹ ویئر خود بخود پارٹیشن کا نام بناتا ہے، مثال کے نام اور درجہ بندی کے راستے کی بنیاد پر۔ یہ ڈیفالٹ پارٹیشن نام ہر مثال کے ساتھ مختلف ہو سکتا ہے۔
  4. بیس ریویژن کمپائل سے حتمی جامد علاقہ برآمد کرنے کے لیے، پوسٹ فائنل ایکسپورٹ میں root_partition کے لیے اندراج پر ڈبل کلک کریں۔ File کالم، اور ٹائپ کریں blinking_led_static۔ جی ڈی بی

ڈیزائن پارٹیشن ونڈو میں پوسٹ فائنل اسنیپ شاٹ برآمد کرناintel-750856-Agilex-FPGA-Development-Board-FIG-1 (4)توثیق کریں کہ blinking_led.qsf میں درج ذیل اسائنمنٹس شامل ہیں، جو آپ کے قابلِ ترتیب ڈیزائن پارٹیشن کے مطابق ہیں:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (5)

متعلقہ معلومات
انٹیل کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ میں "ڈیزائن پارٹیشنز بنائیں": جزوی ری کنفیگریشن

PR پارٹیشن کے لیے جگہ کا تعین اور روٹنگ کا علاقہ مختص کرنا
آپ کی تخلیق کردہ ہر بیس نظرثانی کے لیے، PR ڈیزائن کا بہاؤ آپ کے PR پارٹیشن کے علاقے میں متعلقہ پرسنا کور رکھتا ہے۔ اپنی بنیاد پر نظرثانی کے لیے ڈیوائس فلور پلان میں PR ریجن کو تلاش کرنے اور تفویض کرنے کے لیے:

  1. پروجیکٹ نیویگیٹر میں u_blinking_led مثال پر دائیں کلک کریں اور Logic Lock Region ➤ نیا لاجک لاک ریجن بنائیں پر کلک کریں۔ منطق لاک ریجنز ونڈو پر خطہ ظاہر ہوتا ہے۔
  2. آپ کے پلیسمنٹ ریجن میں blinking_led logic شامل ہونی چاہیے۔ چپ پلانر میں نوڈ کا پتہ لگا کر پلیسمنٹ ریجن کو منتخب کریں۔ لاجک لاک ریجنز ونڈو میں u_blinking_led خطے کے نام پر دائیں کلک کریں اور کلک کریں۔

نوڈ کا پتہ لگائیں ➤ چپ پلانر میں تلاش کریں۔ u_blinking_led خطہ کلر کوڈڈ ہے۔

blinking_led کے لیے چپ پلانر نوڈ کا مقامintel-750856-Agilex-FPGA-Development-Board-FIG-1 (6)

  1. لاجک لاک ریجنز ونڈو میں، اوریجن کالم میں پلیسمنٹ ریجن کوآرڈینیٹس کی وضاحت کریں۔ اصل خطے کے نچلے بائیں کونے سے مساوی ہے۔ سابق کے لیےample، (X1 Y1) کوآرڈینیٹس کے ساتھ بطور (163 4) پلیسمنٹ ریجن سیٹ کرنے کے لیے، Origin کو X163_Y4 کے طور پر بیان کریں۔ انٹیل کوارٹس پرائم سافٹ ویئر آپ کے بیان کردہ اونچائی اور چوڑائی کی بنیاد پر پلیسمنٹ ریجن کے لیے (X2 Y2) کوآرڈینیٹس (اوپر سے دائیں) کا خود بخود حساب لگاتا ہے۔
    • نوٹ: یہ ٹیوٹوریل (X1 Y1) کوآرڈینیٹس - (163 4)، اور جگہ کا تعین کرنے والے علاقے کے لیے 20 کی اونچائی اور چوڑائی کا استعمال کرتا ہے۔ جگہ کا تعین کرنے والے علاقے کے لیے کسی بھی قدر کی وضاحت کریں۔ یقینی بنائیں کہ خطہ blinking_led logic کا احاطہ کرتا ہے۔
  2. محفوظ اور صرف بنیادی اختیارات کو فعال کریں۔
  3. روٹنگ ریجن آپشن پر ڈبل کلک کریں۔ لاجک لاک روٹنگ ریجن سیٹنگز کا ڈائیلاگ باکس ظاہر ہوتا ہے۔
  4. روٹنگ کی قسم کے لیے توسیع کے ساتھ فکسڈ کو منتخب کریں۔ اس اختیار کو منتخب کرنے سے 2 کی توسیع کی لمبائی خود بخود تفویض ہو جاتی ہے۔
    • نوٹ: جب انجن مختلف افراد کو روٹ کرتا ہے تو فٹر کے لیے اضافی لچک فراہم کرنے کے لیے روٹنگ کا علاقہ پلیسمنٹ ریجن سے بڑا ہونا چاہیے۔

لاجک لاک ریجنز ونڈوintel-750856-Agilex-FPGA-Development-Board-FIG-1 (7)اس بات کی توثیق کریں کہ blinking_led.qsf میں درج ذیل اسائنمنٹس شامل ہیں، جو آپ کے فلور پلاننگ کے مطابق ہیں:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (8)intel-750856-Agilex-FPGA-Development-Board-FIG-1 (9)

متعلقہ معلومات
انٹیل کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ میں "جزوی ری کنفیگریشن ڈیزائن کا فلور پلان": جزوی ری کنفیگریشن

جزوی ری کنفیگریشن بیرونی کنفیگریشن کنٹرولر Intel FPGA IP شامل کرنا
جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP انٹرفیس Intel Agilex PR کنٹرول بلاک کے ساتھ بٹ اسٹریم سورس کو منظم کرتا ہے۔ بیرونی کنفیگریشن کو لاگو کرنے کے لیے آپ کو اس آئی پی کو اپنے ڈیزائن میں شامل کرنا چاہیے۔ جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر کو شامل کرنے کے لیے ان اقدامات پر عمل کریں۔
آپ کے پروجیکٹ کے لیے انٹیل ایف پی جی اے آئی پی:

  1. IP کیٹلاگ سرچ فیلڈ میں جزوی ری کنفیگریشن ٹائپ کریں (ٹولز ➤ IP کیٹلاگ)۔
  2. جزوی ری کنفیگریشن ایکسٹرنل کنفیگریشن کنٹرولر Intel FPGA IP پر ڈبل کلک کریں۔
  3. آئی پی ویرینٹ بنائیں ڈائیلاگ باکس میں، external_host_pr_ip کو بطور ٹائپ کریں۔ File نام، اور پھر تخلیق پر کلک کریں۔ پیرامیٹر ایڈیٹر ظاہر ہوتا ہے۔
  4. مصروف انٹرفیس پیرامیٹر کو فعال کرنے کے لیے، غیر فعال (پہلے سے طے شدہ ترتیب) کو منتخب کریں۔ جب آپ کو یہ سگنل استعمال کرنے کی ضرورت ہو، تو آپ سیٹنگ کو فعال میں تبدیل کر سکتے ہیں۔

پیرامیٹر ایڈیٹر میں مصروف انٹرفیس پیرامیٹر کو فعال کریں۔intel-750856-Agilex-FPGA-Development-Board-FIG-1 (10)

  1. کلک کریں۔ File ➤ سسٹم کو بنائے بغیر پیرامیٹر ایڈیٹر کو محفوظ کریں اور باہر نکلیں۔ پیرامیٹر ایڈیٹر external_host_pr_ip.ip IP تغیر پیدا کرتا ہے۔ file اور شامل کرتا ہے۔ file blinking_led پروجیکٹ کے لیے۔ AN 991: کنفیگریشن پن کے ذریعے جزوی ری کنفیگریشن (بیرونی میزبان) حوالہ ڈیزائن 750856 | 2022.11.14 AN 991:
    • نوٹ:
    • a. اگر آپ external_host_pr_ip.ip کاپی کر رہے ہیں۔ file pr ڈائریکٹری سے، دستی طور پر blinking_led.qsf میں ترمیم کریں۔ file درج ذیل لائن کو شامل کرنے کے لیے: set_global_assignment -name IP_FILE pr_ip.ip
    • b. IP_ رکھیںFILE SDC_ کے بعد تفویضFILE آپ کے blinking_led.qsf میں اسائنمنٹس (blinking_led. dc) file. یہ ترتیب جزوی ری کنفیگریشن کنٹرولر آئی پی کور کی مناسب رکاوٹ کو یقینی بناتی ہے۔
    • نوٹ: گھڑیوں کا پتہ لگانے کے لیے، .sdc file PR IP کے لیے کسی بھی .sdc کی پیروی کرنی چاہیے جو وہ گھڑیاں تخلیق کرتی ہے جسے IP کور استعمال کرتا ہے۔ آپ اس آرڈر کو یقینی بنا کر سہولت فراہم کرتے ہیں کہ .ip file کسی بھی .ip کے بعد PR IP کور ظاہر ہوتا ہے۔ files یا .sdc files جسے آپ .qsf میں ان گھڑیوں کی وضاحت کے لیے استعمال کرتے ہیں۔ file آپ کے Intel Quartus Prime پروجیکٹ پر نظرثانی کے لیے۔ مزید معلومات کے لیے، جزوی ری کنفیگریشن آئی پی سلوشنز یوزر گائیڈ سے رجوع کریں۔

ٹاپ لیول ڈیزائن کو اپ ڈیٹ کرنا

top.sv کو اپ ڈیٹ کرنے کے لیے file PR_IP مثال کے ساتھ:

  1. external_host_pr_ip مثال کو ٹاپ لیول ڈیزائن میں شامل کرنے کے لیے، top.sv میں درج ذیل کوڈ بلاکس کو غیر تبصرہ کریں۔ file:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (11)

شخصیات کی تعریف کرنا
یہ حوالہ ڈیزائن سنگل PR پارٹیشن کے لیے تین الگ الگ شخصیات کی وضاحت کرتا ہے۔ اپنے پروجیکٹ میں شخصیات کی وضاحت اور شامل کرنے کے لیے:

  1. تین SystemVerilog بنائیں files، blinking_led.sv، blinking_led_slow.sv، اور blinking_led_empty.sv تین افراد کے لیے آپ کی ورکنگ ڈائرکٹری میں۔

حوالہ ڈیزائن شخصیاتintel-750856-Agilex-FPGA-Development-Board-FIG-1 (12) intel-750856-Agilex-FPGA-Development-Board-FIG-1 (13)

نوٹ:

  • blinking_led.sv پہلے سے ہی کے حصے کے طور پر دستیاب ہے۔ fileآپ فلیٹ/سب ڈائرکٹری سے کاپی کرتے ہیں۔ آپ اسے آسانی سے دوبارہ استعمال کرسکتے ہیں۔ file.
  • اگر آپ SystemVerilog بناتے ہیں۔ fileانٹیل کوارٹس پرائم ٹیکسٹ ایڈیٹر سے، ایڈ کو غیر فعال کریں۔ file موجودہ پروجیکٹ کے آپشن پر، جب بچت کرتے ہیں۔ files.

نظر ثانی کرنا

پی آر ڈیزائن فلو انٹیل کوارٹس پرائم سافٹ ویئر میں پروجیکٹ ریویژن فیچر کا استعمال کرتا ہے۔ آپ کا ابتدائی ڈیزائن بنیادی نظرثانی ہے، جہاں آپ FPGA پر جامد خطے کی حدود اور دوبارہ قابل ترتیب علاقوں کی وضاحت کرتے ہیں۔ بنیادی نظرثانی سے، آپ متعدد نظرثانی تخلیق کرتے ہیں۔ یہ نظرثانی PR علاقوں کے لیے مختلف نفاذ پر مشتمل ہے۔ تاہم، تمام PR نفاذ کی نظرثانی بنیادی نظرثانی سے یکساں اعلیٰ سطح کی جگہ کا تعین اور روٹنگ کے نتائج کا استعمال کرتی ہے۔ PR ڈیزائن مرتب کرنے کے لیے، آپ کو ہر شخص کے لیے PR عمل درآمد پر نظرثانی کرنی چاہیے۔ اس کے علاوہ، آپ کو ہر ایک ترمیم کے لیے نظر ثانی کی قسمیں تفویض کرنی چاہیے۔ نظر ثانی کی دستیاب اقسام یہ ہیں:

  • جزوی ری کنفیگریشن - بیس
  • جزوی ری کنفیگریشن - شخصی عمل درآمد

درج ذیل جدول میں ہر ایک ترمیم کے لیے نظر ثانی کا نام اور نظرثانی کی قسم کی فہرست دی گئی ہے۔

نظر ثانی کے نام اور اقسام

نظر ثانی کا نام نظر ثانی کی قسم
blinking_led.qsf جزوی ری کنفیگریشن - بیس
blinking_led_default.qsf جزوی ری کنفیگریشن - شخصی عمل درآمد
blinking_led_slow.qsf جزوی ری کنفیگریشن - شخصی عمل درآمد
blinking_led_empty.qsf جزوی ری کنفیگریشن - شخصی عمل درآمد

بیس نظرثانی کی قسم کا تعین کرنا

  1. پروجیکٹ ➤ نظرثانی پر کلک کریں۔
  2. نظر ثانی کے نام میں، blinking_led نظرثانی کو منتخب کریں، اور پھر سیٹ کرنٹ پر کلک کریں۔
  3. اپلائی پر کلک کریں۔ blinking_led نظرثانی موجودہ نظرثانی کے طور پر ظاہر ہوتی ہے۔
  4. blinking_led کے لیے نظر ثانی کی قسم سیٹ کرنے کے لیے، اسائنمنٹس ➤ سیٹنگز ➤ جنرل پر کلک کریں۔
  5. نظر ثانی کی قسم کے لیے، جزوی ری کنفیگریشن – بیس کو منتخب کریں، اور پھر ٹھیک ہے پر کلک کریں۔
  6. تصدیق کریں کہ blinking_led.qsf اب درج ذیل اسائنمنٹ پر مشتمل ہے: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

عمل درآمد پر نظر ثانی کرنا

  1. نظرثانی ڈائیلاگ باکس کو کھولنے کے لیے، پروجیکٹ ➤ نظرثانی پر کلک کریں۔
  2. ایک نیا نظرثانی بنانے کے لیے، < پر ڈبل کلک کریں۔ >
  3. نظر ثانی کے نام میں، blinking_led_default کی وضاحت کریں اور نظر ثانی کی بنیاد پر blinking_led کو منتخب کریں۔
  4. نظر ثانی کی قسم کے لیے، جزوی ری کنفیگریشن - شخصی عمل درآمد کو منتخب کریں۔

نظر ثانی کرناintel-750856-Agilex-FPGA-Development-Board-FIG-1 (14)

  1. اسی طرح، blinking_led_slow اور blinking_led_empty نظرثانی کے لیے نظر ثانی کی قسم سیٹ کریں۔
  2. تصدیق کریں کہ ہر ایک .qsf file اب مندرجہ ذیل اسائنمنٹ پر مشتمل ہے: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led جہاں، place_holder نئے بنائے گئے PR نفاذ پر نظر ثانی کے لیے پہلے سے طے شدہ ہستی کا نام ہے۔

پروجیکٹ کی نظرثانیintel-750856-Agilex-FPGA-Development-Board-FIG-1 (16)

بیس نظرثانی کو مرتب کرنا

  1. بنیادی نظرثانی کو مرتب کرنے کے لیے، پروسیسنگ ➤ تالیف شروع کریں پر کلک کریں۔ متبادل طور پر، درج ذیل کمانڈ بیس نظرثانی کو مرتب کرتی ہے: quartus_sh -flow compile blinking_led -c blinking_led
  2. بٹ اسٹریم کا معائنہ کریں۔ files جو آؤٹ پٹ میں پیدا کرتا ہے_files ڈائریکٹری.

پیدا کیا Files

نام قسم تفصیل
blinking_led.sof بیس پروگرامنگ file فل چپ بیس کنفیگریشن کے لیے استعمال کیا جاتا ہے۔
blinking_led.pr_partition.rbf PR بٹ اسٹریم file بنیادی شخصیت کے لیے بنیادی شخصیت کی جزوی ری کنفیگریشن کے لیے استعمال کیا جاتا ہے۔
blinking_led_static.qdb .qdb ڈیٹا بیس file حتمی ڈیٹا بیس file جامد علاقہ درآمد کرنے کے لیے استعمال کیا جاتا ہے۔

متعلقہ معلومات

  • انٹیل کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ میں "جزوی ری کنفیگریشن ڈیزائن کا فلور پلان": جزوی ری کنفیگریشن
  • انٹیل کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ میں "فلورپلان کی رکاوٹوں کو بتدریج لاگو کرنا": جزوی ری کنفیگریشن

PR کے نفاذ کی نظرثانی کی تیاری
ڈیوائس پروگرامنگ کے لیے PR بٹ اسٹریم کو مرتب اور تیار کرنے سے پہلے آپ کو PR عمل درآمد پر نظرثانی کی تیاری کرنی چاہیے۔ اس سیٹ اپ میں جامد علاقہ .qdb شامل کرنا شامل ہے۔ file ذریعہ کے طور پر file ہر نفاذ پر نظرثانی کے لیے۔ اس کے علاوہ، آپ کو PR خطے کی متعلقہ ہستی کی وضاحت کرنی ہوگی۔

  1. موجودہ نظرثانی کو سیٹ کرنے کے لیے، پروجیکٹ ➤ نظرثانی پر کلک کریں، blinking_led_default کو نظرثانی کے نام کے طور پر منتخب کریں، اور پھر سیٹ کرنٹ پر کلک کریں۔
  2. ہر عمل پر نظرثانی کے لیے درست ماخذ کی تصدیق کرنے کے لیے، پروجیکٹ ➤شامل کریں/ہٹائیں پر کلک کریں۔ Fileپروجیکٹ میں ہے. blinking_led.sv file میں ظاہر ہوتا ہے file فہرست

Fileایس پیجintel-750856-Agilex-FPGA-Development-Board-FIG-1 (17)

  1. عمل درآمد پر نظر ثانی کے دوسرے ماخذ کی توثیق کرنے کے لیے اقدامات 1 سے 2 تک دہرائیں۔ files:
نفاذ پر نظرثانی کا نام ماخذ File
blinking_led_default blinking_led.sv
blinking_led_empty blinking_led_empty.sv
blinking_led_slow blinking_led_slow.sv
  1. .qdb کی تصدیق کرنے کے لیے file روٹ پارٹیشن سے وابستہ، اسائنمنٹس ➤ ڈیزائن پارٹیشن ونڈو پر کلک کریں۔ تصدیق کریں کہ پارٹیشن ڈیٹا بیس File blinking_led_static.qdb کی وضاحت کرتا ہے۔ file، یا پارٹیشن ڈیٹا بیس پر ڈبل کلک کریں۔ File اس کی وضاحت کرنے کے لیے سیل file. متبادل طور پر، درج ذیل کمانڈ اس کو تفویض کرتی ہے۔ file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
  2. Entity Re-binding سیل میں، ہر PR پارٹیشن کی ہستی کا نام بتائیں جسے آپ نفاذ کی نظر ثانی میں تبدیل کرتے ہیں۔ blinking_led_default نفاذ پر نظرثانی کے لیے، entity کا نام blinking_led ہے۔ اس ٹیوٹوریل میں، آپ نئے blinking_led entity کے ساتھ بیس ریویژن کمپائل سے u_blinking_led مثال کو اوور رائٹ کرتے ہیں۔

نوٹ: ایک پلیس ہولڈر ہستی ری بائنڈنگ اسائنمنٹ خود بخود نفاذ کی نظرثانی میں شامل کی جاتی ہے۔ تاہم، آپ کو اسائنمنٹ میں پہلے سے طے شدہ ہستی کے نام کو اپنے ڈیزائن کے لیے ایک مناسب ہستی کے نام میں تبدیل کرنا چاہیے۔

نفاذ پر نظرثانی کا نام ہستی کی دوبارہ پابندی
blinking_led_default blinking_led
blinking_led_slow blinking_led_slow
blinking_led_empty blinking_led_empty

ہستی ری بائنڈنگintel-750856-Agilex-FPGA-Development-Board-FIG-1 (18)

  1. ڈیزائن کو مرتب کرنے کے لیے، پروسیسنگ ➤ تالیف شروع کریں پر کلک کریں۔ متبادل طور پر، درج ذیل کمانڈ اس پروجیکٹ کو مرتب کرتی ہے: quartus_sh -flow compile blinking_led -c blinking_led_default
  2. blinking_led_slow اور blinking_led_empty نظرثانی کی تیاری کے لیے مندرجہ بالا اقدامات کو دہرائیں: quartus_sh -flow compile blinking_led -c blinking_led_slow quartus_sh -flow compile blinking_led -c blinking_led_empt

نوٹ: آپ کسی بھی Fitter مخصوص سیٹنگز کی وضاحت کر سکتے ہیں جسے آپ PR کے نفاذ کے دوران لاگو کرنا چاہتے ہیں۔ فٹر مخصوص ترتیبات درآمد شدہ جامد علاقے کو متاثر کیے بغیر، صرف شخصیت کے فٹ ہونے پر اثر انداز ہوتی ہیں۔

بورڈ کو پروگرام کرنا
یہ ٹیوٹوریل آپ کی میزبان مشین میں PCIe* سلاٹ کے باہر بینچ پر Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ کا استعمال کرتا ہے۔ بورڈ کو پروگرام کرنے سے پہلے، یقینی بنائیں کہ آپ نے درج ذیل اقدامات مکمل کر لیے ہیں:

  1. پاور سپلائی کو Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ سے مربوط کریں۔
  2. Intel FPGA ڈاؤن لوڈ کیبل کو اپنے PC USB پورٹ اور Intel FPGA ڈاؤن لوڈ کیبل پورٹ کے درمیان ڈویلپمنٹ بورڈ پر جوڑیں۔

Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ پر ڈیزائن چلانے کے لیے:

  1. Intel Quartus Prime سافٹ ویئر کھولیں اور Tools ➤ Programmer پر کلک کریں۔
  2. پروگرامر میں، ہارڈ ویئر سیٹ اپ پر کلک کریں اور USB-Blaster کو منتخب کریں۔
  3. آٹو ڈیٹیکٹ پر کلک کریں اور ڈیوائس کو منتخب کریں، AGFB014R24AR0۔
  4. ٹھیک ہے پر کلک کریں۔ Intel Quartus Prime سافٹ ویئر بورڈ پر موجود تین FPGA آلات کے ساتھ پروگرامر کا پتہ لگاتا ہے اور اسے اپ ڈیٹ کرتا ہے۔
  5. AGFB014R24AR0 ڈیوائس کو منتخب کریں، تبدیلی پر کلک کریں۔ File اور blinking_led_default.sof لوڈ کریں۔ file.
  6. blinking_led_default.sof کے لیے پروگرام/کنفیگر کو فعال کریں۔ file.
  7. اسٹارٹ پر کلک کریں اور پروگریس بار کے 100% تک پہنچنے کا انتظار کریں۔
  8. بورڈ پر موجود ایل ای ڈی کو اسی فریکوئنسی پر پلک جھپکتے ہوئے دیکھیں جس طرح اصل فلیٹ ڈیزائن ہے۔
  9. صرف پی آر ریجن کو پروگرام کرنے کے لیے، blinking_led_default.sof پر دائیں کلک کریں۔ file پروگرامر میں اور PR پروگرامنگ شامل کریں پر کلک کریں۔ File.
  10. blinking_led_slow.pr_partition.rbf کو منتخب کریں۔ file.
  11. blinking_led_default.sof کے لیے پروگرام/کنفیگر کو غیر فعال کریں۔ file.
  12. blinking_led_slow.pr_partition.rbf کے لیے پروگرام/کنفیگر کو فعال کریں file اور اسٹارٹ پر کلک کریں۔ بورڈ پر، LED[0] اور LED[1] کو مسلسل پلکیں جھپکتے ہوئے دیکھیں۔ جب پروگریس بار 100% تک پہنچ جاتا ہے، LED[2] اور LED[3] آہستہ سے جھپکتے ہیں۔
  13. پی آر ریجن کو دوبارہ پروگرام کرنے کے لیے، .rbf پر دائیں کلک کریں۔ file پروگرامر میں اور PR پروگرامنگ کو تبدیل کریں پر کلک کریں۔ File.
  14. .rbf کو منتخب کریں۔ fileبورڈ پر رویے کا مشاہدہ کرنے کے لیے دیگر دو شخصیات کے لیے۔ blinking_led_default.rbf لوڈ ہو رہا ہے۔ file LEDs کو ایک مخصوص فریکوئنسی پر جھپکنے کا سبب بنتا ہے، اور blinking_led_empty.rbf کو لوڈ کرنا file ایل ای ڈی کو آن رہنے کا سبب بنتا ہے۔

Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ کا پروگرامنگintel-750856-Agilex-FPGA-Development-Board-FIG-1 (19)ہارڈ ویئر ٹیسٹنگ فلو

مندرجہ ذیل سلسلے حوالہ ڈیزائن ہارڈویئر ٹیسٹنگ کے بہاؤ کو بیان کرتے ہیں۔
Intel Agilex ڈیوائس بیرونی میزبان ہارڈ ویئر سیٹ اپintel-750856-Agilex-FPGA-Development-Board-FIG-1 (20)

پروگرام مددگار FPGA (بیرونی میزبان)
مندرجہ ذیل ترتیب مددگار FPGA کی پروگرامنگ کی وضاحت کرتی ہے جو PR عمل کے بیرونی میزبان کے طور پر کام کرتا ہے:

  1. Avalon اسٹریمنگ انٹرفیس سیٹنگ کی وضاحت کریں جو آپ کے منتخب کردہ موڈ (x8، x16، یا x32) سے مطابقت رکھتی ہے۔
  2. Intel Quartus Prime Programmer اور منسلک کنفیگریشن کیبل کا استعمال کرتے ہوئے مددگار FPGA کو پروگرام کر کے پلیٹ فارم کو شروع کریں۔
  3. مددگار FPGA کا استعمال کرتے ہوئے، CONF_DONE اور AVST_READY سگنل پڑھیں۔ CONF_DONE 0 ہونا چاہیے، AVST_READY 1 ہونا چاہیے۔ اس پن پر زیادہ منطق اس بات کی نشاندہی کرتی ہے کہ SDM کسی بیرونی میزبان سے ڈیٹا قبول کرنے کے لیے تیار ہے۔ یہ آؤٹ پٹ SDM I/O کا حصہ ہے۔

نوٹ: CONF_DONE پن ایک بیرونی میزبان کو اشارہ کرتا ہے کہ بٹ اسٹریم کی منتقلی کامیاب ہے۔ ان سگنلز کو صرف مکمل چپ کنفیگریشن کے عمل کی نگرانی کے لیے استعمال کریں۔ اس پن پر مزید معلومات کے لیے Intel Agilex کنفیگریشن یوزر گائیڈ سے رجوع کریں۔

DUT FPGA کو فل چپ SOF کے ساتھ بیرونی میزبان کے ذریعے پروگرام کریں مندرجہ ذیل ترتیب مکمل چپ SRAM آبجیکٹ کے ساتھ DUT FPGA کو پروگرام کرنے کی وضاحت کرتی ہے۔ File (.sof) میزبان Avalon سٹریمنگ انٹرفیس کا استعمال کرتے ہوئے:

  1. مددگار FPGA (بیرونی میزبان) کی DDR4 بیرونی میموری میں مکمل چپ بٹ اسٹریم لکھیں۔
  2. Avalon سٹریمنگ انٹرفیس (x8, x16, x32) کا استعمال کرتے ہوئے DUT FPGA کو مکمل چپ .sof کے ساتھ کنفیگر کریں۔
  3. سٹیٹس DUT FPGA کنفیگریشن سگنلز پڑھیں۔ CONF_DONE 1 ہونا چاہئے، AVST_READY 0 ہونا چاہئے۔

وقت کی وضاحتیں: جزوی ری کنفیگریشن ایکسٹرنل کنٹرولر انٹیل ایف پی جی اے آئی پیintel-750856-Agilex-FPGA-Development-Board-FIG-1 (21)

DUT FPGA کو بیرونی میزبان کے ذریعے پہلی شخصیت کے ساتھ پروگرام کریں۔

  1. DUT FPGA میں ٹارگٹ PR ریجن پر فریز لگائیں۔
  2. انٹیل کوارٹس پرائم سسٹم کنسول کا استعمال کرتے ہوئے، جزوی ری کنفیگریشن شروع کرنے کے لیے pr_request پر زور دیں۔ AVST_READY 1 ہونا چاہیے۔
  3. مددگار FPGA (بیرونی میزبان) کی DDR4 بیرونی میموری میں پہلا PR شخصیت بٹ اسٹریم لکھیں۔
  4. Avalon سٹریمنگ انٹرفیس (x8, x16, x32) کا استعمال کرتے ہوئے، DUT FPGA کو پہلی شخصیت بٹ اسٹریم کے ساتھ دوبارہ ترتیب دیں۔
  5. PR اسٹیٹس کو مانیٹر کرنے کے لیے، سسٹم کنسول کو لانچ کرنے کے لیے Tools ➤ System Console پر کلک کریں۔ سسٹم کنسول میں، PR کی حیثیت کی نگرانی کریں:
    • pr_error 2 ہے — دوبارہ ترتیب دینے کا عمل جاری ہے۔
    • pr_error 3 ہے — دوبارہ ترتیب مکمل ہو گئی ہے۔
  6. DUT FPGA میں PR ریجن پر انفریز لگائیں۔

نوٹ: اگر PR آپریشن کے دوران کوئی خرابی پیش آتی ہے، جیسا کہ ورژن کی جانچ یا اجازت کی جانچ میں ناکامی، تو PR آپریشن ختم ہو جاتا ہے۔

متعلقہ معلومات

  • Intel Agilex کنفیگریشن صارف گائیڈ
  • انٹیل کوارٹس پرائم پرو ایڈیشن یوزر گائیڈ: ڈیبگ ٹولز

AN 991 کے لیے دستاویز پر نظر ثانی کی تاریخ: کنفیگریشن پن کے ذریعے جزوی ری کنفیگریشن (بیرونی میزبان) ریفرنس ڈیزائن برائے Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ

دستاویز کا ورژن انٹیل کوارٹس پرائم ورژن تبدیلیاں
2022.11.14 22.3 • ابتدائی رہائی.

AN 991: کنفیگریشن پن کے ذریعے جزوی ری کنفیگریشن (بیرونی میزبان) حوالہ ڈیزائن: Intel Agilex F-Series FPGA ڈویلپمنٹ بورڈ کے لیے

عمومی سوالات کے جوابات:

  • Q کنفیگریشن پن کے ذریعے PR کیا ہے؟
  • A صفحہ 3 پر بیرونی میزبان کی ترتیب
  • Q مجھے اس حوالہ ڈیزائن کے لیے کیا ضرورت ہے؟
  • A صفحہ 6 پر حوالہ ڈیزائن کی ضروریات
  • Q میں حوالہ ڈیزائن کہاں سے حاصل کرسکتا ہوں؟
  • A صفحہ 6 پر حوالہ ڈیزائن کی ضروریات
  • Q میں بیرونی کنفیگریشن کے ذریعے PR کیسے کر سکتا ہوں؟
  • A حوالہ ڈیزائن واک تھرو صفحہ 6 پر
  • Q PR شخصیت کیا ہے؟
  • A صفحہ 11 پر شخصیات کی تعریف
  • Q میں بورڈ کو کیسے پروگرام کروں؟
  • A صفحہ 17 پر بورڈ کو پروگرام کریں۔
  • Q PR معلوم مسائل اور حدود کیا ہیں؟
  • A انٹیل ایف پی جی اے سپورٹ فورمز: پی آر
  • Q کیا آپ نے PR پر تربیت حاصل کی ہے؟
  • A انٹیل ایف پی جی اے ٹیکنیکل ٹریننگ کیٹلاگ

آن لائن ورژن رائے بھیجیں۔

  • ID: 750856
  • ورژن: 2022.11.14

دستاویزات / وسائل

انٹیل 750856 Agilex FPGA ڈویلپمنٹ بورڈ [پی ڈی ایف] یوزر گائیڈ
750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

حوالہ جات

ایک تبصرہ چھوڑیں۔

آپ کا ای میل پتہ شائع نہیں کیا جائے گا۔ مطلوبہ فیلڈز نشان زد ہیں۔ *