intel 750856 Agilex FPGA Development Board

Maklumat Produk

Reka bentuk rujukan ini adalah untuk Papan Pembangunan FPGA Intel Agilex F-Series. Ia menggunakan Pengawal Konfigurasi Luaran Separa Konfigurasi Semula Intel FPGA IP dan mempunyai rantau PR yang mudah. Persediaan Perkakasan Hos Luaran Peranti Intel Agilex terdiri daripada peranti luaran (Helper FPGA), DUT FPGA dan reka bentuk hos luaran anda. Reka bentuk hos dalam peranti luaran bertanggungjawab untuk mengehos proses PR. Pin PR digunakan untuk menyambungkan kedua-dua peranti dan boleh menjadi mana-mana I/O pengguna yang tersedia.

Arahan Penggunaan Produk

Konfigurasi Hos Luaran

Untuk melaksanakan konfigurasi hos luaran, ikuti langkah berikut:

1. Buat reka bentuk hos dalam peranti luaran untuk mengehoskan proses PR.
2. Sambungkan pin PR dari peranti luaran ke Pengawal Konfigurasi Luaran Separa Konfigurasi Semula Intel FPGA IP dalam DUT FPGA.
3. Strim data konfigurasi daripada reka bentuk hos kepada pin antara muka penstriman Intel Agilex Avalon yang sepadan dengan isyarat jabat tangan PR daripada IP.

Konfigurasi Semula Separa melalui Operasi Pin Konfigurasi

Urutan berikut menerangkan operasi konfigurasi semula separa melalui pin konfigurasi:

1. Tegaskan pin pr_request yang disambungkan kepada Pengawal Konfigurasi Luaran Konfigurasi Semula Separa IP FPGA Intel.
2. IP menegaskan isyarat sibuk untuk menunjukkan bahawa proses PR sedang berjalan (pilihan).
3. Jika sistem konfigurasi sedia untuk operasi PR, pin avst_ready ditegaskan, menunjukkan bahawa ia bersedia untuk menerima data.
4. Strim data konfigurasi PR melalui pin avst_data dan pin avst_valid, mengikut spesifikasi penstriman Avalon untuk pemindahan data dengan tekanan belakang.
5. Penstriman berhenti apabila pin avst_ready dinyahtegaskan.
6. Nyahtegaskan pin avst_ready untuk menunjukkan bahawa tiada lagi data diperlukan untuk operasi PR.
7. Pengawal Konfigurasi Luaran Separa Konfigurasi Semula Intel FPGA IP menyahtegaskan isyarat sibuk untuk menunjukkan tamat proses (pilihan).

Konfigurasi Semula Separa melalui Reka Bentuk Rujukan Pin Konfigurasi (Hos Luaran).

Nota aplikasi ini menunjukkan konfigurasi semula separa melalui pin konfigurasi (hos luaran) pada papan pembangunan FPGA Intel® Agilex® F-Series.

Reka Bentuk Rujukan Overview

Ciri konfigurasi semula separa (PR) membolehkan anda mengkonfigurasi semula sebahagian daripada FPGA secara dinamik, manakala reka bentuk FPGA yang selebihnya terus berfungsi. Anda boleh mencipta berbilang persona untuk wilayah tertentu dalam reka bentuk anda yang tidak memberi kesan kepada operasi di kawasan di luar wilayah ini. Metodologi ini berkesan dalam sistem di mana pelbagai fungsi berkongsi masa sumber peranti FPGA yang sama. Versi semasa perisian Intel Quartus® Prime Pro Edition memperkenalkan aliran kompilasi baharu dan dipermudahkan untuk konfigurasi semula separa. Reka bentuk rujukan Intel Agilex ini menggunakan Pengawal Konfigurasi Luaran Separa Konfigurasi Semula Intel FPGA IP dan mempunyai rantau PR yang mudah.

Persediaan Perkakasan Hos Luaran Peranti Intel Agilex

Konfigurasi Hos Luaran

Dalam konfigurasi hos luaran, anda mesti mencipta reka bentuk hos dalam peranti luaran untuk mengehoskan proses PR, seperti yang ditunjukkan oleh Persediaan Perkakasan Hos Luar Peranti Intel Agilex. Reka bentuk hos menstrim data konfigurasi ke pin antara muka penstriman Intel Agilex Avalon yang sepadan dengan isyarat jabat tangan PR yang datang daripada Pengawal Konfigurasi Luaran Separa Konfigurasi Semula Intel FPGA IP. Pin PR yang anda gunakan untuk menyambungkan kedua-dua peranti boleh menjadi mana-mana I/O pengguna yang tersedia.

Urutan berikut menerangkan konfigurasi semula separa melalui operasi pin konfigurasi:

1. Mula-mula tegaskan pin pr_request yang disambungkan kepada Pengawal Konfigurasi Luaran Konfigurasi Separa Separa IP FPGA.
2. IP menegaskan isyarat sibuk untuk menunjukkan bahawa proses PR sedang berjalan (pilihan).
3. Jika sistem konfigurasi sedia untuk menjalani operasi PR, pin avst_ready ditegaskan menunjukkan bahawa ia bersedia untuk menerima data.
4. Mulakan menstrim data konfigurasi PR melalui pin avst_data dan pin avst_valid, sambil memerhatikan spesifikasi penstriman Avalon untuk pemindahan data dengan tekanan belakang.
5. Penstriman berhenti apabila pin avst_ready dinyahtegaskan.
6. Selepas menstrim semua data konfigurasi, pin avst_ready dinyahtegaskan untuk menunjukkan bahawa tiada lagi data diperlukan untuk operasi PR.
7. Konfigurasi Semula Separa Pengawal Konfigurasi Luaran Intel FPGA IP pencuci mulut isyarat sibuk untuk menunjukkan akhir proses (pilihan).
8. Anda boleh menyemak pin pr_done dan pr_error untuk mengesahkan sama ada operasi PR berjaya diselesaikan. Jika ralat berlaku, seperti kegagalan dalam semakan versi dan semakan kebenaran, operasi PR ditamatkan.

Maklumat Berkaitan

• Kit Pembangunan FPGA Intel Agilex F-Series Web Halaman
• Panduan Pengguna Kit Pembangunan FPGA Intel Agilex F-Series
• Panduan Pengguna Edisi Intel Quartus Prime Pro: Konfigurasi Semula Separa

Konfigurasi Semula Separa Pengawal Konfigurasi Luar Intel FPGA IP
Pengawal Konfigurasi Luaran Konfigurasi Semula Separa diperlukan untuk menggunakan pin konfigurasi untuk menstrim data PR untuk operasi PR. Anda mesti menyambungkan semua port peringkat atas bagi Pengawal Konfigurasi Luar Konfigurasi Separa Separa IP FPGA Intel kepada pin pr_request untuk membenarkan jabat tangan hos dengan pengurus peranti selamat (SDM) dari teras. SDM menentukan jenis pin konfigurasi yang hendak digunakan, mengikut tetapan MSEL anda.

Konfigurasi Semula Separa Pengawal Konfigurasi Luar Intel FPGA IP

Konfigurasi Semula Separa Tetapan Parameter Pengawal Konfigurasi Luaran

Parameter	Nilai	Penerangan
Dayakan Antara Muka Sibuk	Dayakan or Lumpuhkan	Membolehkan anda Mendayakan atau Lumpuhkan antara muka Sibuk, yang menegaskan isyarat untuk menunjukkan bahawa pemprosesan PR sedang berjalan semasa konfigurasi luaran. Tetapan lalai ialah Lumpuhkan.

Port Pengawal Konfigurasi Luar Konfigurasi Separa Separa

Nama Pelabuhan	Lebar	Arah	Fungsi
pr_request	1	Input	Menunjukkan bahawa proses PR sedia untuk dimulakan. Isyarat adalah saluran yang tidak segerak kepada mana-mana isyarat jam.
pr_error	2	Keluaran	Menunjukkan ralat konfigurasi semula separa.: • 2'b01—ralat PR am • 2'b11—ralat aliran bit tidak serasi Isyarat ini adalah konduit yang tidak segerak kepada mana-mana sumber jam.
pr_done	1	Keluaran	Menunjukkan bahawa proses PR telah selesai. Isyarat adalah saluran yang tidak segerak kepada mana-mana isyarat jam.
start_addr	1	Input	Menentukan alamat mula data PR dalam Active Serial Flash. Anda mendayakan isyarat ini dengan memilih sama ada Avalon®-ST or Siri Aktif untuk Dayakan Pin Avalon-ST atau Pin Bersiri Aktif parameter. Isyarat adalah saluran yang tidak segerak kepada mana-mana isyarat jam.
set semula	1	Input	Isyarat tetapan semula tinggi yang aktif dan segerak.
out_clk	1	Keluaran	Sumber jam yang menjana daripada pengayun dalaman.
sibuk	1	Keluaran	IP menegaskan isyarat ini untuk menunjukkan pemindahan data PR sedang berjalan. Anda mendayakan isyarat ini dengan memilih Dayakan untuk Dayakan antara muka yang sibuk parameter.

Keperluan Reka Bentuk Rujukan

Penggunaan reka bentuk rujukan ini memerlukan perkara berikut:

• Pemasangan Intel Quartus Prime Pro Edition versi 22.3 dengan sokongan untuk keluarga peranti Intel Agilex.
• Sambungan ke papan pembangunan FPGA Intel Agilex F-Series di atas bangku simpanan.
• Muat turun reka bentuk exampboleh didapati di lokasi berikut: https://github.com/intel/fpga-partial-reconfig.

Untuk memuat turun reka bentuk example:

1. Klik Klon atau muat turun.
2. Klik Muat Turun ZIP. Nyahzip fpga-partial-reconfig-master.zip file.
3. Navigasi ke subfolder tutorial/agilex_external_pr_configuration untuk mengakses reka bentuk rujukan.

Panduan Reka Bentuk Rujukan

Langkah berikut menerangkan pelaksanaan konfigurasi semula separa melalui pin konfigurasi (hos luaran) pada papan pembangunan FPGA Intel Agilex F-Series:

• Langkah 1: Bermula
• Langkah 2: Mencipta Partition Reka Bentuk
• Langkah 3: Memperuntukkan Kawasan Penempatan dan Penghalaan
• Langkah 4: Menambah IP Pengawal Konfigurasi Luar Konfigurasi Semula Separa
• Langkah 5: Mentakrifkan Persona
• Langkah 6: Mencipta Semakan
• Langkah 7: Menyusun Semakan Asas
• Langkah 8: Menyediakan Semakan Pelaksanaan PR
• Langkah 9: Pengaturcaraan Lembaga

Langkah 1: Bermula
Untuk menyalin reka bentuk rujukan files ke persekitaran kerja anda dan susun reka bentuk flat blinking_led:

1. Buat direktori dalam persekitaran kerja anda, agilex_pcie_devkit_blinking_led_pr.
2. Salin sub-folder tutorial/agilex_pcie_devkit_blinking_led/flat yang dimuat turun ke direktori, agilex_pcie_devkit_blinking_led_pr.
3. Dalam perisian Intel Quartus Prime Pro Edition, klik File ➤ Buka Projek dan pilih blinking_led.qpf.
4. Untuk menghuraikan hierarki reka bentuk rata, klik Pemprosesan ➤ Mula ➤ Mulakan Analisis & Sintesis. Sebagai alternatif, pada baris arahan, jalankan arahan berikut: quartus_syn blinking_led -c blinking_led

Mencipta Partition Reka Bentuk

Anda mesti membuat sekatan reka bentuk untuk setiap rantau PR yang anda mahu konfigurasi semula sebahagiannya. Langkah berikut membuat partition reka bentuk untuk contoh u_blinking_led.

Mencipta Partition Reka Bentuk

1. Klik kanan contoh u_blinking_led dalam Project Navigator dan klik Design Partition ➤ Reconfigurable. Ikon partition reka bentuk muncul di sebelah setiap kejadian yang ditetapkan sebagai partition.
2. Klik Tugasan ➤ Reka Bentuk Pemisahan Tetingkap. Tetingkap memaparkan semua partition reka bentuk dalam projek.
3. Edit nama partition dalam Design Partitions Window dengan mengklik dua kali pada nama tersebut. Untuk reka bentuk rujukan ini, namakan semula nama partition kepada pr_partition
   • Nota: Apabila anda mencipta partition, perisian Intel Quartus Prime secara automatik menjana nama partition, berdasarkan nama contoh dan laluan hierarki. Nama partition lalai ini boleh berbeza dengan setiap kejadian.
4. Untuk mengeksport rantau statik yang dimuktamadkan daripada kompilasi semakan asas, klik dua kali entri untuk root_partition dalam Eksport Selepas Akhir File lajur dan taip blinking_led_static. gdb.

Mengeksport Syot Kilat Akhir Pasca dalam Tetingkap Pemisahan Reka BentukSahkan bahawa blinking_led.qsf mengandungi tugasan berikut, sepadan dengan partition reka bentuk anda yang boleh dikonfigurasikan semula:

Maklumat Berkaitan
"Buat Pembahagian Reka Bentuk" dalam Panduan Pengguna Edisi Intel Quartus Prime Pro: Konfigurasi Semula Separa

Memperuntukkan Wilayah Penempatan dan Penghalaan untuk Pembahagian PR
Untuk setiap semakan asas yang anda buat, aliran reka bentuk PR meletakkan teras persona yang sepadan dalam rantau partition PR anda. Untuk mencari dan menetapkan kawasan PR dalam pelan lantai peranti untuk semakan asas anda:

1. Klik kanan contoh u_blinking_led dalam Project Navigator dan klik Logic Lock Region ➤ Create New Logic Lock Region. Rantau itu muncul pada Tetingkap Logic Lock Regions.
2. Rantau peletakan anda mesti menyertakan logik blinking_led. Pilih kawasan peletakan dengan mencari nod dalam Perancang Cip. Klik kanan nama wilayah u_blinking_led dalam Tetingkap Logic Lock Regions dan klik

Cari Nod ➤ Cari dalam Perancang Cip. Rantau u_blinking_led adalah berkod warna

Lokasi Nod Perancang Cip untuk blinking_led

1. Dalam tetingkap Logic Lock Regions, tentukan koordinat kawasan penempatan dalam lajur Asal. Asal sepadan dengan sudut kiri bawah rantau ini. Untuk example, untuk menetapkan kawasan peletakan dengan koordinat (X1 Y1) sebagai (163 4), tentukan Asal sebagai X163_Y4. Perisian Intel Quartus Prime secara automatik mengira koordinat (X2 Y2) (kanan atas) untuk kawasan penempatan, berdasarkan ketinggian dan lebar yang anda tentukan.
   • Nota: Tutorial ini menggunakan koordinat (X1 Y1) – (163 4), dan ketinggian serta lebar 20 untuk kawasan penempatan. Tentukan sebarang nilai untuk kawasan peletakan. Pastikan bahawa rantau ini meliputi logik berkedip_led.
2. Dayakan pilihan Terpelihara dan Teras Sahaja.
3. Klik dua kali pada pilihan Rantau Penghalaan. Kotak dialog Tetapan Rantau Penghalaan Kunci Logik muncul.
4. Pilih Tetap dengan pengembangan untuk jenis Penghalaan. Memilih pilihan ini secara automatik memberikan panjang pengembangan 2.
   • Nota: Rantau penghalaan mestilah lebih besar daripada rantau peletakan, untuk memberikan fleksibiliti tambahan kepada Fitter apabila enjin mengarahkan persona yang berbeza.

Tetingkap Kawasan Kunci LogikSahkan bahawa blinking_led.qsf mengandungi tugasan berikut, sepadan dengan pelan lantai anda:

Maklumat Berkaitan
“Pelan Lantai Reka Bentuk Konfigurasi Semula Separa” dalam Panduan Pengguna Edisi Intel Quartus Prime Pro: Konfigurasi Semula Separa

Menambahkan Konfigurasi Semula Separa Pengawal Konfigurasi Luar Intel FPGA IP
Pengawal Konfigurasi Luaran Separa Konfigurasi Semula Intel FPGA IP antara muka dengan blok kawalan Intel Agilex PR untuk mengurus sumber aliran bit. Anda mesti menambah IP ini pada reka bentuk anda untuk melaksanakan konfigurasi luaran. Ikuti langkah ini untuk menambah Pengawal Konfigurasi Luar Konfigurasi Separa
Intel FPGA IP ke projek anda:

1. Taip Konfigurasi Semula Separa dalam medan carian Katalog IP (Tools ➤ IP Catalog).
2. Klik dua kali Konfigurasi Semula Separa Pengawal Konfigurasi Luar Intel FPGA IP.
3. Dalam kotak dialog Cipta Varian IP, taip external_host_pr_ip sebagai File nama, dan kemudian klik Cipta. Editor parameter muncul.
4. Untuk parameter Dayakan antara muka sibuk, pilih Lumpuhkan (tetapan lalai). Apabila anda perlu menggunakan isyarat ini, anda boleh menukar tetapan kepada Dayakan.

Dayakan Parameter Antara Muka Sibuk dalam Editor Parameter

1. klik File ➤ Simpan dan keluar dari editor parameter tanpa menjana sistem. Editor parameter menjana variasi IP external_host_pr_ip.ip file dan menambah file kepada projek berkedip_diterajui. AN 991: Konfigurasi Semula Separa melalui Pin Konfigurasi (Hos Luaran) Reka Bentuk Rujukan 750856 | 2022.11.14 AN 991:
   • Nota:
   • a. Jika anda menyalin external_host_pr_ip.ip file daripada direktori pr, edit blinking_led.qsf secara manual file untuk memasukkan baris berikut: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Letakkan IP_FILE tugasan selepas SDC_FILE tugasan (blinking_led. dc) dalam blinking_led.qsf anda file. Pesanan ini memastikan kekangan yang sesuai bagi teras IP Pengawal Konfigurasi Semula Separa.
   • Nota: Untuk mengesan jam, .sdc file untuk IP PR mesti mengikut mana-mana .sdc yang mencipta jam yang digunakan oleh teras IP. Anda memudahkan pesanan ini dengan memastikan bahawa .ip file untuk teras IP PR muncul selepas sebarang .ip files atau .sdc files yang anda gunakan untuk mentakrifkan jam ini dalam .qsf file untuk semakan projek Intel Quartus Prime anda. Untuk maklumat lanjut, rujuk Panduan Pengguna Penyelesaian IP Konfigurasi Semula Separa.

Mengemas kini Reka Bentuk Peringkat Atas

Untuk mengemas kini bahagian atas.sv file dengan contoh PR_IP:

1. Untuk menambah contoh external_host_pr_ip pada reka bentuk peringkat atas, nyahkomen blok kod berikut di bahagian atas.sv file:

Menentukan Persona
Reka bentuk rujukan ini mentakrifkan tiga persona berasingan untuk partition PR tunggal. Untuk menentukan dan memasukkan persona dalam projek anda:

1. Buat tiga SystemVerilog files, blinking_led.sv, blinking_led_slow.sv dan blinking_led_empty.sv dalam direktori kerja anda untuk tiga persona.

Persona Reka Bentuk Rujukan

Nota:

• blinking_led.sv sudah tersedia sebagai sebahagian daripada files anda menyalin daripada flat/ sub-direktori. Anda hanya boleh menggunakan semula ini file.
• Jika anda mencipta SystemVerilog files daripada Editor Teks Intel Quartus Prime, lumpuhkan butang Tambah file kepada pilihan projek semasa, apabila menyimpan files.

Mencipta Semakan

Aliran reka bentuk PR menggunakan ciri semakan projek dalam perisian Intel Quartus Prime. Reka bentuk awal anda ialah semakan asas, di mana anda mentakrifkan sempadan rantau statik dan kawasan boleh dikonfigurasikan semula pada FPGA. Daripada semakan asas, anda membuat berbilang semakan. Semakan ini mengandungi pelaksanaan yang berbeza untuk wilayah PR. Walau bagaimanapun, semua semakan pelaksanaan PR menggunakan peletakan peringkat atas dan hasil penghalaan yang sama daripada semakan asas. Untuk menyusun reka bentuk PR, anda mesti membuat semakan pelaksanaan PR untuk setiap persona. Selain itu, anda mesti menetapkan jenis semakan untuk setiap semakan. Jenis semakan yang tersedia ialah:

• Konfigurasi Semula Separa – Pangkalan
• Konfigurasi Semula Separa – Pelaksanaan Persona

Jadual berikut menyenaraikan nama semakan dan jenis semakan untuk setiap semakan:

Nama dan Jenis Semakan

Nama Semakan	Jenis Semakan
blinking_led.qsf	Konfigurasi Semula Separa – Pangkalan
blinking_led_default.qsf	Konfigurasi Semula Separa – Pelaksanaan Persona
blinking_led_slow.qsf	Konfigurasi Semula Separa – Pelaksanaan Persona
blinking_led_empty.qsf	Konfigurasi Semula Separa – Pelaksanaan Persona

Menetapkan Jenis Semakan Asas

1. Klik Projek ➤ Semakan.
2. Dalam Nama Semakan, pilih semakan blinking_led, dan kemudian klik Tetapkan Semasa.
3. Klik Guna. Semakan blinking_led dipaparkan sebagai semakan semasa.
4. Untuk menetapkan Jenis Semakan untuk blinking_led, klik Tugasan ➤ Tetapan ➤ Umum.
5. Untuk Jenis Semakan, pilih Konfigurasi Semula Separa – Pangkalan, dan kemudian klik OK.
6. Sahkan bahawa blinking_led.qsf kini mengandungi tugasan berikut: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Membuat Semakan Pelaksanaan

1. Untuk membuka kotak dialog Semakan, klik Projek ➤ Semakan.
2. Untuk membuat semakan baharu, klik dua kali < >.
3. Dalam nama Semakan, nyatakan blinking_led_default dan pilih blinking_led untuk Berdasarkan semakan.
4. Untuk jenis Semakan, pilih Konfigurasi Semula Separa – PersonaImplementation.

Mencipta Semakan

1. Begitu juga, tetapkan jenis Semakan untuk semakan blinking_led_slow dan blinking_led_empty.
2. Sahkan bahawa setiap .qsf file kini mengandungi tugasan berikut: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led where, place_holder ialah nama entiti lalai untuk semakan pelaksanaan PR yang baru dibuat.

Semakan Projek

Menyusun Semakan Asas

1. Untuk menyusun semakan asas, klik Pemprosesan ➤ Mulakan Penyusunan. Sebagai alternatif, arahan berikut menyusun semakan asas: quartus_sh –flow compile blinking_led -c blinking_led
2. Periksa aliran bit files yang menjana dalam output_files direktori.

Dijana Files

Nama	taip	Penerangan
blinking_led.sof	Pengaturcaraan asas file	Digunakan untuk konfigurasi asas cip penuh
berkedip_led.pr_partition.rbf	aliran bit PR file untuk persona asas	Digunakan untuk konfigurasi semula separa persona asas.
berkedip_led_static.qdb	.qdb pangkalan data file	Pangkalan data dimuktamadkan file digunakan untuk mengimport kawasan statik.

Maklumat Berkaitan

• “Pelan Lantai Reka Bentuk Konfigurasi Semula Separa” dalam Panduan Pengguna Edisi Intel Quartus Prime Pro: Konfigurasi Semula Separa
• “Menggunakan Kekangan Pelan Lantai Secara Berperingkat” dalam Panduan Pengguna Edisi Intel Quartus Prime Pro: Konfigurasi Semula Separa

Menyediakan Semakan Pelaksanaan PR
Anda mesti menyediakan semakan pelaksanaan PR sebelum anda boleh menyusun dan menjana aliran bit PR untuk pengaturcaraan peranti. Persediaan ini termasuk menambah kawasan statik .qdb file sebagai sumber file bagi setiap semakan pelaksanaan. Di samping itu, anda mesti menentukan entiti yang sepadan bagi rantau PR.

1. Untuk menetapkan semakan semasa, klik Projek ➤ Semakan, pilih blinking_led_default sebagai nama Semakan, dan kemudian klik Tetapkan Semasa.
2. Untuk mengesahkan sumber yang betul bagi setiap semakan pelaksanaan, klik Projek ➤Tambah/Alih Keluar Files dalam Projek. Blinking_led.sv file muncul dalam file senarai.

Files Halaman

1. Ulang langkah 1 hingga 2 untuk mengesahkan sumber semakan pelaksanaan yang lain files:

Nama Semakan Pelaksanaan	Sumber File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
berkelip_diterajui_perlahan	blinking_led_slow.sv

1. Untuk mengesahkan .qdb file dikaitkan dengan partition root, klik Assignments ➤ Design Partitions Window. Sahkan bahawa Pangkalan Data Partition File menentukan blinking_led_static.qdb file, atau klik dua kali Pangkalan Data Partition File sel untuk menentukan ini file. Sebagai alternatif, arahan berikut menetapkan ini file: set_instance_assignment -name QDB_FILE_PARTITION \ berkelip_led_static.qdb -kepada |
2. Dalam sel pengikat semula Entiti, nyatakan nama entiti setiap partition PR yang anda ubah dalam semakan pelaksanaan. Untuk semakan pelaksanaan blinking_led_default, nama entiti ialah blinking_led. Dalam tutorial ini, anda menulis ganti contoh u_blinking_led daripada kompilasi semakan asas dengan entiti blinking_led baharu.

Nota: Tugasan pengikat semula entiti pemegang tempat ditambahkan pada semakan pelaksanaan secara automatik. Walau bagaimanapun, anda mesti menukar nama entiti lalai dalam tugasan kepada nama entiti yang sesuai untuk reka bentuk anda.

Nama Semakan Pelaksanaan	Pengikatan semula Entiti
blinking_led_default	berkelip-kelip
berkelip_diterajui_perlahan	berkelip_diterajui_perlahan
blinking_led_empty	blinking_led_empty

Pengikat Semula Entiti

1. Untuk menyusun reka bentuk, klik Pemprosesan ➤ Mulakan Penyusunan. Sebagai alternatif, arahan berikut menyusun projek ini: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Ulangi langkah di atas untuk menyediakan semakan blinking_led_slow dan blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nota: Anda boleh menentukan sebarang tetapan khusus Fitter yang anda mahu gunakan semasa penyusunan pelaksanaan PR. Tetapan khusus fitter hanya memberi kesan kepada kesesuaian persona, tanpa menjejaskan kawasan statik yang diimport.

Pengaturcaraan Lembaga
Tutorial ini menggunakan papan pembangunan FPGA Intel Agilex F-Series di atas bangku simpanan, di luar slot PCIe* dalam mesin hos anda. Sebelum anda memprogramkan papan, pastikan anda telah menyelesaikan langkah berikut:

1. Sambungkan bekalan kuasa ke papan pembangunan FPGA Intel Agilex F-Series.
2. Sambungkan Kabel Muat Turun FPGA Intel antara port USB PC anda dan port Kabel Muat Turun FPGA Intel pada papan pembangunan.

Untuk menjalankan reka bentuk pada papan pembangunan FPGA Intel Agilex F-Series:

1. Buka perisian Intel Quartus Prime dan klik Alat ➤ Pengaturcara.
2. Dalam Pengaturcara, klik Persediaan Perkakasan dan pilih USB-Blaster.
3. Klik Auto Detect dan pilih peranti, AGFB014R24AR0.
4. Klik OK. Perisian Intel Quartus Prime mengesan dan mengemas kini Pengaturcara dengan tiga peranti FPGA pada papan.
5. Pilih peranti AGFB014R24AR0, klik Tukar File dan muatkan blinking_led_default.sof file.
6. Dayakan Program/Konfigurasikan untuk blinking_led_default.sof file.
7. Klik Mula dan tunggu bar kemajuan mencapai 100%.
8. Perhatikan LED pada papan berkelip pada kekerapan yang sama seperti reka bentuk rata asal.
9. Untuk memprogram kawasan PR sahaja, klik kanan pada blinking_led_default.sof file dalam Pengaturcara dan klik Tambah Pengaturcaraan PR File.
10. Pilih blinking_led_slow.pr_partition.rbf file.
11. Lumpuhkan Program/Konfigurasi untuk blinking_led_default.sof file.
12. Dayakan Program/Konfigurasikan untuk blinking_led_slow.pr_partition.rbf file dan klik Mula. Pada papan, perhatikan LED[0] dan LED[1] yang terus berkelip. Apabila bar kemajuan mencapai 100%, LED[2] dan LED[3] berkelip lebih perlahan.
13. Untuk memprogram semula kawasan PR, klik kanan pada .rbf file dalam Pengaturcara dan klik Tukar Pengaturcaraan PR File.
14. Pilih .rbf files untuk dua persona yang lain memerhati tingkah laku di papan tulis. Memuatkan blinking_led_default.rbf file menyebabkan LED berkelip pada frekuensi tertentu dan memuatkan blinking_led_empty.rbf file menyebabkan LED kekal HIDUP.

Memprogramkan Papan Pembangunan FPGA Intel Agilex F-SeriesAliran Pengujian Perkakasan

Urutan berikut menerangkan aliran ujian perkakasan reka bentuk rujukan.
Persediaan Perkakasan Hos Luaran Peranti Intel Agilex

Program Pembantu FPGA (Hos Luaran)
Urutan berikut menerangkan pengaturcaraan FPGA pembantu yang beroperasi sebagai hos luaran proses PR:

1. Tentukan tetapan antara muka penstriman Avalon yang sepadan dengan mod yang anda pilih (x8, x16 atau x32).
2. Mulakan platform dengan memprogramkan pembantu FPGA menggunakan Intel Quartus Prime Programmer dan kabel konfigurasi yang disambungkan.
3. Menggunakan FPGA pembantu, baca isyarat CONF_DONE dan AVST_READY. CONF_DONE hendaklah 0, AVST_READY hendaklah 1. Logik tinggi pada pin ini menunjukkan SDM bersedia untuk menerima data daripada hos luaran. Output ini adalah sebahagian daripada I/O SDM.

Nota: Pin CONF_DONE memberi isyarat kepada hos luaran bahawa pemindahan aliran bit berjaya. Gunakan isyarat ini hanya untuk memantau proses konfigurasi cip penuh. Rujuk Panduan Pengguna Konfigurasi Intel Agilex untuk maklumat lanjut tentang pin ini.

Programkan FPGA DUT dengan SOF Cip Penuh melalui Hos Luaran Urutan berikut menerangkan pengaturcaraan DUT FPGA dengan Objek SRAM cip penuh File (.sof) menggunakan antara muka penstriman Avalon hos:

1. Tulis aliran bit cip penuh ke dalam memori luaran DDR4 pembantu FPGA (hos luaran).
2. Konfigurasikan DUT FPGA dengan cip penuh .sof menggunakan antara muka penstriman Avalon (x8, x16, x32).
3. Baca status isyarat konfigurasi DUT FPGA. CONF_DONE hendaklah 1, AVST_READY hendaklah 0.

Spesifikasi Masa: Konfigurasi Semula Separa Pengawal Luar Intel FPGA IP

Program DUT FPGA dengan Persona Pertama melalui Hos Luaran

1. Gunakan pembekuan pada kawasan PR sasaran dalam FPGA DUT.
2. Menggunakan Konsol Sistem Intel Quartus Prime, tegaskan pr_request untuk memulakan konfigurasi semula separa. AVST_READY hendaklah 1.
3. Tulis aliran bit PR persona pertama ke dalam memori luaran DDR4 pembantu FPGA (hos luaran).
4. Menggunakan antara muka penstriman Avalon (x8, x16, x32), konfigurasi semula DUT FPGA dengan aliran bit persona pertama.
5. Untuk memantau status PR, klik Alat ➤ Konsol Sistem untuk melancarkan Konsol Sistem. Dalam Konsol Sistem, pantau status PR:
   • pr_error ialah 2—konfigurasi semula dalam proses.
   • pr_error ialah 3—konfigurasi semula selesai.
6. Sapukan nyahbeku pada kawasan PR dalam DUT FPGA.

Nota: Jika ralat berlaku semasa operasi PR, seperti kegagalan dalam semakan versi atau semakan kebenaran, operasi PR ditamatkan.

Maklumat Berkaitan

• Panduan Pengguna Konfigurasi Intel Agilex
• Panduan Pengguna Intel Quartus Prime Pro Edition: Alat Nyahpepijat

Sejarah Semakan Dokumen untuk AN 991: Konfigurasi Semula Separa melalui Pin Konfigurasi (Hos Luaran) Reka Bentuk Rujukan untuk Papan Pembangunan FPGA Intel Agilex F-Series

Versi Dokumen	Versi Intel Quartus Prime	Perubahan
2022.11.14	22.3	• Keluaran awal.

AN 991: Konfigurasi Semula Separa melalui Pin Konfigurasi (Hos Luaran) Reka Bentuk Rujukan: untuk Papan Pembangunan FPGA Intel Agilex F-Series

Jawapan kepada Soalan Lazim Teratas:

• Q Apakah PR melalui pin konfigurasi?
• A Konfigurasi Hos Luaran pada halaman 3
• Q Apakah yang saya perlukan untuk reka bentuk rujukan ini?
• A Keperluan Reka Bentuk Rujukan pada halaman 6
• Q Di manakah saya boleh mendapatkan reka bentuk rujukan?
• A Keperluan Reka Bentuk Rujukan pada halaman 6
• Q Bagaimanakah saya melaksanakan PR melalui konfigurasi luaran?
• A Panduan Reka Bentuk Rujukan pada halaman 6
• Q Apakah persona PR?
• A Mentakrifkan Persona pada halaman 11
• Q Bagaimanakah saya memprogramkan papan?
• A Program Lembaga pada halaman 17
• Q Apakah isu dan batasan PR yang diketahui?
• A Forum Sokongan Intel FPGA: PR
• Q Adakah anda mempunyai latihan mengenai PR?
• A Katalog Latihan Teknikal Intel FPGA

Versi Dalam Talian Hantar Maklum Balas

• ID: 750856
• Versi: 2022.11.14

Dokumen / Sumber

intel 750856 Agilex FPGA Development Board [pdf] Panduan Pengguna 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Rujukan

• Manual Pengguna