Плата разработки Intel 750856 Agilex FPGA
Информация о продукте
Этот эталонный дизайн предназначен для платы разработки FPGA Intel Agilex F-серии. Он использует контроллер внешней конфигурации Intel FPGA IP с частичной реконфигурацией и имеет простую область PR. Установка оборудования внешнего хоста устройства Intel Agilex состоит из внешнего устройства (вспомогательной FPGA), проверяемого устройства FPGA и конструкции внешнего хоста. Хост-дизайн внешнего устройства отвечает за хостинг процесса PR. Выводы PR используются для подключения обоих устройств и могут быть любыми доступными пользовательскими входами/выходами.
Инструкции по применению продукта
Конфигурация внешнего хоста
Чтобы выполнить настройку внешнего хоста, выполните следующие действия:
- Создайте хост-проект на внешнем устройстве для размещения процесса PR.
- Подключите контакты PR внешнего устройства к контроллеру внешней конфигурации Intel FPGA IP с частичной реконфигурацией в тестируемом устройстве FPGA.
- Потоковая передача данных конфигурации из конструкции хоста на контакты потокового интерфейса Intel Agilex Avalon, которые соответствуют сигналам подтверждения связи PR от IP.
Частичная реконфигурация с помощью операций с конфигурационными выводами
Следующая последовательность описывает операцию частичной реконфигурации через конфигурационные контакты:
- Подтвердите вывод pr_request, подключенный к контроллеру внешней конфигурации частичной реконфигурации Intel FPGA IP.
- IP выдает сигнал занятости, чтобы указать, что процесс PR продолжается (необязательно).
- Если система конфигурации готова к операции PR, устанавливается вывод avst_ready, указывающий, что она готова принимать данные.
- Передавайте данные конфигурации PR через контакты avst_data и контакт avst_valid, следуя спецификации потоковой передачи Avalon для передачи данных с противодавлением.
- Потоковая передача останавливается, когда пин avst_ready деактивирован.
- Отмените подтверждение вывода avst_ready, чтобы указать, что для операции PR больше не требуются данные.
- Контроллер внешней конфигурации частичной реконфигурации Intel FPGA IP отменяет сигнал занятости, указывая на завершение процесса (необязательно).
Частичная реконфигурация с помощью контактов конфигурации (внешний хост) Эталонный дизайн
В этом примечании к применению демонстрируется частичная реконфигурация с помощью контактов конфигурации (внешний хост) на макетной плате Intel® Agilex® F-Series FPGA.
Эталонный дизайн законченview
Функция частичной реконфигурации (PR) позволяет динамически переконфигурировать часть FPGA, в то время как оставшаяся конструкция FPGA продолжает функционировать. Вы можете создать несколько персонажей для определенного региона в своем дизайне, которые не повлияют на работу в областях за пределами этого региона. Эта методология эффективна в системах, где несколько функций совместно используют одни и те же ресурсы устройства FPGA. Текущая версия программного обеспечения Intel Quartus® Prime Pro Edition представляет новый упрощенный процесс компиляции для частичной реконфигурации. Этот эталонный проект Intel Agilex использует контроллер внешней конфигурации Intel FPGA IP с частичной реконфигурацией и имеет простую область PR.
Настройка оборудования внешнего хоста устройства Intel Agilex
Конфигурация внешнего хоста
В конфигурации внешнего хоста необходимо сначала создать дизайн хоста на внешнем устройстве для размещения процесса PR, как показано в разделе «Настройка аппаратного обеспечения внешнего хоста устройства Intel Agilex». Конфигурация хоста передает данные конфигурации на выводы интерфейса потоковой передачи Intel Agilex Avalon, которые соответствуют сигналам установления связи PR, поступающим от внешнего контроллера конфигурации частичной реконфигурации Intel FPGA IP. Выводы PR, которые вы используете для подключения обоих устройств, могут быть любыми доступными пользовательскими входами/выходами.
Следующая последовательность описывает частичную реконфигурацию с помощью конфигурационных контактов:
- Сначала установите контакт pr_request, который подключен к контроллеру внешней конфигурации частичной реконфигурации Intel FPGA IP.
- IP выдает сигнал занятости, чтобы указать, что процесс PR продолжается (необязательно).
- Если система конфигурации готова к операции PR, устанавливается вывод avst_ready, указывающий, что она готова принимать данные.
- Начните передавать данные конфигурации PR по контактам avst_data и avst_valid, соблюдая при этом спецификацию потоковой передачи Avalon для передачи данных с противодавлением.
- Потоковая передача прекращается всякий раз, когда вывод avst_ready снимается.
- После потоковой передачи всех данных конфигурации вывод avst_ready деактивируется, указывая, что для операции PR больше не требуются данные.
- Контроллер внешней конфигурации частичной реконфигурации Intel FPGA IP передает сигнал занятости, указывая на завершение процесса (необязательно).
- Вы можете проверить контакты pr_done и pr_error, чтобы убедиться, что операция PR завершилась успешно. Если возникает ошибка, например сбой при проверке версии и авторизации, операция PR завершается.
Сопутствующая информация
- Комплект для разработки ПЛИС Intel Agilex серии F Web Страница
- Руководство пользователя комплекта разработки FPGA Intel Agilex F-Series
- Руководство пользователя Intel Quartus Prime Pro Edition: Частичная реконфигурация
Частичная реконфигурация Внешний контроллер конфигурации Intel FPGA IP
Контроллер внешней конфигурации частичной реконфигурации должен использовать контакты конфигурации для потоковой передачи данных PR для работы PR. Необходимо подключить все порты верхнего уровня контроллера внешней конфигурации Intel FPGA IP с частичной реконфигурацией к контакту pr_request, чтобы обеспечить подтверждение связи хоста с диспетчером безопасных устройств (SDM) из ядра. SDM определяет, какие типы контактов конфигурации использовать в соответствии с настройками MSEL.
Частичная реконфигурация Внешний контроллер конфигурации Intel FPGA IP
Частичная реконфигурация Настройки параметров внешнего контроллера конфигурации
| Параметр | Ценить | Описание |
| Включить занятый интерфейс | Давать возможность or
Запрещать |
Позволяет включать или отключать интерфейс занятости, который выдает сигнал, указывающий, что обработка PR выполняется во время внешней настройки.
Настройка по умолчанию: Запрещать. |
Частичная реконфигурация портов внешнего контроллера конфигурации
| Имя порта | Ширина | Направление | Функция |
| pr_request | 1 | Вход | Указывает, что процесс PR готов к началу. Сигнал представляет собой канал, не синхронизированный с каким-либо тактовым сигналом. |
| pr_error | 2 | Выход | Указывает на частичную ошибку реконфигурации.:
• 2'b01 – общая ошибка PR. • 2'b11 — ошибка несовместимого битового потока. Эти сигналы не синхронизированы ни с одним источником синхронизации. |
| pr_done | 1 | Выход | Указывает, что процесс PR завершен. Сигнал представляет собой канал, не синхронизированный с каким-либо тактовым сигналом. |
| start_addr | 1 | Вход | Указывает начальный адрес данных PR в Active Serial Flash. Вы включаете этот сигнал, выбрав либо Авалон®-ST or Активный серийный номер для Включите контакты Avalon-ST или активные последовательные контакты параметр. Сигнал является каналом, не синхронизированным с каким-либо тактовым сигналом. |
| перезагрузить | 1 | Вход | Активный высокий, синхронный сигнал сброса. |
| out_clk | 1 | Выход | Источник тактового сигнала, который генерируется из внутреннего генератора. |
| занятый | 1 | Выход | IP утверждает этот сигнал, чтобы указать, что идет передача данных PR. Вы включаете этот сигнал, выбрав Давать возможность для Включить занятой интерфейс параметр. |
Требования к эталонному проекту
Для использования этого эталонного проекта требуется следующее:
- Установка Intel Quartus Prime Pro Edition версии 22.3 с поддержкой семейства устройств Intel Agilex.
- Подключение к плате разработки FPGA Intel Agilex F-Series на стенде.
- Загрузка проекта example доступен в следующем месте: https://github.com/intel/fpga-partial-reconfig.
Чтобы скачать дизайн-эксampль:
- Щелкните Клонировать или загрузить.
- Нажмите «Загрузить ZIP». Разархивируйте файл fpga-partial-reconfig-master.zip. file.
- Перейдите во вложенную папку Tutorials/agilex_external_pr_configuration, чтобы получить доступ к эталонному проекту.
Пошаговое руководство по эталонному дизайну
Следующие шаги описывают реализацию частичной реконфигурации через контакты конфигурации (внешний хост) на плате разработки FPGA Intel Agilex серии F:
- Шаг 1: Начиная
- Шаг 2: Создание раздела дизайна
- Шаг 3: Распределение регионов размещения и маршрутизации
- Шаг 4: Добавление IP-адреса внешнего контроллера конфигурации частичной реконфигурации
- Шаг 5: Определение персонажей
- Шаг 6: Создание редакций
- Шаг 7: Компиляция базовой версии
- Шаг 8: Подготовка изменений реализации PR
- Шаг 9: Программирование платы
Шаг 1: Начало работы
Чтобы скопировать эталонный дизайн files в вашу рабочую среду и скомпилируйте плоский дизайн blinking_led:
- Создайте в своей рабочей среде каталог agilex_pcie_devkit_blinking_led_pr.
- Скопируйте загруженную подпапку Tutorials/agilex_pcie_devkit_blinking_led/flat в каталог agilex_pcie_devkit_blinking_led_pr.
- В программном обеспечении Intel Quartus Prime Pro Edition нажмите File ➤ Откройте проект и выберите blinking_led.qpf.
- Чтобы разработать иерархию плоского проекта, выберите «Обработка» ➤ «Пуск» ➤ «Начать анализ и синтез». Альтернативно, в командной строке выполните следующую команду: quartus_syn мигающий_лед -c мигающий_лед
Создание раздела дизайна
Вы должны создать разделы дизайна для каждого региона PR, который вы хотите частично реконфигурировать. Следующие шаги создают раздел дизайна для экземпляра u_blinking_led.
Создание дизайнерских разделов
- Щелкните правой кнопкой мыши экземпляр u_blinking_led в Навигаторе проекта и выберите «Раздел проекта» ➤ «Реконфигурируемый». Значок раздела проекта отображается рядом с каждым экземпляром, установленным в качестве раздела.
- Нажмите «Назначения» ➤ «Окно проектирования разделов». В окне отображаются все проектные разделы проекта.
- Отредактируйте имя раздела в окне «Проектирование разделов», дважды щелкнув имя. Для этого эталонного проекта переименуйте имя раздела в pr_partition.
- Примечание: При создании раздела программное обеспечение Intel Quartus Prime автоматически создает имя раздела на основе имени экземпляра и пути иерархии. Это имя раздела по умолчанию может варьироваться в зависимости от экземпляра.
- Чтобы экспортировать завершенную статическую область из компиляции базовой версии, дважды щелкните запись root_partition в окне Post Final Export. File столбец и введитеblinking_led_static. БДБ.
Экспорт постфинального снимка в окне Design Partitions
Убедитесь, что blinking_led.qsf содержит следующие назначения, соответствующие реконфигурируемому разделу дизайна:
Сопутствующая информация
«Создание проектных разделов» в руководстве пользователя Intel Quartus Prime Pro Edition: частичная реконфигурация
Выделение места размещения и региона маршрутизации для раздела PR
Для каждой базовой версии, которую вы создаете, поток проектирования PR помещает соответствующее ядро персоны в область раздела PR. Чтобы найти и назначить регион PR на плане устройства для вашей базовой версии:
- Щелкните правой кнопкой мыши экземпляр u_blinking_led в Навигаторе проекта и выберите «Область логической блокировки» ➤ «Создать новую область логической блокировки». Регион появится в окне «Регионы логической блокировки».
- Ваша область размещения должна включать в себя логику мигающего_света. Выберите область размещения, найдя узел в Chip Planner. Щелкните правой кнопкой мыши имя региона u_blinking_led в окне «Регионы логической блокировки» и выберите
«Найти узел» ➤ «Найти в Chip Planner». Область u_blinking_led имеет цветовую маркировку.
Расположение узла Chip Planner для blinking_led
- В окне «Области логической блокировки» укажите координаты региона размещения в столбце «Начало». Начало координат соответствует левому нижнему углу области. Для бывшегоample, чтобы установить область размещения с координатами (X1 Y1) как (163 4), укажите Origin как X163_Y4. Программное обеспечение Intel Quartus Prime автоматически вычисляет координаты (X2 Y2) (вверху справа) для области размещения на основе указанных вами высоты и ширины.
- Примечание: В этом уроке используются координаты (X1 Y1) — (163 4), а также высота и ширина 20 для области размещения. Определите любое значение для региона размещения. Убедитесь, что область охватывает логику мигающего_света.
- Включите параметры «Зарезервировано» и «Только для ядра».
- Дважды щелкните параметр «Регион маршрутизации». Появится диалоговое окно «Настройки области маршрутизации Logic Lock».
- Выберите Фиксированный с расширением для Типа маршрутизации. При выборе этого параметра длина расширения автоматически назначается равной 2.
- Примечание: Область маршрутизации должна быть больше, чем область размещения, чтобы обеспечить дополнительную гибкость для Fitter, когда механизм маршрутизирует разных пользователей.
Окно «Области логической блокировки»
Убедитесь, что blinking_led.qsf содержит следующие назначения, соответствующие вашей планировке:
Сопутствующая информация
«План проекта частичной реконфигурации» в Руководстве пользователя Intel Quartus Prime Pro Edition: Частичная реконфигурация
Добавление внешнего контроллера конфигурации частичной реконфигурации Intel FPGA IP
Контроллер внешней конфигурации частичной реконфигурации Intel FPGA IP взаимодействует с блоком управления Intel Agilex PR для управления источником битового потока. Вы должны добавить этот IP-адрес в свой проект для реализации внешней конфигурации. Выполните следующие действия, чтобы добавить контроллер внешней конфигурации частичной реконфигурации.
Intel FPGA IP для вашего проекта:
- Введите «Частичная реконфигурация» в поле поиска «Каталог IP» («Инструменты» ➤ «Каталог IP»).
- Дважды щелкните Частичная реконфигурация внешнего контроллера конфигурации Intel FPGA IP.
- В диалоговом окне «Создать вариант IP» введите external_host_pr_ip в качестве File имя и нажмите кнопку Создать. Появится редактор параметров.
- Для параметра «Включить занятой интерфейс» выберите «Отключить» (настройка по умолчанию). Если вам нужно использовать этот сигнал, вы можете переключить настройку на «Включить».
Включить параметр занятого интерфейса в редакторе параметров
- Нажмите File ➤ Сохраните и выйдите из редактора параметров без создания системы. Редактор параметров генерирует вариант IP external_host_pr_ip.ip. file и добавляет file в проект моргания_led. AN 991: Частичная реконфигурация с помощью контактов конфигурации (внешний хост), эталонный дизайн 750856 | 2022.11.14 АН 991:
- Примечание:
- a. Если вы копируете external_host_pr_ip.ip file из каталога pr отредактируйте вручную blinking_led.qsf file включить следующую строку: set_global_assignment -name IP_FILE pr_ip.ip
- b. Разместите IP_FILE присвоение после SDC_FILE назначения (blinking_led. dc) в вашемblinking_led.qsf file. Такой порядок обеспечивает надлежащее ограничение IP-ядра контроллера частичной реконфигурации.
- Примечание: Чтобы обнаружить часы, файл .sdc file для IP-адреса PR должен следовать любой .sdc, который создает часы, используемые ядром IP. Вы облегчаете этот заказ, гарантируя, что .ip file для ядра PR IP появляется после любого .ip fileс или .sdc files, которые вы используете для определения этих часов в .qsf file для вашей версии проекта Intel Quartus Prime. Дополнительные сведения см. в Руководстве пользователя IP-решений с частичной реконфигурацией.
Обновление дизайна верхнего уровня
Обновить top.sv file с экземпляром PR_IP:
- Чтобы добавить экземпляр external_host_pr_ip в проект верхнего уровня, раскомментируйте следующие блоки кода в файле top.sv. file:
Определение персонажей
Этот эталонный дизайн определяет три отдельных персонажа для одного раздела PR. Чтобы определить и включить персонажей в свой проект:
- Создайте три SystemVerilog files, Blinking_led.sv, Blinking_led_slow.sv и Blinking_led_empty.sv в вашем рабочем каталоге для трех персонажей.
Персонажи эталонного дизайна
Примечание:
- Blinking_led.sv уже доступен как часть files вы копируете из подкаталога flat/. Вы можете просто повторно использовать это file.
- Если вы создаете SystemVerilog files из текстового редактора Intel Quartus Prime, отключите кнопку Добавить file к текущему варианту проекта, при сохранении files.
Создание редакций
Процесс проектирования PR использует функцию пересмотра проекта в программном обеспечении Intel Quartus Prime. Ваш первоначальный проект — это базовая версия, в которой вы определяете границы статических и реконфигурируемых областей на FPGA. Из базовой ревизии вы создаете несколько ревизий. Эти версии содержат различные реализации для регионов PR. Однако все версии реализации PR используют одни и те же результаты размещения и маршрутизации верхнего уровня из базовой версии. Для составления PR-проекта необходимо создать версию реализации PR для каждого персонажа. Кроме того, необходимо назначить типы редакций для каждой ревизии. Доступные типы ревизий:
- Частичная реконфигурация — база
- Частичная реконфигурация — реализация персоны
В следующей таблице перечислены имена и типы редакций для каждой из редакций:
Имена и типы ревизий
| Название редакции | Тип ревизии |
| моргание_led.qsf | Частичная реконфигурация — база |
| моргание_led_default.qsf | Частичная реконфигурация — реализация персоны |
| моргание_led_slow.qsf | Частичная реконфигурация — реализация персоны |
| моргание_led_empty.qsf | Частичная реконфигурация — реализация персоны |
Установка базового типа редакции
- Нажмите «Проект» ➤ «Редакции».
- В поле «Имя ревизии» выберите ревизию моргания_led и нажмите «Установить текущую».
- Нажмите Применить. Версия мигания_led отображается как текущая версия.
- Чтобы установить тип редакции дляblinking_led, выберите «Назначения» ➤ «Настройки» ➤ «Общие».
- В качестве типа редакции выберите «Частичная реконфигурация — базовая» и нажмите «ОК».
- Убедитесь, что файлblinking_led.qsf теперь содержит следующее назначение: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE
Создание ревизий реализации
- Чтобы открыть диалоговое окно «Редакции», выберите «Проект» ➤ «Редакции».
- Чтобы создать новую редакцию, дважды щелкните < >.
- В поле «Имя версии» укажите «blinking_led_default» и выберите «blinking_led» для параметра «На основе версии».
- В качестве типа редакции выберите Частичная реконфигурация — PersonaImplementation.
Создание редакций
- Аналогичным образом установите тип редакции для ревизий моргания_led_slow и моргания_led_empty.
- Убедитесь, что каждый .qsf file теперь содержит следующее присвоение: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ Place_holder -to u_blinking_led где Place_holder — это имя объекта по умолчанию для вновь созданной версии реализации PR.
Изменения проекта
Компиляция базовой версии
- Чтобы скомпилировать базовую версию, нажмите «Обработка» ➤ «Начать компиляцию». В качестве альтернативы, следующая команда компилирует базовую версию: quartus_sh –flow компилировать моргание_лед -c мигание_лед
- Проверьте битовый поток files, которые генерируются в output_fileкаталог с.
Сгенерировано Files
| Имя | Тип | Описание |
| моргание_led.sof | Базовое программирование file | Используется для полночиповой базовой конфигурации |
| моргание_led.pr_partition.rbf | PR битовый поток file для основного персонажа | Используется для частичной реконфигурации базовой персоны. |
| моргание_led_static.qdb | база данных .qdb file | Окончательная база данных file используется для импорта статического региона. |
Сопутствующая информация
- «План проекта частичной реконфигурации» в Руководстве пользователя Intel Quartus Prime Pro Edition: Частичная реконфигурация
- «Пошаговое применение ограничений плана этажа» в Руководстве пользователя Intel Quartus Prime Pro Edition: Частичная реконфигурация
Подготовка редакций реализации PR
Вы должны подготовить ревизии реализации PR, прежде чем сможете скомпилировать и сгенерировать битовый поток PR для программирования устройства. Эта настройка включает добавление статического региона .qdb file как источник file для каждой версии реализации. Кроме того, необходимо указать соответствующую сущность региона PR.
- Чтобы установить текущую версию, нажмите «Проект» ➤ «Редакции», выберите «blinking_led_default» в качестве имени версии, а затем нажмите «Установить текущую».
- Чтобы проверить правильный источник для каждой версии реализации, выберите «Проект» ➤ «Добавить/удалить». Fileс в проекте. blinking_led.sv file появляется в file список.
Files Страница
- Повторите шаги 1–2, чтобы проверить другой источник версии реализации. files:
| Имя версии реализации | Источник File |
| мигающий_светодиод_по умолчанию | моргание_led.sv |
| мигающий_светодиод_пустой | моргание_led_empty.sv |
| моргание_led_slow | моргание_led_slow.sv |
- Чтобы проверить .qdb file связанный с корневым разделом, выберите «Назначения» ➤ «Окно проектирования разделов». Убедитесь, что база данных разделов File указывает blinking_led_static.qdb fileили дважды щелкните базу данных разделов File ячейка, чтобы указать это file. Альтернативно, следующая команда назначает это file: set_instance_assignment -name QDB_FILE_PARTITION \ моргание_led_static.qdb -to |
- В ячейке Повторная привязка объекта укажите имя объекта каждого раздела PR, который вы меняете в версии реализации. Для версии реализации моргания_led_default имя объекта — моргание_led. В этом руководстве вы перезапишете экземпляр u_blinking_led из компиляции базовой ревизии новым объектомblinking_led.
Примечание: Назначение повторной привязки сущности-заполнителя автоматически добавляется в версию реализации. Однако вам необходимо изменить имя объекта по умолчанию в задании на имя объекта, подходящее для вашего проекта.
| Имя версии реализации | Повторная привязка объекта |
| мигающий_светодиод_по умолчанию | мигающий_светодиод |
| моргание_led_slow | моргание_led_slow |
| мигающий_светодиод_пустой | мигающий_светодиод_пустой |
Перепривязка сущности
- Чтобы скомпилировать проект, нажмите «Обработка» ➤ «Начать компиляцию». В качестве альтернативы этот проект компилируется следующей командой: quartus_sh –flow компилировать мигающий_led –c мигающий_led_default
- Повторите вышеуказанные шаги для подготовки ревизийblinking_led_slow иblinking_led_empty: quartus_sh –flow compileblinking_led –cblinking_led_slow quartus_sh –flow compileblinking_led –cblinking_led_empt
Примечание: Вы можете указать любые специальные настройки Fitter, которые вы хотите применить во время компиляции реализации PR. Специальные настройки установщика влияют только на соответствие персоны, не затрагивая импортированную статическую область.
Программирование платы
В этом руководстве используется плата разработки FPGA Intel Agilex F-серии, установленная за пределами слота PCIe* на вашем хост-компьютере. Прежде чем программировать плату, убедитесь, что вы выполнили следующие шаги:
- Подключите источник питания к плате разработки FPGA Intel Agilex F-серии.
- Подключите кабель загрузки Intel FPGA к USB-порту вашего ПК и порту кабеля загрузки Intel FPGA на плате разработки.
Чтобы запустить проект на плате разработки Intel Agilex F-Series FPGA:
- Откройте программное обеспечение Intel Quartus Prime и выберите «Инструменты» ➤ «Программист».
- В программаторе нажмите «Настройка оборудования» и выберите «USB-Blaster».
- Нажмите «Автоопределение» и выберите устройство AGFB014R24AR0.
- Нажмите ОК. Программное обеспечение Intel Quartus Prime обнаруживает и обновляет программатор с тремя устройствами FPGA на плате.
- Выберите устройство AGFB014R24AR0, нажмите «Изменить». File и загрузите blinking_led_default.sof file.
- Включить программирование/настройку дляblinking_led_default.sof file.
- Нажмите «Пуск» и подождите, пока индикатор выполнения не достигнет 100%.
- Наблюдайте, как светодиоды на плате мигают с той же частотой, что и исходная плоская конструкция.
- Чтобы запрограммировать только регион PR, щелкните правой кнопкой мыши файлblinking_led_default.sof. file в Programmer и нажмите Add PR Programming File.
- Выберите мигающий_led_slow.pr_partition.rbf. file.
- Отключить программу/настроить дляblinking_led_default.sof file.
- Включить программирование/настройку дляblinking_led_slow.pr_partition.rbf file и нажмите «Пуск». На плате наблюдайте, как светодиоды [0] и светодиоды [1] продолжают мигать. Когда индикатор выполнения достигает 100%, светодиоды[2] и светодиоды[3] мигают медленнее.
- Чтобы перепрограммировать регион PR, щелкните правой кнопкой мыши файл .rbf. file в программаторе и нажмите «Изменить программу PR». File.
- Выберите .rbf files для двух других персонажей наблюдать за поведением на доске. Загрузка blinking_led_default.rbf file заставляет светодиоды мигать с определенной частотой, а загрузка файла blinking_led_empty.rbf file заставляет светодиоды оставаться включенными.
Программирование платы разработки FPGA Intel Agilex F-Series
Процесс тестирования оборудования
Следующие последовательности описывают процесс тестирования оборудования эталонного проекта.
Настройка оборудования внешнего хоста устройства Intel Agilex
Программирование вспомогательной FPGA (внешний хост)
Следующая последовательность описывает программирование вспомогательной FPGA, которая работает как внешний хост процесса PR:
- Укажите настройку интерфейса потоковой передачи Avalon, соответствующую выбранному вами режиму (x8, x16 или x32).
- Инициализируйте платформу, запрограммировав вспомогательную FPGA с помощью программатора Intel Quartus Prime и подключенного кабеля конфигурации.
- Используя вспомогательную FPGA, прочитайте сигналы CONF_DONE и AVST_READY. CONF_DONE должен быть 0, AVST_READY должен быть 1. Высокий логический уровень на этом выводе указывает, что SDM готов принимать данные от внешнего хоста. Этот выход является частью ввода-вывода SDM.
Примечание: Вывод CONF_DONE сигнализирует внешнему хосту об успешной передаче битового потока. Используйте эти сигналы только для мониторинга полного процесса настройки чипа. Дополнительную информацию об этом контакте см. в Руководстве пользователя по настройке Intel Agilex.
Программирование DUT FPGA с полнокристальным SOF через внешний хост Следующая последовательность описывает программирование DUT FPGA с полнокристальным объектом SRAM. File (.sof) с использованием интерфейса потоковой передачи хоста Avalon:
- Запишите полный битовый поток чипа во внешнюю память DDR4 вспомогательной FPGA (внешний хост).
- Настройте DUT FPGA с полным чипом .sof, используя потоковый интерфейс Avalon (x8, x16, x32).
- Считайте сигналы конфигурации DUT FPGA. CONF_DONE должен быть 1, AVST_READY должен быть 0.
Характеристики синхронизации: частичная реконфигурация внешнего контроллера Intel FPGA IP
Запрограммируйте DUT FPGA с помощью First Persona через внешний хост
- Примените замораживание целевой области PR в DUT FPGA.
- Используя системную консоль Intel Quartus Prime, подтвердите pr_request, чтобы начать частичную реконфигурацию. AVST_READY должно быть 1.
- Запишите первый битовый поток PR-персонажа во внешнюю память DDR4 вспомогательной FPGA (внешний хост).
- Используя потоковый интерфейс Avalon (x8, x16, x32), переконфигурируйте DUT FPGA с первым битовым потоком персоны.
- Чтобы отслеживать состояние PR, выберите «Инструменты» ➤ «Системная консоль», чтобы запустить «Системную консоль». В системной консоли следите за статусом PR:
- pr_error равен 2 — выполняется реконфигурация.
- pr_error равен 3 — реконфигурация завершена.
- Примените разморозку в регионе PR в DUT FPGA.
Примечание: Если во время операции PR возникает ошибка, такая как сбой проверки версии или проверки авторизации, операция PR завершается.
Сопутствующая информация
- Руководство пользователя по настройке Intel Agilex
- Руководство пользователя Intel Quartus Prime Pro Edition: Инструменты отладки
История изменений документа для AN 991: Частичная реконфигурация с помощью контактов конфигурации (внешний хост) Эталонный проект для макетной платы Intel Agilex серии F FPGA
| Версия документа | Версия Intel Quartus Prime | Изменения |
| 2022.11.14 | 22.3 | • Изначальный выпуск. |
AN 991: Частичная реконфигурация с помощью контактов конфигурации (внешний хост). Эталонный дизайн: для платы разработки FPGA Intel Agilex серии F.
Ответы на популярные вопросы:
- Q Что такое PR через контакты конфигурации?
- A Конфигурация внешнего хоста на стр. 3
- Q Что мне нужно для этого эталонного проекта?
- A Эталонные требования к проекту на стр. 6.
- Q Где я могу получить эталонный дизайн?
- A Эталонные требования к проекту на стр. 6.
- Q Как выполнить PR через внешнюю конфигурацию?
- A Эталонное пошаговое руководство по проектированию на стр. 6
- Q Что такое пиар-персона?
- A Определение персон на стр. 11
- Q Как запрограммировать плату?
- A Программирование платы на стр. 17.
- Q Каковы известные проблемы и ограничения PR?
- A Форумы поддержки Intel FPGA: PR
- Q Есть ли у вас обучение по PR?
- A Каталог технического обучения Intel FPGA
Онлайн-версия Отправить отзыв
- ИДЕНТИФИКАТОР: 750856
- Версия: 2022.11.14
Документы/Ресурсы
 |
Плата разработки ПЛИС Intel 750856 Agilex [pdf] Руководство пользователя 750856, 750857, 750856 Совет по развитию Agilex FPGA, Совет по развитию Agilex FPGA, Совет по развитию FPGA, Совет по развитию, Совет |