اینتل 750856 Agilex FPGA برد توسعه

اطلاعات محصول

این طراحی مرجع برای برد توسعه FPGA سری F اینتل Agilex است. این از کنترلر پیکربندی خارجی پیکربندی مجدد جزئی اینتل FPGA IP استفاده می کند و دارای یک منطقه روابط عمومی ساده است. راه اندازی سخت افزار میزبان خارجی دستگاه Intel Agilex از یک دستگاه خارجی (Helper FPGA)، یک DUT FPGA و طراحی میزبان خارجی شما تشکیل شده است. طراحی میزبان در دستگاه خارجی وظیفه میزبانی فرآیند روابط عمومی را بر عهده دارد. پین‌های PR برای اتصال هر دو دستگاه استفاده می‌شوند و می‌توانند هر ورودی/خروجی کاربر در دسترس باشند.

دستورالعمل استفاده از محصول

پیکربندی میزبان خارجی

برای انجام پیکربندی میزبان خارجی، مراحل زیر را دنبال کنید:

1. یک طراحی میزبان در یک دستگاه خارجی برای میزبانی فرآیند روابط عمومی ایجاد کنید.
2. پین‌های PR را از دستگاه خارجی به کنترلر پیکربندی خارجی با پیکربندی مجدد جزئی اینتل FPGA IP در DUT FPGA وصل کنید.
3. داده‌های پیکربندی جریانی را از طراحی میزبان به پین‌های رابط استریم اینتل Agilex Avalon که با سیگنال‌های دست دادن PR از IP مطابقت دارد، پخش کنید.

پیکربندی مجدد جزئی از طریق عملیات پین های پیکربندی

دنباله زیر عملیات پیکربندی مجدد جزئی از طریق پین های پیکربندی را شرح می دهد:

1. پین pr_request را متصل به کنترلر پیکربندی خارجی کنترلر داخلی FPGA IP با پیکربندی مجدد جزئی قرار دهید.
2. IP یک سیگنال اشغال را برای نشان دادن اینکه فرآیند PR در حال انجام است (اختیاری) اعلام می کند.
3. اگر سیستم پیکربندی برای عملیات PR آماده باشد، پین avst_ready مشخص می شود که نشان می دهد آماده پذیرش داده است.
4. داده‌های پیکربندی PR را روی پین‌های avst_data و پین avst_valid، به دنبال مشخصات پخش جریانی Avalon برای انتقال داده با فشار برگشتی، پخش کنید.
5. هنگامی که پین ​​avst_ready حذف شود، پخش جریانی متوقف می شود.
6. پین avst_ready را حذف کنید تا نشان دهید که برای عملیات PR به داده دیگری نیاز نیست.
7. پیکربندی مجدد جزئی کنترلر پیکربندی خارجی Intel FPGA IP سیگنال اشغال را برای نشان دادن پایان فرآیند (اختیاری) از بین می برد.

پیکربندی مجدد جزئی از طریق پین های پیکربندی (میزبان خارجی) طراحی مرجع

این یادداشت کاربردی پیکربندی مجدد جزئی را از طریق پین های پیکربندی (میزبان خارجی) روی برد توسعه FPGA Intel® Agilex® F-Series نشان می دهد.

طراحی مرجع به پایان رسیدview

ویژگی پیکربندی مجدد جزئی (PR) به شما امکان می دهد بخشی از FPGA را به صورت پویا پیکربندی مجدد کنید، در حالی که طراحی FPGA باقی مانده به کار خود ادامه می دهد. شما می توانید چندین شخصیت برای یک منطقه خاص در طراحی خود ایجاد کنید که بر عملکرد در مناطق خارج از این منطقه تأثیری ندارد. این روش در سیستم هایی موثر است که در آن چندین عملکرد از منابع دستگاه FPGA یکسان استفاده می کنند. نسخه فعلی نرم افزار Intel Quartus® Prime Pro Edition یک جریان کامپایل جدید و ساده شده را برای پیکربندی مجدد جزئی معرفی می کند. این طراحی مرجع Intel Agilex از کنترلر پیکربندی خارجی با پیکربندی مجدد جزئی اینتل FPGA IP استفاده می کند و دارای یک منطقه PR ساده است.

راه اندازی سخت افزار میزبان خارجی دستگاه Intel Agilex

پیکربندی میزبان خارجی

همانطور که راه اندازی سخت افزار میزبان خارجی دستگاه Intel Agilex نشان می دهد، در پیکربندی میزبان خارجی، ابتدا باید یک طراحی میزبان در یک دستگاه خارجی برای میزبانی فرآیند PR ایجاد کنید. طراحی میزبان داده‌های پیکربندی را به پین‌های رابط استریم اینتل Agilex Avalon می‌رساند که با سیگنال‌های دست دادن PR مطابقت دارد که از کنترلر پیکربندی خارجی پیکربندی مجدد جزئی اینتل FPGA IP می‌آید. پین‌های PR که برای اتصال هر دو دستگاه استفاده می‌کنید، می‌توانند هر ورودی/خروجی کاربر موجود باشند.

دنباله زیر پیکربندی مجدد جزئی از طریق عملیات پین های پیکربندی را شرح می دهد:

1. ابتدا پین pr_request را که به کنترلر پیکربندی خارجی پیکربندی مجدد جزئی اینتل FPGA IP متصل است، وارد کنید.
2. IP یک سیگنال اشغال را برای نشان دادن اینکه فرآیند PR در حال انجام است (اختیاری) اعلام می کند.
3. اگر سیستم پیکربندی آماده انجام عملیات PR باشد، پین avst_ready مشخص می شود که نشان می دهد آماده پذیرش داده است.
4. شروع به پخش داده های پیکربندی PR روی پین های avst_data و پین avst_valid کنید، در حالی که مشخصات جریان Avalon را برای انتقال داده با فشار برگشتی رعایت کنید.
5. هر زمان که پین ​​avst_ready حذف شود، پخش جریانی متوقف می شود.
6. پس از پخش جریانی تمام داده‌های پیکربندی، پین avst_ready حذف می‌شود تا نشان دهد که برای عملیات PR به داده‌ای بیشتری نیاز نیست.
7. پیکربندی مجدد جزئی کنترلر پیکربندی خارجی اینتل FPGA IP سیگنال اشغال را برای نشان دادن پایان فرآیند (اختیاری) دسر می کند.
8. می‌توانید پین‌های pr_done و pr_error را بررسی کنید تا تأیید کنید که آیا عملیات PR با موفقیت انجام شده است یا خیر. اگر خطایی رخ دهد، مانند شکست در بررسی نسخه و بررسی مجوز، عملیات PR خاتمه می یابد.

اطلاعات مرتبط

• کیت توسعه FPGA سری F اینتل Agilex Web صفحه
• راهنمای کاربر اینتل Agilex F-Series Development Kit FPGA
• راهنمای کاربر Intel Quartus Prime Pro Edition: پیکربندی مجدد جزئی

پیکربندی مجدد جزئی کنترلر پیکربندی خارجی اینتل FPGA IP
کنترلر پیکربندی خارجی پیکربندی مجدد جزئی برای استفاده از پین های پیکربندی برای پخش جریانی داده های روابط عمومی برای عملیات PR مورد نیاز است. شما باید تمام پورت های سطح بالای کنترلر پیکربندی مجدد داخلی اینتل FPGA IP را به پین ​​pr_request متصل کنید تا امکان دست دادن هاست با مدیر دستگاه ایمن (SDM) از هسته وجود داشته باشد. SDM با توجه به تنظیمات MSEL شما تعیین می کند که از کدام نوع پین های پیکربندی استفاده کنید.

پیکربندی مجدد جزئی کنترلر پیکربندی خارجی اینتل FPGA IP

پیکربندی مجدد جزئی تنظیمات پارامتر کنترل کننده پیکربندی خارجی

پارامتر	ارزش	توضیحات
فعال کردن Busy Interface	فعال کردن or غیر فعال کردن	به شما امکان می‌دهد رابط Busy را فعال یا غیرفعال کنید، که سیگنالی را نشان می‌دهد که پردازش PR در طول پیکربندی خارجی در حال انجام است. تنظیم پیش فرض است غیر فعال کردن.

پیکربندی مجدد جزئی پورت های کنترل کننده پیکربندی خارجی

نام بندر	عرض	جهت	تابع
pr_request	1	ورودی	نشان می دهد که فرآیند روابط عمومی برای شروع آماده است. سیگنال کانالی است که با هیچ سیگنال ساعتی همگام نیست.
pre_error	2	خروجی	یک خطای پیکربندی مجدد جزئی را نشان می دهد.: • 2'b01 - خطای عمومی PR • 2'b11—خطای جریان بیت ناسازگار این سیگنال ها مجراهایی هستند که با هیچ منبع ساعتی همگام نیستند.
pr_done	1	خروجی	نشان می دهد که فرآیند روابط عمومی کامل شده است. سیگنال کانالی است که با هیچ سیگنال ساعتی همگام نیست.
start_addr	1	ورودی	آدرس شروع داده های روابط عمومی را در Active Serial Flash مشخص می کند. شما این سیگنال را با انتخاب یکی فعال می کنید آوالون®-ST or سریال فعال برای پین های Avalon-ST یا پین های سریال فعال را فعال کنید پارامتر. سیگنال کانالی است که با هیچ سیگنال ساعتی همگام نیست.
تنظیم مجدد	1	ورودی	سیگنال تنظیم مجدد فعال بالا و همزمان.
out_clk	1	خروجی	منبع ساعت که از یک نوسانگر داخلی تولید می شود.
مشغول	1	خروجی	IP این سیگنال را برای نشان دادن انتقال داده های PR در حال انجام است. شما این سیگنال را با انتخاب فعال می کنید فعال کردن برای فعال کردن رابط مشغول پارامتر

الزامات طراحی مرجع

استفاده از این طرح مرجع به موارد زیر نیاز دارد:

• نصب Intel Quartus Prime Pro Edition نسخه 22.3 با پشتیبانی از خانواده دستگاه های Intel Agilex.
• اتصال به برد توسعه FPGA اینتل Agilex سری F روی نیمکت.
• دانلود طرح قبلیampدر مکان زیر موجود است: https://github.com/intel/fpga-partial-reconfig.

برای دانلود طرح قبلیampدر:

1. روی Clone یا دانلود کلیک کنید.
2. روی دانلود ZIP کلیک کنید. fpga-partial-reconfig-master.zip را از حالت فشرده خارج کنید file.
3. برای دسترسی به طرح مرجع، به زیر پوشه tutorials/agilex_external_pr_configuration بروید.

راهنمای طراحی مرجع

مراحل زیر اجرای پیکربندی مجدد جزئی از طریق پین های پیکربندی (میزبان خارجی) در برد توسعه FPGA سری F اینتل Agilex را شرح می دهد:

• مرحله 1: شروع شدن
• مرحله 2: ایجاد پارتیشن طراحی
• مرحله 3: تخصیص مناطق مکان یابی و مسیریابی
• مرحله 4: افزودن IP کنترلر پیکربندی خارجی پیکربندی مجدد جزئی
• مرحله 5: تعریف پرسونا
• مرحله 6: ایجاد ویرایش ها
• مرحله 7: تدوین بازنگری پایه
• مرحله 8: آماده سازی تجدید نظرهای اجرای روابط عمومی
• مرحله 9: برنامه نویسی هیئت مدیره

مرحله 1: شروع به کار
برای کپی کردن طرح مرجع fileبه محیط کاری خود بروید و طرح تخت blinking_led را کامپایل کنید:

1. یک دایرکتوری در محیط کاری خود ایجاد کنید، agilex_pcie_devkit_blinking_led_pr.
2. پوشه فرعی دانلود شده tutorials/agilex_pcie_devkit_blinking_led/flat را در دایرکتوری، agilex_pcie_devkit_blinking_led_pr کپی کنید.
3. در نرم افزار Intel Quartus Prime Pro Edition کلیک کنید File ➤ Project را باز کرده و blinking_led.qpf را انتخاب کنید.
4. برای تشریح سلسله مراتب طرح تخت، روی Processing ➤ Start ➤ Start Analysis & Synthesis کلیک کنید. از طرف دیگر، در خط فرمان، دستور زیر را اجرا کنید: quartus_syn blinking_led -c blinking_led

ایجاد پارتیشن طراحی

شما باید پارتیشن های طراحی را برای هر منطقه روابط عمومی که می خواهید تا حدی پیکربندی مجدد کنید ایجاد کنید. مراحل زیر یک پارتیشن طراحی برای نمونه u_blinking_led ایجاد می کند.

ایجاد پارتیشن های طراحی

1. روی نمونه u_blinking_led در Project Navigator کلیک راست کرده و Design Partition ➤ Reconfigurable را کلیک کنید. یک نماد پارتیشن طراحی در کنار هر نمونه ای که به عنوان پارتیشن تنظیم شده است ظاهر می شود.
2. روی Assignments ➤ Design Partitions Window کلیک کنید. پنجره تمام پارتیشن های طراحی در پروژه را نمایش می دهد.
3. با دوبار کلیک کردن روی نام، نام پارتیشن را در پنجره Design Partitions ویرایش کنید. برای این طراحی مرجع، نام پارتیشن را به pr_partition تغییر دهید
   • توجه: هنگامی که یک پارتیشن ایجاد می کنید، نرم افزار Intel Quartus Prime به طور خودکار نام پارتیشن را بر اساس نام نمونه و مسیر سلسله مراتبی ایجاد می کند. این نام پارتیشن پیش فرض می تواند با هر نمونه متفاوت باشد.
4. برای صادر کردن منطقه استاتیک نهایی شده از کامپایل بازنگری پایه، روی ورودی root_partition در Post Final Export دوبار کلیک کنید. File ستون، و blinking_led_static را تایپ کنید. gdb.

در حال صادر کردن عکس نهایی پست در پنجره طراحی پارتیشنبررسی کنید که blinking_led.qsf دارای تخصیصات زیر است که مربوط به پارتیشن طراحی قابل تنظیم مجدد شما است:

اطلاعات مرتبط
"ایجاد پارتیشن های طراحی" در Intel Quartus Prime Pro Edition راهنمای کاربر: پیکربندی مجدد جزئی

تخصیص مکان و منطقه مسیریابی برای پارتیشن روابط عمومی
برای هر تجدید نظر پایه ای که ایجاد می کنید، جریان طراحی PR هسته شخصیت مربوطه را در منطقه پارتیشن روابط عمومی شما قرار می دهد. برای مکان یابی و اختصاص منطقه روابط عمومی در پلان طبقه دستگاه برای بازبینی پایه خود:

1. روی نمونه u_blinking_led در Project Navigator کلیک راست کرده و Logic Lock Region ➤ Create New Logic Lock Region را کلیک کنید. این منطقه در پنجره Logic Lock Regions ظاهر می شود.
2. منطقه قرارگیری شما باید منطق blinking_led را در بر بگیرد. با قرار دادن گره در Chip Planner، ناحیه قرارگیری را انتخاب کنید. روی نام منطقه u_blinking_led در پنجره Logic Lock Regions کلیک راست کرده و کلیک کنید

مکان یابی گره ➤ در Chip Planner مکان یابی کنید. ناحیه u_blinking_led دارای کد رنگی است

Chip Planner Node Location برای blinking_led

1. در پنجره Logic Lock Regions، مختصات ناحیه قرارگیری را در ستون Origin مشخص کنید. مبدا مربوط به گوشه پایین سمت چپ منطقه است. برای مثالample، برای تنظیم یک ناحیه قرارگیری با مختصات (X1 Y1) به عنوان (163 4)، مبدا را به عنوان X163_Y4 مشخص کنید. نرم افزار Intel Quartus Prime به طور خودکار مختصات (X2 Y2) (بالا سمت راست) را برای منطقه قرارگیری بر اساس ارتفاع و عرضی که مشخص می کنید محاسبه می کند.
   • توجه: این آموزش از مختصات (X1 Y1) - (163 4) و ارتفاع و عرض 20 برای منطقه قرارگیری استفاده می کند. هر مقداری را برای منطقه قرارگیری تعریف کنید. اطمینان حاصل کنید که منطقه منطق blinking_led را پوشش می دهد.
2. گزینه های Reserved و Core-Only را فعال کنید.
3. روی گزینه Routing Region دوبار کلیک کنید. کادر محاوره ای تنظیمات منطقه مسیریابی Logic Lock ظاهر می شود.
4. برای نوع Routing گزینه Fixed with expansion را انتخاب کنید. با انتخاب این گزینه به طور خودکار طول توسعه 2 اختصاص می یابد.
   • توجه: ناحیه مسیریابی باید بزرگ‌تر از ناحیه قرارگیری باشد تا هنگامی که موتور شخصیت‌های مختلف را هدایت می‌کند، انعطاف‌پذیری بیشتری برای فیتر فراهم کند.

پنجره منطق قفل مناطقبررسی کنید که blinking_led.qsf دارای تکالیف زیر است که با برنامه ریزی شما مطابقت دارد:

اطلاعات مرتبط
راهنمای کاربر "طراحی پیکربندی مجدد جزئی" در Intel Quartus Prime Pro Edition: پیکربندی مجدد جزئی

افزودن پیکربندی مجدد جزئی کنترلر پیکربندی خارجی اینتل FPGA IP
پیکربندی مجدد جزئی کنترلر پیکربندی خارجی Intel FPGA IP با بلوک کنترل Intel Agilex PR برای مدیریت منبع بیت استریم رابط کاربری دارد. برای پیاده سازی پیکربندی خارجی باید این IP را به طراحی خود اضافه کنید. برای افزودن کنترلر پیکربندی خارجی پیکربندی مجدد جزئی، این مراحل را دنبال کنید
IP FPGA اینتل به پروژه شما:

1. Reconfiguration جزئی را در قسمت جستجوی IP Catalog (ابزارها ➤ IP Catalog) تایپ کنید.
2. روی Partial Reconfiguration External Configuration Controller Intel FPGA IP دوبار کلیک کنید.
3. در کادر محاوره ای Create IP Variant، external_host_pr_ip را تایپ کنید File نام، و سپس روی ایجاد کلیک کنید. ویرایشگر پارامتر ظاهر می شود.
4. برای پارامتر Enable busy interface، Disable (تنظیم پیش فرض) را انتخاب کنید. هنگامی که نیاز به استفاده از این سیگنال دارید، می‌توانید تنظیمات را روی Enable تغییر دهید.

پارامتر Interface Busy را در ویرایشگر پارامتر فعال کنید

1. کلیک کنید File ➤ بدون ایجاد سیستم، ویرایشگر پارامتر را ذخیره کرده و از آن خارج شوید. ویرایشگر پارامتر، تنوع IP خارجی_host_pr_ip.ip را ایجاد می کند file و اضافه می‌کند file به پروژه blinking_led. AN 991: پیکربندی مجدد جزئی از طریق پین های پیکربندی (میزبان خارجی) طراحی مرجع 750856 | 2022.11.14 AN 991:
   • توجه:
   • a. اگر خارجی_host_pr_ip.ip را کپی می کنید file از دایرکتوری pr، blinking_led.qsf را به صورت دستی ویرایش کنید file خط زیر را شامل شود: set_global_assignment -name IP_FILE pr_ip.ip
   • b. IP_ را قرار دهیدFILE تکلیف بعد از SDC_FILE تکالیف (blinking_led. dc) در blinking_led.qsf شما file. این ترتیب، محدودیت مناسب هسته IP کنترلر پیکربندی مجدد جزئی را تضمین می کند.
   • توجه: برای شناسایی ساعت ها، .sdc file برای IP PR باید از هر .sdc پیروی کند که ساعت هایی را ایجاد می کند که هسته IP استفاده می کند. شما این سفارش را با اطمینان از اینکه .ip file زیرا هسته IP PR بعد از هر IP. ظاهر می شود files یا .sdc files که برای تعریف این ساعت ها در .qsf استفاده می کنید file برای ویرایش پروژه Intel Quartus Prime شما. برای اطلاعات بیشتر، به راهنمای کاربر راه حل های IP پیکربندی مجدد جزئی مراجعه کنید.

به روز رسانی طراحی سطح بالا

برای به روز رسانی top.sv file با نمونه PR_IP:

1. برای افزودن نمونه external_host_pr_ip به طراحی سطح بالا، بلوک‌های کد زیر را در top.sv حذف کنید. file:

تعریف شخصیت ها
این طراحی مرجع سه شخصیت مجزا برای پارتیشن PR واحد تعریف می کند. برای تعریف و گنجاندن پرسوناها در پروژه خود:

1. سه SystemVerilog ایجاد کنید files، blinking_led.sv، blinking_led_slow.sv، و blinking_led_empty.sv در فهرست کاری شما برای سه شخصیت.

پرسونای طراحی مرجع

توجه:

• blinking_led.sv در حال حاضر به عنوان بخشی از موجود است fileشما از دایرکتوری مسطح/فرعی کپی می کنید. شما به سادگی می توانید از آن استفاده مجدد کنید file.
• اگر SystemVerilog را ایجاد کنید fileاز ویرایشگر متن Intel Quartus Prime، Add را غیرفعال کنید file به گزینه پروژه فعلی، هنگام ذخیره کردن files.

ایجاد ویرایش ها

جریان طراحی PR از ویژگی بازنگری پروژه در نرم افزار Intel Quartus Prime استفاده می کند. طراحی اولیه شما بازبینی پایه است که در آن مرزهای منطقه ایستا و مناطق قابل تنظیم مجدد را در FPGA تعریف می کنید. از بازبینی پایه، چندین ویرایش ایجاد می کنید. این تجدید نظرها شامل پیاده سازی های مختلف برای مناطق روابط عمومی است. با این حال، همه بازبینی‌های پیاده‌سازی روابط عمومی از نتایج یکسانی در مکان‌یابی و مسیریابی در بازبینی پایه استفاده می‌کنند. برای کامپایل یک طرح روابط عمومی، باید برای هر پرسونا یک ویرایش اجرای روابط عمومی ایجاد کنید. علاوه بر این، شما باید انواع ویرایش را برای هر یک از ویرایش ها اختصاص دهید. انواع ویرایش موجود عبارتند از:

• پیکربندی مجدد جزئی - پایه
• پیکربندی مجدد جزئی - پیاده سازی شخصی

جدول زیر نام ویرایش و نوع ویرایش را برای هر یک از ویرایش ها فهرست می کند:

نام ها و انواع تجدید نظر

نام ویرایش	نوع تجدید نظر
blinking_led.qsf	پیکربندی مجدد جزئی - پایه
blinking_led_default.qsf	پیکربندی مجدد جزئی - پیاده سازی شخصی
blinking_led_slow.qsf	پیکربندی مجدد جزئی - پیاده سازی شخصی
blinking_led_empty.qsf	پیکربندی مجدد جزئی - پیاده سازی شخصی

تنظیم نوع بازبینی پایه

1. روی Project ➤ Revisions کلیک کنید.
2. در Revision Name، blinking_led revision را انتخاب کنید و سپس روی Set Current کلیک کنید.
3. روی Apply کلیک کنید. ویرایش blinking_led به عنوان نسخه فعلی نمایش داده می شود.
4. برای تنظیم نوع ویرایش برای blinking_led، روی Assignments ➤ Settings ➤ General کلیک کنید.
5. برای نوع ویرایش، Partial Reconfiguration – Base را انتخاب کنید و سپس روی OK کلیک کنید.
6. بررسی کنید که blinking_led.qsf اکنون حاوی تخصیص زیر است: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

ایجاد ویرایش های اجرایی

1. برای باز کردن کادر گفتگوی Revisions، روی Project ➤ Revisions کلیک کنید.
2. برای ایجاد یک ویرایش جدید، روی < دابل کلیک کنید >
3. در Revision name، blinking_led_default را مشخص کنید و blinking_led را برای Based on revision انتخاب کنید.
4. برای نوع Revision، Partial Reconfiguration – PersonaImplementation را انتخاب کنید.

ایجاد ویرایش ها

1. به طور مشابه، نوع Revision را برای ویرایش های blinking_led_slow و blinking_led_empty تنظیم کنید.
2. بررسی کنید که هر .qsf file اکنون شامل تخصیص زیر است: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led که در آن، place_holder نام موجودیت پیش‌فرض برای ویرایش اجرای PR جدید ایجاد شده است.

بازنگری های پروژه

تدوین بازنگری پایه

1. برای کامپایل ویرایش پایه، روی Processing ➤ Start Compilation کلیک کنید. از طرف دیگر، دستور زیر ویرایش پایه را کامپایل می کند: quartus_sh –flow compile blinking_led -c blinking_led
2. بیت استریم را بررسی کنید fileهایی که در خروجی ایجاد می کنند_fileدایرکتوری s.

تولید شده است Files

نام	تایپ کنید	توضیحات
blinking_led.sof	برنامه نویسی پایه file	برای پیکربندی پایه تمام تراشه استفاده می شود
blinking_led.pr_partition.rbf	بیت استریم روابط عمومی file برای شخصیت پایه	برای پیکربندی مجدد جزئی شخصیت پایه استفاده می شود.
blinking_led_static.qdb	پایگاه داده qdb file	پایگاه داده نهایی شده file برای وارد کردن ناحیه استاتیک استفاده می شود.

اطلاعات مرتبط

• راهنمای کاربر "طراحی پیکربندی مجدد جزئی" در Intel Quartus Prime Pro Edition: پیکربندی مجدد جزئی
• راهنمای کاربر "اعمال محدودیت های Floorplan به صورت تدریجی" در Intel Quartus Prime Pro Edition: پیکربندی مجدد جزئی

آماده سازی تجدید نظرهای اجرای روابط عمومی
قبل از اینکه بتوانید جریان بیت PR را برای برنامه نویسی دستگاه کامپایل و تولید کنید، باید بازبینی های اجرای PR را آماده کنید. این راه‌اندازی شامل افزودن منطقه ثابت .qdb است file به عنوان منبع file برای هر بازبینی اجرا علاوه بر این، شما باید نهاد مربوطه منطقه PR را مشخص کنید.

1. برای تنظیم نسخه فعلی، روی Project ➤ Revisions کلیک کنید، blinking_led_default را به عنوان نام نسخه انتخاب کنید و سپس روی تنظیم فعلی کلیک کنید.
2. برای تأیید منبع صحیح برای هر بازبینی پیاده‌سازی، روی Project ➤Add/Remove کلیک کنید Files در پروژه blinking_led.sv file ظاهر می شود در file فهرست

Fileصفحه s

1. مراحل 1 تا 2 را تکرار کنید تا منبع تجدیدنظر اجرایی دیگر را تأیید کنید files:

نام ویرایش پیاده سازی	منبع File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. برای تأیید qdb file مرتبط با پارتیشن ریشه، روی Assignments ➤ Design Partitions Window کلیک کنید. تایید کنید که پایگاه داده پارتیشن File blinking_led_static.qdb را مشخص می کند file، یا روی پایگاه داده پارتیشن دوبار کلیک کنید File سلول برای مشخص کردن این file. از طرف دیگر، دستور زیر این را اختصاص می دهد file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
2. در سلول Entity Re-binding، نام نهاد هر پارتیشن PR را که در ویرایش پیاده سازی تغییر می دهید، مشخص کنید. برای ویرایش اجرای blinking_led_default، نام موجودیت blinking_led است. در این آموزش، نمونه u_blinking_led را از کامپایل بازبینی پایه با موجودیت جدید blinking_led بازنویسی می‌کنید.

توجه: یک انتساب مجدد موجودیت مکان‌دار به طور خودکار به بازبینی پیاده‌سازی اضافه می‌شود. با این حال، شما باید نام موجودیت پیش‌فرض در انتساب را به نام موجودیت مناسب برای طرح خود تغییر دهید.

نام ویرایش پیاده سازی	Entity Re-binding
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Rebinding موجودیت

1. برای کامپایل طرح، روی Processing ➤ Start Compilation کلیک کنید. از طرف دیگر، دستور زیر این پروژه را کامپایل می کند: quartus_sh –flow compile blinking_led –c blinking_led_default
2. مراحل بالا را برای تهیه نسخه های blinking_led_slow و blinking_led_empty تکرار کنید: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

توجه: می‌توانید تنظیمات خاصی را که می‌خواهید در طول اجرای PR اعمال کنید، مشخص کنید. تنظیمات خاص فیتر تنها بر تناسب شخصیت تأثیر می‌گذارد، بدون اینکه بر ناحیه استاتیک وارد شده تأثیر بگذارد.

برنامه نویسی هیئت مدیره
این آموزش از یک برد توسعه Intel Agilex F-Series FPGA روی نیمکت، خارج از اسلات PCIe* در دستگاه میزبان شما استفاده می کند. قبل از اینکه بورد را برنامه ریزی کنید، مطمئن شوید که مراحل زیر را انجام داده اید:

1. منبع تغذیه را به برد توسعه FPGA سری F اینتل Agilex وصل کنید.
2. کابل دانلود FPGA اینتل را بین پورت USB کامپیوتر خود و پورت کابل دانلود FPGA اینتل روی برد توسعه وصل کنید.

برای اجرای طراحی روی برد توسعه FPGA سری F اینتل Agilex:

1. نرم افزار Intel Quartus Prime را باز کنید و روی Tools ➤ Programmer کلیک کنید.
2. در برنامه نویس، روی Hardware Setup کلیک کنید و USB-Blaster را انتخاب کنید.
3. روی Auto Detect کلیک کنید و دستگاه AGFB014R24AR0 را انتخاب کنید.
4. روی OK کلیک کنید. نرم افزار Intel Quartus Prime برنامه نویس را با سه دستگاه FPGA روی برد شناسایی و به روز می کند.
5. دستگاه AGFB014R24AR0 را انتخاب کنید، روی تغییر کلیک کنید File و blinking_led_default.sof را بارگذاری کنید file.
6. برنامه/پیکربندی را برای blinking_led_default.sof فعال کنید file.
7. روی Start کلیک کنید و منتظر بمانید تا نوار پیشرفت به 100% برسد.
8. به چشمک زدن LED های روی برد با همان فرکانس طراحی تخت اصلی توجه کنید.
9. برای برنامه ریزی فقط منطقه PR، روی blinking_led_default.sof راست کلیک کنید file در برنامه نویس و روی Add PR Programming کلیک کنید File.
10. blinking_led_slow.pr_partition.rbf را انتخاب کنید file.
11. برنامه/پیکربندی را برای blinking_led_default.sof غیرفعال کنید file.
12. برنامه/پیکربندی را برای blinking_led_slow.pr_partition.rbf فعال کنید file و روی Start کلیک کنید. روی تخته، به چشمک زدن LED[0] و LED[1] توجه کنید. وقتی نوار پیشرفت به 100% رسید، LED[2] و LED[3] کندتر چشمک می‌زنند.
13. برای برنامه ریزی مجدد منطقه PR، روی rbf. راست کلیک کنید file در برنامه نویس و روی Change PR Programing کلیک کنید File.
14. rbf را انتخاب کنید fileدو شخصیت دیگر رفتار را روی تخته مشاهده کنند. در حال بارگیری blinking_led_default.rbf file باعث می شود LED ها در یک فرکانس خاص چشمک بزنند و blinking_led_empty.rbf بارگذاری شود. file باعث روشن ماندن LED ها می شود.

برنامه نویسی برد توسعه FPGA سری F اینتل Agilexجریان تست سخت افزار

توالی های زیر جریان تست سخت افزار طراحی مرجع را شرح می دهند.
راه اندازی سخت افزار میزبان خارجی دستگاه Intel Agilex

برنامه Helper FPGA (میزبان خارجی)
دنباله زیر برنامه نویسی FPGA کمکی را که به عنوان میزبان خارجی فرآیند PR عمل می کند، شرح می دهد:

1. تنظیم رابط جریان آوالون را که با حالتی که انتخاب می‌کنید (x8، x16 یا x32) مطابقت دارد، مشخص کنید.
2. با برنامه نویسی FPGA کمکی با استفاده از برنامه نویس Intel Quartus Prime و کابل پیکربندی متصل، پلتفرم را راه اندازی کنید.
3. با استفاده از FPGA کمکی، سیگنال های CONF_DONE و AVST_READY را بخوانید. CONF_DONE باید 0 باشد، AVST_READY باید 1 باشد. منطق بالای این پین نشان می‌دهد که SDM آماده پذیرش داده‌ها از یک میزبان خارجی است. این خروجی بخشی از SDM I/O است.

توجه: پین CONF_DONE به میزبان خارجی سیگنال می دهد که انتقال جریان بیت با موفقیت انجام شده است. از این سیگنال ها فقط برای نظارت بر فرآیند پیکربندی کامل تراشه استفاده کنید. برای اطلاعات بیشتر در مورد این پین، به راهنمای کاربر پیکربندی Intel Agilex مراجعه کنید.

برنامه نویسی DUT FPGA با SOF تراشه کامل از طریق میزبان خارجی دنباله زیر برنامه نویسی DUT FPGA را با شیء SRAM تراشه کامل شرح می دهد. File (.sof) با استفاده از رابط جریان میزبان Avalon:

1. بیت استریم کامل تراشه را در حافظه خارجی DDR4 Helper FPGA (میزبان خارجی) بنویسید.
2. DUT FPGA را با تراشه کامل sof با استفاده از رابط استریم Avalon (x8، x16، x32) پیکربندی کنید.
3. وضعیت سیگنال های پیکربندی DUT FPGA را بخوانید. CONF_DONE باید 1 باشد، AVST_READY باید 0 باشد.

مشخصات زمان: پیکربندی مجدد جزئی کنترلر خارجی Intel FPGA IP

DUT FPGA را با First Persona از طریق Host خارجی برنامه ریزی کنید

1. فریز را روی ناحیه PR هدف در DUT FPGA اعمال کنید.
2. با استفاده از Intel Quartus Prime System Console، pr_request را برای شروع پیکربندی مجدد جزئی وارد کنید. AVST_READY باید 1 باشد.
3. اولین بیت استریم شخصیت PR را در حافظه خارجی DDR4 کمک کننده FPGA (میزبان خارجی) بنویسید.
4. با استفاده از رابط جریان آوالون (x8، x16، x32)، DUT FPGA را با اولین بیت استریم پرسونا دوباره پیکربندی کنید.
5. برای نظارت بر وضعیت روابط عمومی، روی Tools ➤ System Console کلیک کنید تا System Console راه اندازی شود. در کنسول سیستم، وضعیت روابط عمومی را نظارت کنید:
   • pr_error 2 است - پیکربندی مجدد در حال انجام است.
   • pr_error 3 است - پیکربندی مجدد کامل شده است.
6. Unfreeze را روی ناحیه PR در DUT FPGA اعمال کنید.

توجه: اگر در حین عملیات PR خطایی رخ دهد، مانند شکست در بررسی نسخه یا بررسی مجوز، عملیات PR خاتمه می یابد.

اطلاعات مرتبط

• راهنمای کاربر پیکربندی Intel Agilex
• راهنمای کاربر Intel Quartus Prime Pro Edition: ابزارهای اشکال زدایی

تاریخچه ویرایش سند برای AN 991: پیکربندی مجدد جزئی از طریق پین های پیکربندی (میزبان خارجی) طراحی مرجع برای برد توسعه FPGA سری F اینتل Agilex

نسخه سند	اینتل Quartus نسخه پرایم	تغییرات
2022.11.14	22.3	• انتشار اولیه.

AN 991: پیکربندی مجدد جزئی از طریق پین های پیکربندی (میزبان خارجی) طراحی مرجع: برای برد توسعه FPGA سری F اینتل Agilex

پاسخ به سوالات متداول برتر:

• Q روابط عمومی از طریق پین های پیکربندی چیست؟
• A پیکربندی میزبان خارجی در صفحه 3
• Q برای این طراحی مرجع به چه چیزی نیاز دارم؟
• A الزامات طراحی مرجع در صفحه 6
• Q طرح مرجع را از کجا می توانم تهیه کنم؟
• A الزامات طراحی مرجع در صفحه 6
• Q چگونه روابط عمومی را از طریق پیکربندی خارجی انجام دهم؟
• A راهنمای طراحی مرجع در صفحه 6
• Q پرسونای روابط عمومی چیست؟
• A تعریف پرسونا در صفحه 11
• Q چگونه برد را برنامه ریزی کنم؟
• A هیئت را در صفحه 17 برنامه ریزی کنید
• Q مسائل و محدودیت های شناخته شده روابط عمومی چیست؟
• A انجمن های پشتیبانی Intel FPGA: PR
• Q آیا آموزش روابط عمومی دارید؟
• A کاتالوگ آموزش فنی Intel FPGA

نسخه آنلاین ارسال بازخورد

• شناسه: 750856
• نسخه: 2022.11.14

اسناد / منابع

اینتل 750856 Agilex FPGA برد توسعه [pdfراهنمای کاربر 750856, 750857, 750856 Agilex FPGA Board Development, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

مراجع

• راهنمای کاربر