Բովանդակություն թաքցնել
1 intel 750856 Agilex FPGA զարգացման խորհուրդ
2 Ապրանքի մասին տեղեկատվություն
3 Ապրանքի օգտագործման հրահանգներ
4 Տեղեկատվության ձևավորում ավարտված էview
5 Արտաքին հյուրընկալող կոնֆիգուրացիա
6 Հղումների նախագծման պահանջներ
7 Հղումների նախագծման ուղեցույց
8 Դիզայնի բաժանման ստեղծում
9 Վերանայումների ստեղծում
10 Վերանայման անուններ և տեսակներ
11 Intel Agilex F-Series FPGA զարգացման տախտակի ծրագրավորում Սարքավորումների փորձարկման հոսքը
12 Փաստաթղթեր / ռեսուրսներ
12.1 Հղումներ

intel-LOGO

intel 750856 Agilex FPGA զարգացման խորհուրդ

intel-750856-Agilex-FPGA-Development-board-PRODUCT

Ապրանքի մասին տեղեկատվություն

Այս տեղեկատու դիզայնը նախատեսված է Intel Agilex F-Series FPGA զարգացման խորհրդի համար: Այն օգտագործում է մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ն և ունի պարզ PR տարածաշրջան: Intel Agilex Device External Host Hardware Setup-ը բաղկացած է արտաքին սարքից (Helper FPGA), DUT FPGA-ից և ձեր արտաքին հոսթի դիզայնից: Արտաքին սարքում հյուրընկալող դիզայնը պատասխանատու է PR գործընթացի հոսթինգի համար: PR կապումներն օգտագործվում են երկու սարքերը միացնելու համար և կարող են լինել ցանկացած հասանելի օգտվողի I/Os:

Ապրանքի օգտագործման հրահանգներ

Արտաքին հյուրընկալող կոնֆիգուրացիա

Արտաքին հոսթի կազմաձևումը կատարելու համար հետևեք հետևյալ քայլերին.

  1. Ստեղծեք հյուրընկալող դիզայն արտաքին սարքում՝ PR գործընթացն անցկացնելու համար:
  2. Արտաքին սարքից միացրեք PR կապերը մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի կարգավորիչին Intel FPGA IP-ին DUT FPGA-ում:
  3. Հոսքի կազմաձևման տվյալները հյուրընկալող դիզայնից դեպի Intel Agilex Avalon հոսքային ինտերֆեյսի կապիչներ, որոնք համապատասխանում են IP-ից ձեռքսեղմման PR ազդանշաններին:

Մասնակի վերակազմավորում Կազմաձևման կապում գործողության միջոցով

Հետևյալ հաջորդականությունը նկարագրում է մասնակի վերակազմավորման գործողությունը կազմաձևման կապումներով.

  1. Հաստատեք pr_request PIN-ը, որը միացված է մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ին:
  2. IP-ն հաստատում է զբաղվածության ազդանշան՝ ցույց տալու, որ PR գործընթացն ընթացքի մեջ է (ըստ ցանկության):
  3. Եթե ​​կոնֆիգուրացիայի համակարգը պատրաստ է PR գործողության, ապա ամրագրվում է avst_ready փին, որը ցույց է տալիս, որ այն պատրաստ է ընդունել տվյալներ:
  4. Հեռարձակեք PR-ի կազմաձևման տվյալները avst_data կապում և avst_valid pin-ի վրա՝ հետևելով Avalon հոսքային բնութագրին տվյալների փոխանցման հետադարձ ճնշումով:
  5. Հոսքը դադարում է, երբ avst_ready փին անջատված է:
  6. Ապահաստատեք avst_ready փինը՝ ցույց տալու, որ PR գործողության համար այլ տվյալներ չեն պահանջվում:
  7. Մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ն անջատում է զբաղվածության ազդանշանը՝ ցույց տալու գործընթացի ավարտը (ըստ ցանկության):

Մասնակի վերակազմավորում Կազմաձևման կապումներով (Արտաքին հոսթ) Հղման ձևավորում

Այս հավելվածի նշումը ցուցադրում է մասնակի վերակազմավորում Intel® Agilex® F-Series FPGA-ի մշակման տախտակի վրա կոնֆիգուրացիայի փիների (արտաքին հոսանքի) միջոցով:

Տեղեկատվության ձևավորում ավարտված էview

Մասնակի վերակազմակերպման (PR) հատկությունը թույլ է տալիս դինամիկ կերպով վերակազմավորել FPGA-ի մի մասը, մինչդեռ մնացած FPGA դիզայնը շարունակում է գործել: Դուք կարող եք ստեղծել մի քանի անձնավորություններ որոշակի տարածաշրջանի համար ձեր դիզայնում, որոնք չեն ազդում այս տարածաշրջանից դուրս գտնվող տարածքների շահագործման վրա: Այս մեթոդաբանությունը արդյունավետ է համակարգերում, որտեղ մի քանի գործառույթներ ժամանակային համօգտագործում են FPGA սարքի նույն ռեսուրսները: Intel Quartus® Prime Pro Edition ծրագրաշարի ընթացիկ տարբերակը ներկայացնում է նոր և պարզեցված կոմպիլյացիոն հոսք մասնակի վերակազմավորման համար: Այս Intel Agilex տեղեկատու դիզայնը օգտագործում է մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ն և ունի պարզ PR տարածաշրջան:

Intel Agilex սարքի արտաքին հյուրընկալող սարքաշարի կարգավորումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (1)

Արտաքին հյուրընկալող կոնֆիգուրացիա

Արտաքին հոսթի կազմաձևում դուք նախ պետք է ստեղծեք հոսթի ձևավորում արտաքին սարքում՝ PR գործընթացն անցկացնելու համար, ինչպես ցույց է տալիս Intel Agilex Սարքի արտաքին հյուրընկալող սարքաշարի կարգավորումը: Հյուրընկալող դիզայնը հոսում է կոնֆիգուրացիայի տվյալները Intel Agilex Avalon հոսքային ինտերֆեյսի կապումներին, որոնք համապատասխանում են PR ձեռքսեղմման ազդանշաններին, որոնք գալիս են մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ից: PR կապերը, որոնք դուք օգտագործում եք երկու սարքերը միացնելու համար, կարող են լինել ցանկացած հասանելի օգտվողի I/Os:

Հետևյալ հաջորդականությունը նկարագրում է մասնակի վերակազմավորումը կոնֆիգուրացիայի քորոցների գործողության միջոցով.

  1. Նախ հաստատեք pr_request փին, որը միացված է մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ին:
  2. IP-ն հաստատում է զբաղվածության ազդանշան՝ ցույց տալու, որ PR գործընթացն ընթացքի մեջ է (ըստ ցանկության):
  3. Եթե ​​կոնֆիգուրացիայի համակարգը պատրաստ է PR գործողություն անցնելու, ապա ամրացվում է avst_ready փին, որը ցույց է տալիս, որ այն պատրաստ է ընդունել տվյալներ:
  4. Սկսեք հեռարձակել PR-ի կազմաձևման տվյալները avst_data-ի և avst_valid փին-ի վրա՝ միաժամանակ դիտարկելով Avalon հոսքային բնութագրերը՝ տվյալների փոխանցման հետադարձ ճնշումով:
  5. Հեռարձակումը դադարում է, երբ avst_ready փին անջատվում է:
  6. Կազմաձևման բոլոր տվյալների հոսքից հետո avst_ready փին անջատվում է՝ ցույց տալու համար, որ այլ տվյալներ չեն պահանջվում PR աշխատանքի համար:
  7. Մասնակի վերակազմակերպման Արտաքին կազմաձևման վերահսկիչ Intel FPGA IP-ն աղանդեր է տալիս զբաղվածության ազդանշանը՝ ցույց տալու գործընթացի ավարտը (ըստ ցանկության):
  8. Դուք կարող եք ստուգել pr_done և pr_error փիները՝ հաստատելու, թե արդյոք PR գործողությունը հաջողությամբ ավարտվել է: Եթե ​​սխալ է տեղի ունենում, ինչպիսին է տարբերակի ստուգման և թույլտվության ստուգման ձախողումը, PR գործողությունն ավարտվում է:

Առնչվող տեղեկատվություն

  • Intel Agilex F-Series FPGA Development Kit Web Էջ
  • Intel Agilex F-Series FPGA Development Kit Օգտագործողի ուղեցույց
  • Intel Quartus Prime Pro Edition Օգտագործողի ուղեցույց. Մասնակի վերակազմավորում

Մասնակի վերակազմավորում Արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP
Մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչը պահանջվում է օգտագործել կոնֆիգուրացիայի քորոցներ՝ PR-ի աշխատանքի համար PR տվյալների հոսքի համար: Դուք պետք է միացնեք մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ի բոլոր վերին մակարդակի պորտերը pr_request փինին, որպեսզի թույլատրեք հյուրընկալողի ձեռքսեղմումը անվտանգ սարքի կառավարչի (SDM) միջուկից: SDM-ը որոշում է, թե որ տեսակի կոնֆիգուրացիայի փին պետք է օգտագործվի՝ համաձայն ձեր MSEL պարամետրի:

Մասնակի վերակազմավորում Արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IPintel-750856-Agilex-FPGA-Development-Board-FIG-1 (2)

Մասնակի վերակազմավորում Արտաքին կազմաձևման վերահսկիչի պարամետրի կարգավորումներ

Պարամետր Արժեք Նկարագրություն
Միացնել զբաղված ինտերֆեյսը Միացնել or

Անջատել

 Թույլ է տալիս միացնել կամ անջատել Զբաղված ինտերֆեյսը, որը ազդանշան է տալիս՝ ցույց տալու, որ արտաքին կոնֆիգուրացիայի ընթացքում PR մշակումն ընթացքի մեջ է:

Կանխադրված կարգավորումն է Անջատել.

Մասնակի վերակազմավորում Արտաքին կոնֆիգուրացիայի վերահսկիչի նավահանգիստները

Նավահանգստի անվանումը Լայնություն Ուղղություն Գործառույթ
pr_խնդրանք 1 Մուտքագրում Ցույց է տալիս, որ PR գործընթացը պատրաստ է սկսել: Ազդանշանը հաղորդիչ է, որը համաժամանակյա չէ ժամացույցի որևէ ազդանշանի հետ:
pr_error 2 Արդյունք Ցույց է տալիս վերակազմավորման մասնակի սխալ:

• 2'b01 - ընդհանուր PR սխալ

• 2'b11 — անհամատեղելի բիթ հոսքի սխալ

Այս ազդանշանները խողովակներ են, որոնք համաժամանակյա չեն ժամացույցի որևէ աղբյուրի հետ:
pr_done 1 Արդյունք Ցույց է տալիս, որ PR գործընթացն ավարտված է: Ազդանշանը հաղորդիչ է, որը համաժամանակյա չէ ժամացույցի որևէ ազդանշանի հետ:
start_addr 1 Մուտքագրում Նշում է PR տվյալների մեկնարկի հասցեն Active Serial Flash-ում: Դուք միացնում եք այս ազդանշանը՝ ընտրելով որևէ մեկը Ավալոն®-ՍՏ or Active Serial համար Միացնել Avalon-ST կապում կամ ակտիվ սերիական կապում պարամետր. Ազդանշանը հաղորդիչ է, որը համաժամանակյա չէ ժամացույցի որևէ ազդանշանի հետ:
վերակայել 1 Մուտքագրում Ակտիվ բարձր, համաժամանակյա վերակայման ազդանշան:
out_clk 1 Արդյունք Ժամացույցի աղբյուր, որն առաջանում է ներքին օսլիլատորից:
զբաղված 1 Արդյունք IP-ն հաստատում է այս ազդանշանը՝ ցույց տալու PR տվյալների փոխանցման ընթացքը: Դուք միացնում եք այս ազդանշանը՝ ընտրելով Միացնել համար Միացնել զբաղված միջերեսը պարամետր.

Հղումների նախագծման պահանջներ

Այս հղման դիզայնի օգտագործումը պահանջում է հետևյալը.

  • Intel Quartus Prime Pro Edition 22.3 տարբերակի տեղադրում Intel Agilex սարքերի ընտանիքի աջակցությամբ:
  • Միացում Intel Agilex F-Series FPGA մշակման տախտակին նստարանին:
  • Դիզայնի ներբեռնում նախկինampհասանելի է հետևյալ վայրում. https://github.com/intel/fpga-partial-reconfig.

Դիզայնը ներբեռնելու համար նախկինampլե:

  1. Սեղմեք Clone կամ ներբեռնեք:
  2. Սեղմեք Ներբեռնել ZIP. Անջատեք fpga-partial-reconfig-master.zip-ը file.
  3. Նավարկեք դեպի ձեռնարկներ/agilex_external_pr_configuration ենթաթղթապանակ՝ հղումների դիզայնին մուտք գործելու համար:

Հղումների նախագծման ուղեցույց

Հետևյալ քայլերը նկարագրում են մասնակի վերակազմավորման իրականացումը Intel Agilex F-Series FPGA-ի մշակման տախտակի վրա կոնֆիգուրացիայի քորոցների (արտաքին հոսթ) միջոցով.

  • Քայլ 1: Սկսել
  • Քայլ 2: Դիզայնի բաժանման ստեղծում
  • Քայլ 3: Տեղաբաշխման և երթուղային շրջանների բաշխում
  • Քայլ 4: Մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչի IP-ի ավելացում
  • Քայլ 5Անձերի սահմանում
  • Քայլ 6: Վերանայումների ստեղծում
  • Քայլ 7Բազային վերանայման կազմում
  • Քայլ 8PR-ի իրականացման վերանայումների նախապատրաստում
  • Քայլ 9: Խորհրդի ծրագրավորում

Քայլ 1. Սկսել
Հղման դիզայնը պատճենելու համար files ձեր աշխատանքային միջավայրին և կազմեք blinking_led հարթ դիզայնը.

  1. Ստեղծեք գրացուցակ ձեր աշխատանքային միջավայրում՝ agilex_pcie_devkit_blinking_led_pr:
  2. Պատճենեք ներբեռնված ձեռնարկները/agilex_pcie_devkit_blinking_led/flat ենթաթղթապանակը գրացուցակում, agilex_pcie_devkit_blinking_led_pr:
  3. Intel Quartus Prime Pro Edition ծրագրաշարում սեղմեք File ➤ Բացեք Project-ը և ընտրեք blinking_led.qpf:
  4. Հարթ դիզայնի հիերարխիան մշակելու համար սեղմեք Processing ➤ Start ➤ Start Analysis & Synthesis: Որպես այլընտրանք, հրամանի տողում գործարկեք հետևյալ հրամանը՝ quartus_syn blinking_led -c blinking_led

Դիզայնի բաժանման ստեղծում

Դուք պետք է ստեղծեք դիզայնի միջնորմներ յուրաքանչյուր PR տարածաշրջանի համար, որը ցանկանում եք մասնակիորեն վերակազմավորել: Հետևյալ քայլերը ստեղծում են դիզայնի բաժանում u_blinking_led օրինակի համար:

Դիզայնի միջնորմների ստեղծումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (3)

  1. Աջ սեղմեք u_blinking_led օրինակի վրա Project Navigator-ում և սեղմեք Design Partition ➤ Reconfigurable: Դիզայնի բաժանման պատկերակը հայտնվում է յուրաքանչյուր օրինակի կողքին, որը սահմանված է որպես բաժանում:
  2. Սեղմեք Assignments ➤ Design Partitions Window: Պատուհանը ցուցադրում է նախագծի բոլոր նախագծային բաժանմունքները:
  3. Խմբագրեք բաժանման անունը Design Partitions պատուհանում՝ կրկնակի սեղմելով անվան վրա: Այս տեղեկանքի ձևավորման համար բաժանման անունը վերանվանեք pr_partition
    • Նշում. Երբ դուք ստեղծում եք միջնորմ, Intel Quartus Prime ծրագրաշարը ավտոմատ կերպով ստեղծում է բաժանման անուն՝ հիմնվելով օրինակի անվան և հիերարխիայի ուղու վրա: Այս լռելյայն բաժանման անունը կարող է տարբեր լինել յուրաքանչյուր օրինակից:
  4. To export the finalized static region from the base revision compile, double-click the entry for root_partition in the Post Final Export File column, and type blinking_led_static. gdb.

Post Final Snapshot-ի արտահանում Design Partitions պատուհանումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (4)Ստուգեք, որ blinking_led.qsf-ը պարունակում է հետևյալ առաջադրանքները, որոնք համապատասխանում են ձեր վերակազմավորվող դիզայնի բաժանմանը.intel-750856-Agilex-FPGA-Development-Board-FIG-1 (5)

Առնչվող տեղեկատվություն
«Ստեղծեք դիզայնի միջնորմներ» Intel Quartus Prime Pro Edition-ում Օգտագործողի ուղեցույց. Մասնակի վերակազմավորում

Տեղաբաշխման և երթուղային շրջանի հատկացում PR բաժանման համար
Ձեր ստեղծած յուրաքանչյուր բազային վերանայման համար PR դիզայնի հոսքը տեղադրում է համապատասխան անձի միջուկը ձեր PR բաժանման տարածաշրջանում: Ձեր բազային վերանայման համար սարքի հատակագծում PR տարածաշրջանը գտնելու և նշանակելու համար.

  1. Աջ սեղմեք u_blinking_led օրինակի վրա Project Navigator-ում և սեղմեք Logic Lock Region ➤ Create New Logic Lock Region: Տարածաշրջանը հայտնվում է Logic Lock Regions պատուհանում:
  2. Ձեր տեղադրման տարածաշրջանը պետք է ներառի blinking_led տրամաբանությունը: Ընտրեք տեղաբաշխման շրջանը՝ տեղադրելով հանգույցը Chip Planner-ում: Աջ սեղմեք u_blinking_led տարածաշրջանի անվան վրա Logic Lock Regions պատուհանում և սեղմեք

Տեղադրեք հանգույցը ➤ Տեղադրեք Chip Planner-ում: U_blinking_led շրջանը գունավոր կոդավորված է

Chip Planner Node Location-ը blinking_led-ի համարintel-750856-Agilex-FPGA-Development-Board-FIG-1 (6)

  1. Logic Lock Regions պատուհանում նշեք տեղադրման շրջանի կոորդինատները Ծագման սյունակում: Ծագումը համապատասխանում է շրջանի ստորին ձախ անկյունին։ Նախample, տեղադրման շրջան (X1 Y1) կոորդինատներով սահմանելու համար որպես (163 4), նշեք ծագումը որպես X163_Y4: Intel Quartus Prime ծրագրաշարը ավտոմատ կերպով հաշվարկում է (X2 Y2) կոորդինատները (վերևից աջ) տեղաբաշխման շրջանի համար՝ հիմնվելով ձեր նշած բարձրության և լայնության վրա:
    • Նշում. Այս ձեռնարկը օգտագործում է (X1 Y1) կոորդինատները – (163 4) և տեղադրման շրջանի համար 20 բարձրություն և լայնություն: Սահմանեք ցանկացած արժեք տեղաբաշխման տարածաշրջանի համար: Համոզվեք, որ տարածաշրջանը ծածկում է blinking_led տրամաբանությունը:
  2. Միացնել Reserved և Core-Only տարբերակները:
  3. Կրկնակի սեղմեք Routing Region տարբերակը: Հայտնվում է Logic Lock Routing Region Settings երկխոսության տուփը:
  4. Ընտրեք Fixed with expansion-ը Routing տեսակի համար: Ընտրելով այս տարբերակը ավտոմատ կերպով նշանակում է 2 ընդլայնման երկարություն:
    • Նշում. Երթուղային շրջանը պետք է ավելի մեծ լինի, քան տեղադրման շրջանը, որպեսզի լրացուցիչ ճկունություն ապահովի Սարքավորողի համար, երբ շարժիչը ուղղորդում է տարբեր անձնավորությունների:

Տրամաբանական կողպեք տարածաշրջանների պատուհանintel-750856-Agilex-FPGA-Development-Board-FIG-1 (7)Հաստատեք, որ blinking_led.qsf-ը պարունակում է հետևյալ առաջադրանքները, որոնք համապատասխանում են ձեր հատակագծին.intel-750856-Agilex-FPGA-Development-Board-FIG-1 (8)intel-750856-Agilex-FPGA-Development-Board-FIG-1 (9)

Առնչվող տեղեկատվություն
«Հատակի պլանավորեք մասնակի վերակազմակերպման դիզայնը» Intel Quartus Prime Pro Edition-ում Օգտագործողի ուղեցույց. Մասնակի վերակազմավորում

Մասնակի վերակազմակերպման արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP-ի ավելացում
Մասնակի վերակազմակերպման Արտաքին կոնֆիգուրացիայի վերահսկիչ Intel FPGA IP միջերեսը Intel Agilex PR կառավարման բլոկի հետ՝ բիթ հոսքի աղբյուրը կառավարելու համար: Արտաքին կոնֆիգուրացիան իրականացնելու համար դուք պետք է ավելացնեք այս IP-ն ձեր դիզայնին: Հետևեք այս քայլերին՝ մասնակի վերակազմակերպման արտաքին կազմաձևման վերահսկիչ ավելացնելու համար
Intel FPGA IP ձեր նախագծին.

  1. IP-ի կատալոգի որոնման դաշտում մուտքագրեք Partal Reconfiguration (Գործիքներ ➤ IP կատալոգ):
  2. Կրկնակի սեղմեք Partal Reconfiguration External Configuration Controller Intel FPGA IP:
  3. In the Create IP Variant dialog box, type external_host_pr_ip as the File name, and then click Create. The parameter editor appears.
  4. Միացնել զբաղված ինտերֆեյսի պարամետրի համար ընտրեք Անջատել (կանխադրված պարամետր): Երբ ձեզ անհրաժեշտ է օգտագործել այս ազդանշանը, կարող եք միացնել կարգավորումը:

Միացնել Busy Interface Parameter-ը Parameter Editor-ումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (10)

  1. Սեղմեք File ➤ Save and exit the parameter editor without generating the system. The parameter editor generates the external_host_pr_ip.ip IP variation file and adds the file blinking_led նախագծին: AN 991. Մասնակի վերակազմավորում Կազմաձևման փիների միջոցով (Արտաքին հոսթ) Հղման ձևավորում 750856 | 2022.11.14 ԱՆ 991:
    • Նշում.
    • a. Եթե ​​դուք պատճենում եք external_host_pr_ip.ip-ը file pr գրացուցակից, ձեռքով խմբագրեք blinking_led.qsf-ը file ներառել հետևյալ տողը. set_global_assignment -name IP_FILE pr_ip.ip
    • b. Տեղադրեք IP_FILE հանձնարարություն SDC_-ից հետոFILE assignments (blinking_led. dc) in your blinking_led.qsf file. Այս պատվերը ապահովում է մասնակի վերակազմակերպման վերահսկիչի IP միջուկի համապատասխան սահմանափակում:
    • Նշում. Ժամացույցները հայտնաբերելու համար .sdc file PR IP-ի համար պետք է հետևի ցանկացած .sdc-ին, որը ստեղծում է IP միջուկի օգտագործվող ժամացույցները: Դուք հեշտացնում եք այս պատվերը՝ ապահովելով, որ .ip file քանի որ PR IP միջուկը հայտնվում է ցանկացած .ip-ից հետո files կամ .sdc files, որոնք դուք օգտագործում եք այս ժամացույցները .qsf-ում սահմանելու համար file ձեր Intel Quartus Prime նախագծի վերանայման համար: Լրացուցիչ տեղեկությունների համար տե՛ս Մասնակի վերակազմակերպման IP լուծումների Օգտագործողի ուղեցույցը:

Վերին մակարդակի դիզայնի թարմացում

Թարմացնելու համար top.sv file PR_IP օրինակով.

  1. External_host_pr_ip օրինակը վերին մակարդակի դիզայնին ավելացնելու համար վերև.sv վերևում հանեք հետևյալ կոդի բլոկները: file:intel-750856-Agilex-FPGA-Development-Board-FIG-1 (11)

Անձնավորությունների սահմանում
Այս հղման ձևավորումը սահմանում է երեք առանձին անձնավորություններ մեկ PR բաժնի համար: Անձերին ձեր նախագծում սահմանելու և ներառելու համար.

  1. Ստեղծեք երեք SystemVerilog files, blinking_led.sv, blinking_led_slow.sv և blinking_led_empty.sv ձեր աշխատանքային գրացուցակում երեք անձերի համար:

Reference Design Personasintel-750856-Agilex-FPGA-Development-Board-FIG-1 (12) intel-750856-Agilex-FPGA-Development-Board-FIG-1 (13)

Նշում.

  • blinking_led.sv-ն արդեն հասանելի է որպես մաս fileԴուք պատճենում եք բնակարան/ենթագրացուցից: Դուք կարող եք պարզապես նորից օգտագործել սա file.
  • Եթե ​​ստեղծեք SystemVerilog files Intel Quartus Prime Text Editor-ից, անջատեք Ավելացնել file ընթացիկ նախագծի տարբերակին, երբ պահպանում եք files.

Վերանայումների ստեղծում

Հասարակայնության հետ կապերի նախագծման հոսքը օգտագործում է Intel Quartus Prime ծրագրային ապահովման նախագծի վերանայման հնարավորությունը: Ձեր նախնական դիզայնը բազային վերանայումն է, որտեղ դուք սահմանում եք ստատիկ շրջանի սահմանները և վերակազմավորվող շրջանները FPGA-ում: Հիմնական վերանայումից դուք ստեղծում եք բազմաթիվ վերանայումներ: Այս վերանայումները պարունակում են տարբեր իրականացումներ PR տարածաշրջանների համար: Այնուամենայնիվ, հասարակայնության հետ կապերի իրականացման բոլոր վերանայումներն օգտագործում են նույն վերին մակարդակի տեղաբաշխման և երթուղային արդյունքները բազային վերանայումից: PR դիզայն կազմելու համար դուք պետք է ստեղծեք PR իրականացման վերանայում յուրաքանչյուր անձի համար: Բացի այդ, դուք պետք է վերանայման տեսակներ նշանակեք յուրաքանչյուր վերանայման համար: Հասանելի վերանայման տեսակներն են.

  • Մասնակի վերակազմավորում – Հիմք
  • Մասնակի վերակազմավորում – Անձնակազմի իրականացում

Հետևյալ աղյուսակը թվարկում է վերանայման անվանումը և վերանայման տեսակը յուրաքանչյուր վերանայման համար.

Վերանայման անուններ և տեսակներ

Վերանայման անվանումը Վերանայման տեսակը
blinking_led.qsf Մասնակի վերակազմավորում – Հիմք
blinking_led_default.qsf Մասնակի վերակազմավորում – Անձնակազմի իրականացում
blinking_led_slow.qsf Մասնակի վերակազմավորում – Անձնակազմի իրականացում
blinking_led_empty.qsf Մասնակի վերակազմավորում – Անձնակազմի իրականացում

Բազային վերանայման տեսակը սահմանելը

  1. Սեղմեք Project ➤ Revisions:
  2. Revision Name-ում ընտրեք blinking_led տարբերակը, այնուհետև սեղմեք Սահմանել ընթացիկը:
  3. Սեղմեք Դիմել: Blinking_led տարբերակը ցուցադրվում է որպես ընթացիկ տարբերակ:
  4. Վերանայման տեսակը blinking_led-ի համար սահմանելու համար սեղմեք Հանձնարարություններ ➤ Կարգավորումներ ➤ Ընդհանուր:
  5. Վերանայման տեսակի համար ընտրեք Partal Reconfiguration – Base, ապա սեղմեք OK:
  6. Համոզվեք, որ blinking_led.qsf-ն այժմ պարունակում է հետևյալ առաջադրանքը՝ ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Իրականացման վերանայումների ստեղծում

  1. Revisions երկխոսության տուփը բացելու համար սեղմեք Project ➤ Revisions:
  2. Նոր վերանայում ստեղծելու համար կրկնակի սեղմեք < >.
  3. Revision name-ում նշեք blinking_led_default և ընտրեք blinking_led համար «Հիմնված է վերանայման վրա»:
  4. Վերանայման տեսակի համար ընտրեք Մասնակի վերակազմակերպում – Անձի իրականացում:

Վերանայումների ստեղծումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (14)

  1. Նմանապես, սահմանեք Revision տեսակը blinking_led_slow և blinking_led_empty վերանայումների համար:
  2. Ստուգեք, որ յուրաքանչյուր .qsf file այժմ պարունակում է հետևյալ հանձնարարությունը. set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led, որտեղ, place_holder-ը լռելյայն կազմակերպության անվանումն է նոր ստեղծված PR իրականացման վերանայման համար:

Ծրագրի վերանայումներintel-750856-Agilex-FPGA-Development-Board-FIG-1 (16)

Բազային վերանայման կազմում

  1. Բազային վերանայումը կազմելու համար սեղմեք Processing ➤ Start Compilation: Որպես այլընտրանք, հետևյալ հրամանը կազմում է բազային վերանայումը. quartus_sh –flow compile blinking_led -c blinking_led
  2. Ստուգեք բիթ հոսքը fileներ, որոնք առաջացնում են ելքում_files գրացուցակ:

Գեներացվել է Files

Անուն Տեսակ Նկարագրություն
blinking_led.sof Բազային ծրագրավորում file Օգտագործվում է ամբողջական չիպային բազայի կազմաձևման համար
blinking_led.pr_partition.rbf PR bitstream file բազային անձի համար Օգտագործվում է բազային անձի մասնակի վերակազմավորման համար:
blinking_led_static.qdb .qdb տվյալների բազա file Վերջնական տվյալների բազա file օգտագործվում է ստատիկ շրջան ներմուծելու համար:

Առնչվող տեղեկատվություն

  • «Հատակի պլանավորեք մասնակի վերակազմակերպման դիզայնը» Intel Quartus Prime Pro Edition-ում Օգտագործողի ուղեցույց. Մասնակի վերակազմավորում
  • «Հատակի պլանի սահմանափակումների աստիճանական կիրառում» Intel Quartus Prime Pro Edition-ում Օգտագործողի ուղեցույց. Մասնակի վերակազմավորում

PR-ի իրականացման վերանայումների պատրաստում
Դուք պետք է պատրաստեք PR-ի իրականացման վերանայումները, նախքան սարքի ծրագրավորման համար PR բիթսթրիմը կազմելը և առաջացնելը: Այս կարգավորումը ներառում է .qdb ստատիկ շրջանի ավելացում file որպես աղբյուր file իրականացման յուրաքանչյուր վերանայման համար: Բացի այդ, դուք պետք է նշեք PR տարածաշրջանի համապատասխան սուբյեկտը:

  1. Ընթացիկ տարբերակը կարգավորելու համար սեղմեք Project ➤ Revisions, ընտրեք blinking_led_default որպես վերանայման անուն, այնուհետև սեղմեք Set Current:
  2. To verify the correct source for each implementation revision, click Project ➤Add/Remove Files in Project. The blinking_led.sv file հայտնվում է file ցուցակը.

Files էջintel-750856-Agilex-FPGA-Development-Board-FIG-1 (17)

  1. Կրկնեք 1-ից 2-րդ քայլերը՝ հաստատելու իրականացման այլ վերանայման աղբյուրը files:
Իրականացման վերանայման անվանումը Աղբյուր File
blinking_led_default blinking_led.sv
blinking_led_empty blinking_led_empty.sv
blinking_led_slow blinking_led_slow.sv
  1. .qdb-ը ստուգելու համար file associated with the root partition, click Assignments ➤ Design Partitions Window. Confirm that the Partition Database File specifies the blinking_led_static.qdb file, or double-click the Partition Database File cell to specify this file. Որպես այլընտրանք, հետևյալ հրամանը նշանակում է սա file: set_instance_assignment -name QDB_FILE_PARTITION \ blinking_led_static.qdb -to |
  2. Entity Re-binding բջիջում նշեք յուրաքանչյուր PR բաժնի կազմակերպության անվանումը, որը դուք փոխում եք իրականացման վերանայման ժամանակ: Blinking_led_default իրականացման վերանայման համար կազմակերպության անունը blinking_led է: Այս ձեռնարկում դուք վերագրեք u_blinking_led օրինակը բազային վերանայման կոմպիլյայից նոր blinking_led էությամբ:

Նշում. Տեղապահ կազմակերպության վերամիավորման հանձնարարականը ավտոմատ կերպով ավելացվում է իրականացման վերանայմանը: Այնուամենայնիվ, դուք պետք է փոխեք հանձնարարության մեջ լռելյայն կազմակերպության անվանումը ձեր դիզայնի համար համապատասխան կազմակերպության անվանումով:

Իրականացման վերանայման անվանումը Սուբյեկտի վերահաստատում
blinking_led_default blinking_led
blinking_led_slow blinking_led_slow
blinking_led_empty blinking_led_empty

Կազմակերպության վերամիացումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (18)

  1. Դիզայնը կազմելու համար սեղմեք Processing ➤ Start Compilation: Որպես այլընտրանք, հետևյալ հրամանը կազմում է այս նախագիծը՝ quartus_sh –flow compile blinking_led –c blinking_led_default
  2. Կրկնեք վերը նշված քայլերը՝ blinking_led_slow և blinking_led_edempty վերանայումները պատրաստելու համար. quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Նշում. Դուք կարող եք նշել Fitter-ի ցանկացած հատուկ կարգավորում, որը ցանկանում եք կիրառել PR-ի իրականացման ընթացքում: Հարմարեցված հատուկ կարգավորումները ազդում են միայն անձի համապատասխանության վրա՝ չազդելով ներմուծված ստատիկ տարածաշրջանի վրա:

Խորհրդի ծրագրավորում
Այս ձեռնարկը օգտագործում է Intel Agilex F-Series FPGA մշակման տախտակ նստարանին, ձեր հյուրընկալող մեքենայի PCIe* բնիկից դուրս: Նախքան տախտակը ծրագրավորելը, համոզվեք, որ կատարել եք հետևյալ քայլերը.

  1. Միացրեք սնուցման աղբյուրը Intel Agilex F-Series FPGA մշակման տախտակին:
  2. Միացրեք Intel FPGA ներբեռնման մալուխը ձեր համակարգչի USB պորտի և մշակման տախտակի վրա գտնվող Intel FPGA Ներբեռնման մալուխի միացքի միջև:

Դիզայնը Intel Agilex F-Series FPGA մշակման տախտակի վրա գործարկելու համար.

  1. Բացեք Intel Quartus Prime ծրագիրը և սեղմեք Գործիքներ ➤ Ծրագրավորող:
  2. Ծրագրավորողում սեղմեք Hardware Setup և ընտրեք USB-Blaster:
  3. Սեղմեք Auto Detect և ընտրեք սարքը՝ AGFB014R24AR0:
  4. Սեղմեք OK: Intel Quartus Prime ծրագրաշարը հայտնաբերում և թարմացնում է Ծրագրավորողին տախտակի վրա գտնվող երեք FPGA սարքերով:
  5. Select the AGFB014R24AR0 device, click Change File and load the blinking_led_default.sof file.
  6. Միացնել ծրագիրը/Կարգավորել blinking_led_default.sof-ի համար file.
  7. Կտտացրեք «Սկսել» և սպասեք, որ առաջընթացի բարը հասնի 100%-ի:
  8. Դիտեք, թե ինչպես են տախտակի վրա գտնվող LED-ները թարթում նույն հաճախականությամբ, ինչ բնօրինակ հարթ դիզայնը:
  9. Միայն PR տարածաշրջանը ծրագրավորելու համար աջ սեղմեք blinking_led_default.sof-ի վրա file Ծրագրավորողում և սեղմեք Ավելացնել PR ծրագրավորում File.
  10. Ընտրեք blinking_led_slow.pr_partition.rbf file.
  11. Անջատել ծրագիրը/Կարգավորել blinking_led_default.sof-ի համար file.
  12. Միացնել Program/Configure-ը blinking_led_slow.pr_partition.rbf-ի համար file և սեղմեք Սկսել: Տախտակի վրա դիտեք LED[0] և LED[1]-ը, որոնք շարունակում են թարթել: Երբ առաջընթացի սանդղակը հասնում է 100%-ի, LED[2] և LED[3]-ն ավելի դանդաղ են թարթում:
  13. PR տարածաշրջանը վերածրագրավորելու համար աջ սեղմեք .rbf file Ծրագրավորողում և սեղմեք «Փոխել PR ծրագրավորումը»: File.
  14. Ընտրեք .rbf files, որպեսզի մյուս երկու անձինք դիտարկեն վարքագիծը տախտակի վրա: Բեռնվում է blinking_led_default.rbf file առաջացնում է LED-ների թարթումը որոշակի հաճախականությամբ և բեռնում blinking_led_empty.rbf file հանգեցնում է LED-ների միացված մնալուն:

Intel Agilex F-Series FPGA-ի մշակման տախտակի ծրագրավորումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (19)Սարքավորումների փորձարկման հոսք

Հետևյալ հաջորդականությունները նկարագրում են հղման նախագծման ապարատային փորձարկման հոսքը:
Intel Agilex սարքի արտաքին հյուրընկալող սարքաշարի կարգավորումintel-750856-Agilex-FPGA-Development-Board-FIG-1 (20)

Ծրագրավորել Helper FPGA-ն (արտաքին հոսթ)
Հետևյալ հաջորդականությունը նկարագրում է օգնական FPGA-ի ծրագրավորումը, որը գործում է որպես PR գործընթացի արտաքին հոսթ.

  1. Նշեք Avalon հոսքային ինտերֆեյսի կարգավորումը, որը համապատասխանում է ձեր ընտրած ռեժիմին (x8, x16 կամ x32):
  2. Նախաձեռնեք հարթակը` ծրագրավորելով օգնական FPGA-ն` օգտագործելով Intel Quartus Prime Ծրագրավորողը և միացված կազմաձևման մալուխը:
  3. Օգտագործելով FPGA օգնականը, կարդացեք CONF_DONE և AVST_READY ազդանշանները: CONF_DONE-ը պետք է լինի 0, AVST_READY-ը պետք է լինի 1: Այս փին-ի վրա բարձր տրամաբանությունը ցույց է տալիս, որ SDM-ը պատրաստ է ընդունել տվյալներ արտաքին հոսթից: Այս ելքը SDM I/O-ի մի մասն է:

Նշում. CONF_DONE փին ազդանշան է տալիս արտաքին հոսթին, որ բիթ հոսքի փոխանցումը հաջող է: Օգտագործեք այս ազդանշանները միայն չիպի ամբողջական կազմաձևման գործընթացը վերահսկելու համար: Տե՛ս Intel Agilex-ի կազմաձևման Օգտագործողի ուղեցույցը՝ այս փինին վերաբերող լրացուցիչ տեղեկությունների համար:

Program the DUT FPGA with Full Chip SOF via External Host The following sequence describes programming the DUT FPGA with the full chip SRAM Object File (.sof) using the host Avalon streaming interface:

  1. Գրեք ամբողջական չիպի բիթ հոսքը օգնական FPGA-ի (արտաքին հոսթ) DDR4 արտաքին հիշողության մեջ:
  2. Կարգավորեք DUT FPGA-ն ամբողջական չիպով .sof՝ օգտագործելով Avalon հոսքային միջերեսը (x8, x16, x32):
  3. Կարդացեք կարգավիճակի DUT FPGA կազմաձևման ազդանշանները: CONF_DONE-ը պետք է լինի 1, AVST_READY-ը պետք է լինի 0:

Ժամկետային բնութագրեր. մասնակի վերակազմավորում Արտաքին վերահսկիչ Intel FPGA IPintel-750856-Agilex-FPGA-Development-Board-FIG-1 (21)

Ծրագրավորեք DUT FPGA-ն Առաջին անձնավորության հետ արտաքին հոսթի միջոցով

  1. Կիրառեք սառեցումը թիրախային PR տարածաշրջանի վրա DUT FPGA-ում:
  2. Օգտագործելով Intel Quartus Prime System Console-ը, հաստատեք pr_request՝ մասնակի վերակազմավորումը սկսելու համար: AVST_READY-ը պետք է լինի 1:
  3. Առաջին PR persona bitstream-ը գրեք օգնական FPGA-ի (արտաքին հոսթ) DDR4 արտաքին հիշողության մեջ:
  4. Օգտագործելով Avalon հոսքային միջերեսը (x8, x16, x32), վերակազմավորեք DUT FPGA-ն առաջին պերսոնայի բիթ հոսքով:
  5. PR կարգավիճակը վերահսկելու համար սեղմեք Գործիքներ ➤ System Console՝ System Console-ը գործարկելու համար: System Console-ում վերահսկեք PR կարգավիճակը.
    • pr_error-ը 2 է՝ վերակազմավորումն ընթացքի մեջ է:
    • pr_error-ը 3 է՝ վերակազմակերպումն ավարտված է:
  6. Կիրառեք ապասառեցում PR տարածաշրջանում DUT FPGA-ում:

Նշում. Եթե ​​PR-ի շահագործման ընթացքում սխալ է տեղի ունենում, ինչպիսին է տարբերակի ստուգման կամ թույլտվության ստուգման ձախողումը, PR գործողությունն ավարտվում է:

Առնչվող տեղեկատվություն

  • Intel Agilex կոնֆիգուրացիայի Օգտագործողի ուղեցույց
  • Intel Quartus Prime Pro Edition Օգտագործողի ուղեցույց. Վրիպազերծման գործիքներ

Փաստաթղթերի վերանայման պատմություն AN 991-ի համար. Մասնակի վերակազմավորում կոնֆիգուրացիայի փիների միջոցով (արտաքին հոսթ) Տեղեկատվության ձևավորում Intel Agilex F-Series FPGA մշակման տախտակի համար

Փաստաթղթի տարբերակը Intel Quartus Prime տարբերակը Փոփոխություններ
2022.11.14 22.3 • Նախնական թողարկում:

AN 991. Մասնակի վերակազմավորում Կազմաձևման փիների միջոցով (արտաքին հոսթ) Հղման ձևավորում. Intel Agilex F-Series FPGA զարգացման տախտակի համար

Լավագույն ՀՏՀ-ների պատասխանները.

  • Q Ի՞նչ է PR-ը կազմաձևման քորոցների միջոցով:
  • A Արտաքին հոսթի կոնֆիգուրացիա 3-րդ էջում
  • Q Ի՞նչ է ինձ անհրաժեշտ այս հղման դիզայնի համար:
  • A Հղումների նախագծման պահանջներ 6-րդ էջում
  • Q Որտե՞ղ կարող եմ ստանալ տեղեկատու դիզայնը:
  • A Հղումների նախագծման պահանջներ 6-րդ էջում
  • Q Ինչպե՞ս կարող եմ իրականացնել PR արտաքին կոնֆիգուրացիայի միջոցով:
  • A Հղումների ձևավորման ուղեցույց 6-րդ էջում
  • Q Ի՞նչ է PR անձը:
  • A Անձերի սահմանում 11-րդ էջում
  • Q Ինչպե՞ս կարող եմ ծրագրավորել տախտակը:
  • A Ծրագրավորեք խորհուրդը 17-րդ էջում
  • Q Որո՞նք են PR-ի հայտնի խնդիրներն ու սահմանափակումները:
  • A Intel FPGA-ի աջակցության ֆորումներ. PR
  • Q Ունե՞ք դասընթացներ PR-ի վերաբերյալ:
  • A Intel FPGA տեխնիկական ուսուցման կատալոգ

Առցանց տարբերակ Ուղարկել հետադարձ կապ

  • ID: 750856
  • Տարբերակ: 2022.11.14

Փաստաթղթեր / ռեսուրսներ

intel 750856 Agilex FPGA զարգացման խորհուրդ [pdf] Օգտագործողի ուղեցույց
750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Հղումներ

Թողնել մեկնաբանություն

Ձեր էլփոստի հասցեն չի հրապարակվի: Պարտադիր դաշտերը նշված են *