intel 750856 Bord ta 'żvilupp Agilex FPGA

Informazzjoni dwar il-Prodott

Dan id-disinn ta 'referenza huwa għall-Bord ta' Żvilupp FPGA Intel Agilex F-Series. Jutilizza l-Kontrollur tal-Konfigurazzjoni Esterna ta 'Rikonfigurazzjoni Parzjali Intel FPGA IP u għandu reġjun PR sempliċi. L-Intel Agilex Device External Host Hardware Setup tikkonsisti minn apparat estern (Helper FPGA), DUT FPGA, u d-disinn tal-host estern tiegħek. Id-disinn ospitanti fl-apparat estern huwa responsabbli biex jospita l-proċess PR. Il-brilli tal-PR jintużaw biex jgħaqqdu ż-żewġ apparati u jistgħu jkunu kwalunkwe I/O tal-utent disponibbli.

Istruzzjonijiet għall-Użu tal-Prodott

Konfigurazzjoni Ospitanti Esterni

Biex twettaq il-konfigurazzjoni tal-host estern, segwi dawn il-passi:

1. Oħloq disinn ospitanti f'apparat estern biex jospita l-proċess PR.
2. Qabbad il-brilli PR mill-apparat estern mal-Kontrollur tal-Konfigurazzjoni Esterna ta' Rikonfigurazzjoni Parzjali Intel FPGA IP fid-DUT FPGA.
3. Id-dejta tal-konfigurazzjoni tal-fluss mid-disinn tal-host għall-pinnijiet tal-interface tal-istriming Intel Agilex Avalon li jikkorrispondu mas-sinjali tal-handshaking PR mill-IP.

Konfigurazzjoni mill-ġdid parzjali permezz tal-Operazzjoni tal-Brilli tal-Konfigurazzjoni

Is-sekwenza li ġejja tiddeskrivi l-operat ta’ rikonfigurazzjoni parzjali permezz ta’ pinnijiet ta’ konfigurazzjoni:

1. Asserixxi l-pin pr_request konness mal-Kontrollur tal-Konfigurazzjoni Esterna ta' Rikonfigurazzjoni Parzjali Intel FPGA IP.
2. L-IP jasserixxi sinjal okkupat biex jindika li l-proċess tal-PR għadu għaddej (mhux obbligatorju).
3. Jekk is-sistema tal-konfigurazzjoni hija lesta għal operazzjoni PR, il-pin avst_ready jiġi affermat, li jindika li hija lesta biex taċċetta data.
4. Tistrimja d-dejta tal-konfigurazzjoni tal-PR fuq il-brilli avst_data u l-pin avst_valid, wara l-ispeċifikazzjoni tal-istrimjar Avalon għat-trasferiment tad-dejta b'backpressure.
5. L-istreaming jieqaf meta l-pin avst_ready jitneħħa.
6. Iddikjara l-pin avst_ready biex tindika li m'hemmx aktar dejta meħtieġa għall-operazzjoni PR.
7. Il-Kontrollur tal-Konfigurazzjoni Esterna tar-Rikonfigurazzjoni Parzjali Intel FPGA IP jneħħi s-sinjal okkupat biex jindika t-tmiem tal-proċess (mhux obbligatorju).

Rikonfigurazzjoni Parzjali permezz ta' Disinn ta' Referenza ta' Pinnijiet ta' Konfigurazzjoni (Ospitanti Esterni).

Din in-nota tal-applikazzjoni turi konfigurazzjoni mill-ġdid parzjali permezz tal-pinnijiet tal-konfigurazzjoni (host estern) fuq il-bord tal-iżvilupp Intel® Agilex® F-Series FPGA.

Disinn ta' Referenza Overview

Il-karatteristika ta 'konfigurazzjoni mill-ġdid parzjali (PR) tippermettilek tikkonfigura mill-ġdid porzjon tal-FPGA b'mod dinamiku, filwaqt li d-disinn tal-FPGA li jifdal ikompli jiffunzjona. Tista 'toħloq persuni multipli għal reġjun partikolari fid-disinn tiegħek li ma jkollhomx impatt fuq l-operat f'żoni barra dan ir-reġjun. Din il-metodoloġija hija effettiva f'sistemi fejn funzjonijiet multipli jaqsmu l-ħin tal-istess riżorsi tal-apparat FPGA. Il-verżjoni attwali tas-softwer Intel Quartus® Prime Pro Edition tintroduċi fluss ta 'kumpilazzjoni ġdid u ssimplifikat għal rikonfigurazzjoni parzjali. Dan id-disinn ta 'referenza Intel Agilex juża l-Kontrollur ta' Konfigurazzjoni Esterna ta 'Rikonfigurazzjoni Parzjali Intel FPGA IP u għandu reġjun PR sempliċi.

Setup tal-Hardware tal-Ospitanti Esterni tal-Apparat Intel Agilex

Konfigurazzjoni Ospitanti Esterni

Fil-konfigurazzjoni tal-host estern, l-ewwel trid toħloq disinn tal-host f'apparat estern biex jospita l-proċess tal-PR, kif turi l-Intel Agilex Device External Host Hardware Setup. Id-disinn tal-host jixxandar id-dejta tal-konfigurazzjoni lill-pinnijiet tal-interface tal-istrimjar Intel Agilex Avalon li jikkorrispondu mas-sinjali tal-handshaking PR li ġejjin mill-Kontrollur tal-Konfigurazzjoni Esterna tar-Rikonfigurazzjoni Parzjali Intel FPGA IP. Il-brilli tal-PR li tuża biex tgħaqqad iż-żewġ apparati jistgħu jkunu kwalunkwe I/O tal-utent disponibbli.

Is-sekwenza li ġejja tiddeskrivi r-rikonfigurazzjoni parzjali permezz tat-tħaddim tal-brilli tal-konfigurazzjoni:

1. L-ewwel asserixxi l-pin pr_request li huwa konness mal-Kontrollur tal-Konfigurazzjoni Esterna ta 'Rikonfigurazzjoni Parzjali Intel FPGA IP.
2. L-IP jasserixxi sinjal okkupat biex jindika li l-proċess tal-PR għadu għaddej (mhux obbligatorju).
3. Jekk is-sistema tal-konfigurazzjoni hija lesta biex tgħaddi minn operazzjoni PR, il-pin avst_ready jiġi affermat li jindika li hija lesta li taċċetta data.
4. Ibda tistrimja d-dejta tal-konfigurazzjoni tal-PR fuq il-labar avst_data u l-pin avst_valid, filwaqt li tosserva l-ispeċifikazzjoni tal-istrimjar Avalon għat-trasferiment tad-dejta b'backpressure.
5. L-istreaming jieqaf kull meta l-pin avst_ready jitneħħa.
6. Wara l-istreaming tad-dejta tal-konfigurazzjoni kollha, il-pin avst_ready jiġi dessertat biex jindika li m'hemmx aktar dejta meħtieġa għall-operazzjoni PR.
7. Il-Kontrollur tal-Konfigurazzjoni Esterna ta 'Rikonfigurazzjoni Parzjali Intel FPGA IP deżerti s-sinjal busy biex jindika t-tmiem tal-proċess (mhux obbligatorju).
8. Tista 'tiċċekkja l-pinnijiet pr_done u pr_error biex tikkonferma jekk l-operazzjoni PR tlestietx b'suċċess. Jekk iseħħ żball, bħal nuqqas fil-verifika tal-verżjoni u l-iċċekkjar tal-awtorizzazzjoni, l-operazzjoni PR tintemm.

Informazzjoni Relatata

• Intel Agilex F-Series FPGA Development Kit Web Paġna
• Intel Agilex F-Series FPGA Development Kit Gwida għall-Utent
• Gwida għall-Utent Intel Quartus Prime Pro Edition: Konfigurazzjoni mill-ġdid parzjali

Konfigurazzjoni mill-ġdid parzjali Kontrollur tal-Konfigurazzjoni Esterna Intel FPGA IP
Il-Kontrollur tal-Konfigurazzjoni Esterna tar-Rikonfigurazzjoni Parzjali huwa meħtieġ li juża pinnijiet tal-konfigurazzjoni biex jixxandar id-dejta tal-PR għall-operat tal-PR. Int trid tikkonnettja l-portijiet tal-ogħla livell kollha tal-Kontrollur tal-Konfigurazzjoni Esterna ta 'Rikonfigurazzjoni Parzjali Intel FPGA IP mal-pin pr_request biex tippermetti l-handshaking tal-host mal-maniġer tal-apparat sikur (SDM) mill-qalba. L-SDM jiddetermina liema tipi ta' pinnijiet ta' konfigurazzjoni għandek tuża, skont l-issettjar tal-MSEL tiegħek.

Konfigurazzjoni mill-ġdid parzjali Kontrollur tal-Konfigurazzjoni Esterna Intel FPGA IP

Konfigurazzjoni mill-ġdid parzjali Settings Esterni tal-Parametri tal-Kontrollur

Parametru	Valur	Deskrizzjoni
Ippermetti Busy Interface	Ippermettiet or Itfi	Jippermettilek li Jippermetti jew Itfi l-interface Busy, li jasserixxi sinjal biex jindika li l-ipproċessar tal-PR ikun għaddej waqt il-konfigurazzjoni esterna. Issettjar default huwa Itfi.

Konfigurazzjoni mill-ġdid parzjali Portijiet tal-Kontrollur tal-Konfigurazzjoni Esterna

Isem tal-Port	Wisa'	Direzzjoni	Funzjoni
pr_request	1	Input	Jindika li l-proċess tal-PR huwa lest biex jibda. Is-sinjal huwa kondjuwit mhux sinkroniku ma 'kwalunkwe sinjal ta' l-arloġġ.
pr_error	2	Output	Tindika żball parzjali ta' rikonfigurazzjoni.: • 2'b01—żball ġenerali tal-PR • 2'b11—iżball bitstream inkompatibbli Dawn is-sinjali huma kondjuwiti mhux sinkroniċi ma 'ebda sors ta' arloġġ.
pr_done	1	Output	Jindika li l-proċess tal-PR huwa lest. Is-sinjal huwa kondjuwit mhux sinkroniku ma 'kwalunkwe sinjal ta' l-arloġġ.
start_addr	1	Input	Jispeċifika l-indirizz tal-bidu tad-dejta PR f'Activ Serial Flash. Inti tippermetti dan is-sinjal billi tagħżel jew Avalon®-ST or Serjali Attiv għall- Ippermetti Avalon-ST Pins jew Attiva Serial Pins parametru. Is-sinjal huwa kondjuwit mhux sinkroniku ma 'kwalunkwe sinjal ta' l-arloġġ.
reset	1	Input	Attiv għoli, sinkroniku reset sinjal.
out_clk	1	Output	Sors tal-arloġġ li jiġġenera minn oxxillatur intern.
okkupat	1	Output	L-IP jasserixxi dan is-sinjal biex jindika t-trasferiment tad-dejta tal-PR li qed isir. Inti tippermetti dan is-sinjal billi tagħżel Ippermettiet għall- Ippermetti interface busy parametru.

Rekwiżiti tad-Disinn ta' Referenza

L-użu ta’ dan id-disinn ta’ referenza jeħtieġ dan li ġej:

• Installazzjoni tal-verżjoni Intel Quartus Prime Pro Edition 22.3 b'appoġġ għall-familja ta 'apparat Intel Agilex.
• Konnessjoni mal-bord ta 'żvilupp Intel Agilex F-Series FPGA fuq il-bank.
• Download tad-disinn example disponibbli fil-post li ġej: https://github.com/intel/fpga-partial-reconfig.

Biex tniżżel id-disinn example:

1. Ikklikkja Klonja jew tniżżel.
2. Ikklikkja Niżżel ZIP. Unzip l-fpga-partial-reconfig-master.zip file.
3. Innaviga fis-subfolder tutorials/agilex_external_pr_configuration biex taċċessa d-disinn ta’ referenza.

Walkthrough tad-Disinn ta' Referenza

Il-passi li ġejjin jiddeskrivu l-implimentazzjoni ta 'konfigurazzjoni mill-ġdid parzjali permezz ta' pinnijiet tal-konfigurazzjoni (host estern) fuq il-bord ta 'żvilupp Intel Agilex F-Series FPGA:

• Pass 1: Nibdew
• Pass 2: Ħolqien ta 'Disinn Partition
• Pass 3: Allokazzjoni ta' Reġjuni ta' Pjazzament u Rotot
• Pass 4: Iż-żieda tal-IP tal-Kontrollur tal-Konfigurazzjoni Esterna tar-Rikonfigurazzjoni Parzjali
• Pass 5: Definizzjoni ta' Personas
• Pass 6: Ħolqien ta' Reviżjonijiet
• Pass 7: Kumpilazzjoni tar-Reviżjoni Bażi
• Pass 8: Tħejjija tar-Reviżjonijiet tal-Implimentazzjoni tal-PR
• Pass 9: Programmazzjoni tal-Bord

Pass 1: Nibdew
Biex tikkopja d-disinn ta’ referenza files għall-ambjent tax-xogħol tiegħek u ikkumpila d-disinn ċatt blinking_led:

1. Oħloq direttorju fl-ambjent tax-xogħol tiegħek, agilex_pcie_devkit_blinking_led_pr.
2. Ikkopja s-subfolder tat-tutorials/agilex_pcie_devkit_blinking_led/flat imniżżla fid-direttorju, agilex_pcie_devkit_blinking_led_pr.
3. Fis-softwer Intel Quartus Prime Pro Edition, ikklikkja File ➤ Iftaħ Proġett u agħżel blinking_led.qpf.
4. Biex telabora l-ġerarkija tad-disinn ċatt, ikklikkja Ipproċessar ➤ Ibda ➤ Ibda Analiżi u Sintesi. Alternattivament, fil-linja tal-kmand, mexxi l-kmand li ġej: quartus_syn blinking_led -c blinking_led

Ħolqien ta 'Disinn Partition

Int trid toħloq diviżorji tad-disinn għal kull reġjun PR li trid terġa 'tikkonfigura parzjalment. Il-passi li ġejjin joħolqu partizzjoni tad-disinn għall-istanza u_blinking_led.

Ħolqien tal-Ħitan tad-Disinn

1. Ikklikkja bil-lemin fuq l-istanza u_blinking_led fin-Navigatur tal-Proġett u kklikkja Disinn Partition ➤ Rikonfigurabbli. Ikona diviżorja tad-disinn tidher ħdejn kull istanza li hija ssettjata bħala partizzjoni.
2. Ikklikkja Assenjamenti ➤ Tieqa tal-Ħitan tad-Disinn. It-tieqa turi l-ħitan tad-disinn kollha fil-proġett.
3. Editja l-isem tal-partizzjoni fit-Tieqa tal-Ħitan tad-Disinn billi tikklikkja darbtejn fuq l-isem. Għal dan id-disinn ta' referenza, semmi mill-ġdid l-isem tal-partizzjoni għal pr_partition
   • Nota: Meta toħloq partizzjoni, is-softwer Intel Quartus Prime awtomatikament jiġġenera isem tal-partizzjoni, ibbażat fuq l-isem tal-istanza u t-triq tal-ġerarkija. Dan l-isem tal-partizzjoni default jista’ jvarja ma’ kull istanza.
4. Biex tesporta r-reġjun statiku finalizzat mill-kompilazzjoni tar-reviżjoni bażi, ikklikkja darbtejn l-entrata għal root_partition fil-Post Final Export File kolonna, u tip blinking_led_static. gdb.

Jesportaw Snapshot Finali Post fit-Tieqa tal-Ħitan tad-DisinnIvverifika li l-blinking_led.qsf fih l-assenjazzjonijiet li ġejjin, li jikkorrispondu mal-partizzjoni tad-disinn rikonfigurabbli tiegħek:

Informazzjoni Relatata
"Oħloq diviżorji tad-Disinn" fil-Gwida għall-Utent tal-Intel Quartus Prime Pro Edition: Konfigurazzjoni mill-ġdid parzjali

Allokazzjoni ta' Pjazzament u Reġjun tar-Rotot għal Partizzjoni PR
Għal kull reviżjoni bażi li toħloq, il-fluss tad-disinn PR ipoġġi l-qalba tal-persona korrispondenti fir-reġjun tal-partizzjoni PR tiegħek. Biex issib u tassenja r-reġjun PR fil-pjan tal-art tal-apparat għar-reviżjoni bażi tiegħek:

1. Ikklikkja bil-lemin fuq l-istanza u_blinking_led fin-Navigatur tal-Proġett u kklikkja Reġjun tal-Lock Logic ➤ Oħloq Reġjun Ġdid tal-Lock Logic. Ir-reġjun jidher fuq it-Tieqa tar-Reġjuni tal-Lock tal-Loġika.
2. Ir-reġjun tat-tqegħid tiegħek għandu jinkludi l-loġika blinking_led. Agħżel ir-reġjun tat-tqegħid billi ssib in-nodu f'Chip Planner. Ikklikkja bil-lemin fuq l-isem tar-reġjun u_blinking_led fit-Tieqa tar-Reġjuni tal-Lock Loġiku u kklikkja

Sib Node ➤ Sib fi Chip Planner. Ir-reġjun u_blinking_led huwa kkodifikat bil-kulur

Post tan-Nod tal-Planner taċ-Ċippa għal blinking_led

1. Fit-tieqa Logic Lock Regions, speċifika l-koordinati tar-reġjun tat-tqegħid fil-kolonna Oriġini. L-oriġini tikkorrispondi mar-rokna t'isfel tax-xellug tar-reġjun. Per example, biex tissettja reġjun ta' tqegħid b'koordinati (X1 Y1) bħala (163 4), speċifika l-Oriġini bħala X163_Y4. Is-softwer Intel Quartus Prime awtomatikament jikkalkula l-koordinati (X2 Y2) (fuq-lemin) għar-reġjun tat-tqegħid, ibbażati fuq l-għoli u l-wisa 'li tispeċifika.
   • Nota: Dan it-tutorja juża l-koordinati (X1 Y1) – (163 4), u għoli u wisa’ ta’ 20 għar-reġjun tat-tqegħid. Iddefinixxi kwalunkwe valur għar-reġjun tat-tqegħid. Kun żgur li r-reġjun ikopri l-loġika blinking_led.
2. Ippermetti l-għażliet Riżervati u Core-Only.
3. Ikklikkja darbtejn l-għażla tar-Reġjun tar-Rotot. Tidher il-kaxxa ta' dialog tas-Settings tar-Reġjun tar-Rotot tal-Lock Loġiku.
4. Agħżel Fiss b'espansjoni għat-tip ta' Rotot. L-għażla ta 'din l-għażla awtomatikament tassenja tul ta' espansjoni ta '2.
   • Nota: Ir-reġjun tar-rotot għandu jkun akbar mir-reġjun tat-tqegħid, biex jipprovdi flessibilità żejda għall-Fitter meta l-magna tgħaddi minn persona differenti.

Loġika Lock Reġjuni TieqaIvverifika li l-blinking_led.qsf fih l-inkarigi li ġejjin, li jikkorrispondu għall-ippjanar tal-art tiegħek:

Informazzjoni Relatata
"Floorplan id-Disinn ta' Rikonfigurazzjoni Parzjali" f'Gwida għall-Utent tal-Edizzjoni Intel Quartus Prime Pro: Rikonfigurazzjoni parzjali

Żieda tal-Kontrollur tal-Konfigurazzjoni Esterna tar-Rikonfigurazzjoni Parzjali Intel FPGA IP
Il-Kontrollur tal-Konfigurazzjoni Esterna ta 'Rikonfigurazzjoni Parzjali Intel FPGA IP interfaces mal-blokk ta' kontroll Intel Agilex PR biex jimmaniġġja s-sors tal-bitstream. Trid iżżid dan l-IP mad-disinn tiegħek biex timplimenta konfigurazzjoni esterna. Segwi dawn il-passi biex iżżid il-Kontrollur tal-Konfigurazzjoni Esterna tar-Rikonfigurazzjoni Parzjali
Intel FPGA IP għall-proġett tiegħek:

1. Ittajpja Rikonfigurazzjoni Parzjali fil-qasam tat-tfittxija tal-Katalgu IP (Għodda ➤ Katalgu IP).
2. Ikklikkja darbtejn Konfigurazzjoni mill-ġdid parzjali Kontrollur tal-Konfigurazzjoni Esterna Intel FPGA IP.
3. Fil-kaxxa ta 'dialog Oħloq Varjant IP, ittajpja external_host_pr_ip bħala l- File isem, u mbagħad ikklikkja Oħloq. Jidher l-editur tal-parametri.
4. Għall-parametru Enable busy interface, agħżel Itfi (l-issettjar default). Meta jkollok bżonn tuża dan is-sinjal, tista 'taqleb is-setting għal Attiva.

Ippermetti l-Parametru tal-Interface Busy fl-Editur tal-Parametru

1. Ikklikkja File ➤ Issejvja u oħroġ mill-editur tal-parametri mingħajr ma tiġġenera s-sistema. L-editur tal-parametri jiġġenera l-varjazzjoni tal-IP external_host_pr_ip.ip file u żżid il- file għall-proġett blinking_led. AN 991: Rikonfigurazzjoni parzjali permezz ta' Pinnijiet ta' Konfigurazzjoni (Ospitanti Esterni) Disinn ta' Referenza 750856 | 2022.11.14 AN 991:
   • Nota:
   • a. Jekk qed tikkopja external_host_pr_ip.ip file mid-direttorju pr, editja manwalment il-blinking_led.qsf file biex tinkludi l-linja li ġejja: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Poġġi l-IP_FILE assenjazzjoni wara l-SDC_FILE assenjazzjonijiet (blinking_led. dc) fil-blinking_led.qsf tiegħek file. Dan l-ordni jiżgura restrizzjonijiet xierqa tal-qalba tal-IP tal-Kontrollur tar-Rikonfigurazzjoni Parzjali.
   • Nota: Biex tiskopri l-arloġġi, il-.sdc file għall-PR IP għandu jsegwi kwalunkwe .sdc li joħloq l-arloġġi li juża l-qalba tal-IP. Inti tiffaċilita din l-ordni billi tiżgura li l-.ip file għall-qalba tal-PR IP tidher wara kwalunkwe .ip files jew .sdc files li tuża biex tiddefinixxi dawn l-arloġġi fil-.qsf file għar-reviżjoni tal-proġett Intel Quartus Prime tiegħek. Għal aktar informazzjoni, irreferi għall-Gwida tal-Utent tas-Soluzzjonijiet tal-IP ta’ Rikonfigurazzjoni Parzjali.

Aġġornament tad-Disinn tal-Ogħla Livell

Biex taġġorna l-top.sv file bl-istanza PR_IP:

1. Biex iżżid l-istanza external_host_pr_ip mad-disinn tal-ogħla livell, neħħi l-kumment tal-blokki tal-kodiċi li ġejjin fil-top.sv file:

Jiddefinixxu Personas
Dan id-disinn ta 'referenza jiddefinixxi tliet personas separati għall-partizzjoni PR waħda. Biex tiddefinixxi u tinkludi l-personaġġi fil-proġett tiegħek:

1. Oħloq tliet SystemVerilog files, blinking_led.sv, blinking_led_slow.sv, u blinking_led_empty.sv fid-direttorju tax-xogħol tiegħek għat-tliet personas.

Personas tad-Disinn ta' Referenza

Nota:

• blinking_led.sv huwa diġà disponibbli bħala parti mill- files tikkopja mill-flat/sub-direttorju. Tista 'sempliċement terġa' tuża dan file.
• Jekk toħloq is-SystemVerilog files mill-Intel Quartus Prime Test Editor, iddiżattiva l-Żid file għall-għażla tal-proġett attwali, meta tissejvja l- files.

Ħolqien ta' Reviżjonijiet

Il-fluss tad-disinn PR juża l-karatteristika ta 'reviżjonijiet tal-proġett fis-softwer Intel Quartus Prime. Id-disinn inizjali tiegħek huwa r-reviżjoni bażi, fejn tiddefinixxi l-konfini tar-reġjun statiku u r-reġjuni konfigurabbli mill-ġdid fuq l-FPGA. Mir-reviżjoni bażi, inti toħloq reviżjonijiet multipli. Dawn ir-reviżjonijiet fihom l-implimentazzjonijiet differenti għar-reġjuni PR. Madankollu, ir-reviżjonijiet kollha tal-implimentazzjoni tal-PR jużaw l-istess riżultati ta’ tqegħid fl-ogħla livell u r-rotot mir-reviżjoni bażi. Biex tiġbor disinn tal-PR, trid toħloq reviżjoni tal-implimentazzjoni tal-PR għal kull persona. Barra minn hekk, trid tassenja tipi ta' reviżjoni għal kull waħda mir-reviżjonijiet. It-tipi ta' reviżjoni disponibbli huma:

• Rikonfigurazzjoni Parzjali – Bażi
• Rikonfigurazzjoni Parzjali - Implimentazzjoni tal-Persona

It-tabella li ġejja telenka l-isem tar-reviżjoni u t-tip ta’ reviżjoni għal kull waħda mir-reviżjonijiet:

Ismijiet u Tipi ta' Reviżjoni

Isem tar-Reviżjoni	Tip ta' Reviżjoni
blinking_led.qsf	Rikonfigurazzjoni Parzjali – Bażi
blinking_led_default.qsf	Rikonfigurazzjoni Parzjali - Implimentazzjoni tal-Persona
blinking_led_slow.qsf	Rikonfigurazzjoni Parzjali - Implimentazzjoni tal-Persona
blinking_led_empty.qsf	Rikonfigurazzjoni Parzjali - Implimentazzjoni tal-Persona

L-issettjar tat-Tip ta' Reviżjoni tal-Bażi

1. Ikklikkja Proġett ➤ Reviżjonijiet.
2. Fl-Isem tar-Reviżjoni, agħżel ir-reviżjoni blinking_led, u mbagħad ikklikkja Issettja Kurrenti.
3. Ikklikkja Applika. Ir-reviżjoni blinking_led tidher bħala r-reviżjoni attwali.
4. Biex tissettja t-Tip ta' Reviżjoni għal blinking_led, ikklikkja Assenji ➤ Settings ➤ Ġenerali.
5. Għal Tip ta' Reviżjoni, agħżel Rikonfigurazzjoni Parzjali – Bażi, u mbagħad ikklikkja OK.
6. Ivverifika li l-blinking_led.qsf issa fih l-assenjazzjoni li ġejja: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Ħolqien ta' Reviżjonijiet ta' Implimentazzjoni

1. Biex tiftaħ il-kaxxa ta' dialog Reviżjonijiet, ikklikkja Proġett ➤ Reviżjonijiet.
2. Biex toħloq reviżjoni ġdida, ikklikkja darbtejn < >.
3. Fl-isem tar-reviżjoni, speċifika blinking_led_default u agħżel blinking_led għal Ibbażat fuq ir-reviżjoni.
4. Għat-tip ta’ Reviżjoni, agħżel Konfigurazzjoni mill-ġdid parzjali – PersonalImplementation.

Ħolqien ta' Reviżjonijiet

1. Bl-istess mod, issettja t-Tip ta 'Reviżjoni għar-reviżjonijiet blinking_led_slow u blinking_led_empty.
2. Ivverifika li kull .qsf file issa fih l-assenjazzjoni li ġejja: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led fejn, place_holder huwa l-isem tal-entità default għar-reviżjoni tal-implimentazzjoni tal-PR maħluqa ġdida.

Reviżjonijiet tal-Proġett

Il-kumpilazzjoni tar-Reviżjoni Bażi

1. Biex tiġbor ir-reviżjoni bażi, ikklikkja Ipproċessar ➤ Ibda l-Kompilazzjoni. Alternattivament, il-kmand li ġej jikkompila r-reviżjoni bażi: quartus_sh –flow compile blinking_led -c blinking_led
2. Spezzjona l-bitstream files li jiġġeneraw fl-output_filedirettorju s.

Ġenerat Files

Isem	Tip	Deskrizzjoni
blinking_led.sof	Programmazzjoni bażi file	Użat għal konfigurazzjoni bażi full-chip
blinking_led.pr_partition.rbf	PR bitstream file għal persona bażi	Użat għal rikonfigurazzjoni parzjali tal-persona bażi.
blinking_led_static.qdb	database .qdb file	Database finalizzata file użati biex jimportaw ir-reġjun statiku.

Informazzjoni Relatata

• "Floorplan id-Disinn ta' Rikonfigurazzjoni Parzjali" f'Gwida għall-Utent tal-Edizzjoni Intel Quartus Prime Pro: Rikonfigurazzjoni parzjali
• "L-applikazzjoni ta' Limitazzjonijiet tal-pjan ta' l-art b'mod inkrementali" fl-Intel Quartus Prime Pro Edition Gwida għall-Utent: Konfigurazzjoni mill-ġdid parzjali

Tħejjija tar-Reviżjonijiet tal-Implimentazzjoni tal-PR
Int trid tipprepara r-reviżjonijiet tal-implimentazzjoni tal-PR qabel ma tkun tista' tiġbor u tiġġenera l-bitstream PR għall-ipprogrammar tal-apparat. Din is-setup tinkludi żżid ir-reġjun statiku .qdb file bħala s-sors file għal kull reviżjoni ta’ implimentazzjoni. Barra minn hekk, trid tispeċifika l-entità korrispondenti tar-reġjun PR.

1. Biex tissettja r-reviżjoni attwali, ikklikkja Proġett ➤ Reviżjonijiet, agħżel blinking_led_default bħala l-isem tar-Reviżjoni, u mbagħad ikklikkja Issettja Kurrenti.
2. Biex tivverifika s-sors korrett għal kull reviżjoni tal-implimentazzjoni, ikklikkja Proġett ➤Żid/Neħħi Files fil-Proġett. Il-blinking_led.sv file jidher fil- file lista.

Files Paġna

1. Irrepeti l-passi 1 sa 2 biex tivverifika s-sors l-ieħor tar-reviżjoni tal-implimentazzjoni files:

Isem tar-Reviżjoni tal-Implimentazzjoni	Sors File
blinking_led_default	blinking_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Biex tivverifika l-.qdb file assoċjati mal-partizzjoni tal-għeruq, ikklikkja Assenji ➤ Tieqa tal-Ħitan tad-Disinn. Ikkonferma li l-Partition Database File jispeċifika l-blinking_led_static.qdb file, jew ikklikkja darbtejn fuq il-Partition Database File ċellula biex tispeċifika dan file. Alternattivament, il-kmand li ġej jassenja dan file: set_instance_assignment -name QDB_FILE_PARTIZZJONI \ blinking_led_static.qdb -to |
2. Fiċ-ċellula Re-binding tal-Entità, speċifika l-isem tal-entità ta' kull partizzjoni PR li tibdel fir-reviżjoni tal-implimentazzjoni. Għar-reviżjoni tal-implimentazzjoni blinking_led_default, l-isem tal-entità huwa blinking_led. F'dan it-tutorja, tissostitwixxi l-istanza u_blinking_led mir-reviżjoni bażi kompila mal-entità ġdida blinking_led.

Nota: Assenjazzjoni ta' rbit mill-ġdid ta' entità ta' post huwa miżjud mar-reviżjoni ta' implimentazzjoni awtomatikament. Madankollu, trid tibdel l-isem tal-entità default fl-assenjazzjoni għal isem tal-entità xieraq għad-disinn tiegħek.

Isem tar-Reviżjoni tal-Implimentazzjoni	Entità Re-binding
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Rebinding ta' Entità

1. Biex tiġbor id-disinn, ikklikkja Ipproċessar ➤ Ibda l-Kompilazzjoni. Alternattivament, il-kmand li ġej jikkompila dan il-proġett: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Irrepeti l-passi t'hawn fuq biex tipprepara reviżjonijiet blinking_led_slow u blinking_led_empty: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Nota: Tista' tispeċifika kwalunkwe settings speċifiċi tal-Fitter li trid tapplika waqt il-kumpilazzjoni tal-implimentazzjoni tal-PR. Is-settings speċifiċi tal-Fitter jaffettwaw biss it-twaħħil tal-persona, mingħajr ma jaffettwaw ir-reġjun statiku importat.

Programmazzjoni tal-Bord
Dan it-tutorja juża bord ta 'żvilupp Intel Agilex F-Series FPGA fuq il-bank, barra mill-islot PCIe* fil-magna ospitanti tiegħek. Qabel ma tipprogramma l-bord, kun żgur li tkun imlejt il-passi li ġejjin:

1. Qabbad il-provvista tal-enerġija mal-bord tal-iżvilupp FPGA Intel Agilex F-Series.
2. Qabbad l-Intel FPGA Download Cable bejn il-port USB tal-PC tiegħek u l-Intel FPGA Download Cable fuq il-bord tal-iżvilupp.

Biex tmexxi d-disinn fuq il-bord ta 'żvilupp Intel Agilex F-Series FPGA:

1. Iftaħ is-softwer Intel Quartus Prime u kklikkja Għodda ➤ Programmatur.
2. Fil-Programmer, ikklikkja Hardware Setup u agħżel USB-Blaster.
3. Ikklikkja Auto Detect u agħżel l-apparat, AGFB014R24AR0.
4. Ikklikkja OK. Is-softwer Intel Quartus Prime jiskopri u jaġġorna l-Programmatur bit-tliet apparati FPGA fuq il-bord.
5. Agħżel l-apparat AGFB014R24AR0, ikklikkja Ibdel File u tagħbija l-blinking_led_default.sof file.
6. Ippermetti l-Programm/Ikkonfigura għal blinking_led_default.sof file.
7. Ikklikkja Start u stenna li l-istrixxa tal-progress tilħaq il-100%.
8. Osserva l-LEDs fuq il-bord teptip bl-istess frekwenza bħad-disinn ċatt oriġinali.
9. Biex tipprogramma biss ir-reġjun PR, ikklikkja bil-lemin fuq il-blinking_led_default.sof file fil-Programmatur u kklikkja Żid Programmazzjoni PR File.
10. Agħżel il-blinking_led_slow.pr_partition.rbf file.
11. Itfi Programm/Konfigurat għal blinking_led_default.sof file.
12. Ippermetti Programm/Konfigura għal blinking_led_slow.pr_partition.rbf file u kklikkja Ibda. Fuq il-bord, osserva LED[0] u LED[1] ikomplu jteptep. Meta l-istrixxa tal-progress tilħaq 100%, LED[2] u LED[3] teptip aktar bil-mod.
13. Biex tipprogramma mill-ġdid ir-reġjun PR, ikklikkja bil-lemin fuq il-.rbf file fil-Programmatur u kklikkja Ibdel l-Ipprogrammar tal-PR File.
14. Agħżel il-.rbf files għaż-żewġ personas l-oħra biex josservaw l-imġieba fuq il-bord. Tagħbija l-blinking_led_default.rbf file tikkawża li l-LEDs teptip bi frekwenza speċifika, u t-tagħbija tal-blinking_led_empty.rbf file tikkawża li l-LEDs jibqgħu ON.

L-ipprogrammar tal-Bord tal-Iżvilupp FPGA Intel Agilex F-SeriesFluss tal-Ittestjar tal-Hardware

Is-sekwenzi li ġejjin jiddeskrivu l-fluss tal-ittestjar tal-hardware tad-disinn ta 'referenza.
Setup tal-Hardware tal-Ospitanti Esterni tal-Apparat Intel Agilex

Ipprogramma l-Helper FPGA (Ospitanti Esterni)
Is-sekwenza li ġejja tiddeskrivi l-ipprogrammar tal-FPGA helper li jopera bħala l-host estern tal-proċess PR:

1. Speċifika l-issettjar tal-interface tal-istrimjar Avalon li jikkorrispondi mal-mod li tagħżel (x8, x16, jew x32).
2. Inizjalizza l-pjattaforma billi tipprogramma l-helper FPGA billi tuża l-Intel Quartus Prime Programmer u l-kejbil tal-konfigurazzjoni konness.
3. Bl-użu tal-helper FPGA, aqra s-sinjali CONF_DONE u AVST_READY. CONF_DONE għandu jkun 0, AVST_READY għandu jkun 1. Il-loġika għolja fuq dan il-pin tindika li l-SDM huwa lest li jaċċetta data minn host estern. Dan l-output huwa parti mill-SDM I/O.

Nota: Il-pin CONF_DONE jindika host estern li t-trasferiment bitstream huwa suċċess. Uża dawn is-sinjali biss biex tissorvelja l-proċess sħiħ tal-konfigurazzjoni taċ-ċippa. Irreferi għall-Gwida għall-Utent tal-Konfigurazzjoni Intel Agilex għal aktar informazzjoni dwar dan il-pin.

Ipprogramma d-DUT FPGA bi Full Chip SOF permezz ta' External Host Is-sekwenza li ġejja tiddeskrivi l-ipprogrammar tad-DUT FPGA biċ-ċippa sħiħa SRAM Object File (.sof) bl-użu ta' l-interface ta' streaming Avalon ospitanti:

1. Ikteb iċ-ċippa bitstream sħiħa fil-memorja esterna DDR4 tal-helper FPGA (host estern).
2. Ikkonfigura d-DUT FPGA biċ-ċippa sħiħa .sof billi tuża l-interface Avalon streaming (x8, x16, x32).
3. Aqra l-istatus tas-sinjali tal-konfigurazzjoni DUT FPGA. CONF_DONE għandu jkun 1, AVST_READY għandu jkun 0.

Speċifikazzjonijiet taż-żmien: Kontrollur Estern ta 'Rikonfigurazzjoni Parzjali Intel FPGA IP

Ipprogramma d-DUT FPGA mal-Ewwel Persona permezz tal-Ospitanti Esterni

1. Applika l-iffriżar fuq ir-reġjun tal-PR fil-mira fid-DUT FPGA.
2. Billi tuża l-Intel Quartus Prime System Console, asserixxi pr_request biex tibda r-rikonfigurazzjoni parzjali. AVST_READY għandu jkun 1.
3. Ikteb l-ewwel PR persona bitstream fil-memorja esterna DDR4 tal-helper FPGA (host estern).
4. Bl-użu ta 'interface ta' streaming Avalon (x8, x16, x32), ikkonfigura mill-ġdid id-DUT FPGA bl-ewwel persona bitstream.
5. Biex tissorvelja l-istatus tal-PR, ikklikkja Għodda ➤ System Console biex tniedi System Console. Fis-System Console, immonitorja l-istatus tal-PR:
   • pr_error huwa 2—konfigurazzjoni mill-ġdid fil-proċess.
   • pr_error huwa 3—il-konfigurazzjoni mill-ġdid hija kompluta.
6. Applika unfreeze fuq ir-reġjun PR fid-DUT FPGA.

Nota: Jekk iseħħ żball waqt l-operazzjoni PR, bħal nuqqas fil-verifika tal-verżjoni jew verifika tal-awtorizzazzjoni, l-operazzjoni PR tintemm.

Informazzjoni Relatata

• Gwida għall-Utent tal-Konfigurazzjoni Intel Agilex
• Gwida għall-Utent Intel Quartus Prime Pro Edition: Għodod tad-Debug

Storja ta' Reviżjoni tad-Dokument għal AN 991: Konfigurazzjoni mill-ġdid parzjali permezz ta' Pinnijiet ta' Konfigurazzjoni (Ospitanti Esterni) Disinn ta' Referenza għall-Bord ta' Żvilupp FPGA Intel Agilex F-Series

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Bidliet
2022.11.14	22.3	• Rilaxx inizjali.

AN 991: Konfigurazzjoni mill-ġdid parzjali permezz ta' Pinnijiet ta' Konfigurazzjoni (Ospitanti Esterni) Disinn ta' Referenza: għal Bord ta' Żvilupp FPGA Intel Agilex F-Series

Tweġibiet għall-Mistoqs Frekwenti Fuq Fuq:

• Q X'inhu PR permezz tal-pinnijiet tal-konfigurazzjoni?
• A Konfigurazzjoni Ospitanti Esterni f'paġna 3
• Q X'għandi bżonn għal dan id-disinn ta' referenza?
• A Rekwiżiti tad-Disinn ta’ Referenza f’paġna 6
• Q Fejn nista 'nikseb id-disinn ta' referenza?
• A Rekwiżiti tad-Disinn ta’ Referenza f’paġna 6
• Q Kif nagħmel PR permezz ta' konfigurazzjoni esterna?
• A Walkthrough tad-Disinn ta' Referenza f'paġna 6
• Q X'inhu PR persona?
• A Id-Definizzjoni ta’ Personas f’paġna 11
• Q Kif nipprogramma l-bord?
• A Ipprogramma l-Bord f’paġna 17
• Q X'inhuma l-kwistjonijiet u l-limitazzjonijiet magħrufa tal-PR?
• A Forums ta' Appoġġ Intel FPGA: PR
• Q Għandek taħriġ dwar il-PR?
• A Katalogu tat-Taħriġ Tekniku tal-FPGA tal-Intel

Verżjoni Online Ibgħat Feedback

• ID: 750856
• Verżjoni: 2022.11.14

Dokumenti / Riżorsi

intel 750856 Bord ta 'żvilupp Agilex FPGA [pdfGwida għall-Utent 750856, 750857, 750856 Agilex FPGA Development Board, Agilex FPGA Development Board, FPGA Development Board, Development Board, Board

Referenzi

• Manwal għall-Utent