intel 750856 Agilex FPGA razvojna ploča

Informacije o proizvodu

Ovaj referentni dizajn je za Intel Agilex F-Series FPGA razvojnu ploču. Koristi Intel FPGA IP kontroler vanjske konfiguracije djelomične rekonfiguracije i ima jednostavnu PR regiju. Intel Agilex Device External Host Hardware Setup sastoji se od vanjskog uređaja (Helper FPGA), DUT FPGA i dizajna vašeg vanjskog hosta. Dizajn hosta u vanjskom uređaju odgovoran je za hosting PR procesa. PR pinovi se koriste za povezivanje oba uređaja i mogu biti bilo koji dostupni korisnički I/O.

Upute za uporabu proizvoda

Konfiguracija vanjskog glavnog računala

Da biste izvršili konfiguraciju vanjskog hosta, slijedite ove korake:

1. Napravite dizajn hosta u vanjskom uređaju za hosting PR procesa.
2. Spojite PR pinove s vanjskog uređaja na kontroler vanjske konfiguracije djelomične rekonfiguracije Intel FPGA IP u DUT FPGA.
3. Strujanje podataka o konfiguraciji iz dizajna glavnog računala na pinove sučelja za strujanje Intel Agilex Avalon koji odgovaraju PR signalima rukovanja s IP-a.

Djelomična rekonfiguracija putem operacije konfiguracijskih pinova

Sljedeći niz opisuje operaciju djelomične rekonfiguracije putem konfiguracijskih pinova:

1. Potvrdite pr_request pin povezan s vanjskim konfiguracijskim kontrolerom djelomične rekonfiguracije Intel FPGA IP.
2. IP potvrđuje signal zauzetosti kako bi označio da je PR proces u tijeku (neobavezno).
3. Ako je konfiguracijski sustav spreman za PR operaciju, postavlja se pin avst_ready, koji pokazuje da je spreman prihvatiti podatke.
4. Strujanje PR konfiguracijskih podataka preko pinova avst_data i pina avst_valid, slijedeći Avalon specifikaciju strujanja za prijenos podataka s povratnim pritiskom.
5. Streaming se zaustavlja kada se pin avst_ready poništi.
6. Poništite pin avst_ready kako biste označili da više podataka nije potrebno za PR operaciju.
7. Intel FPGA IP kontroler vanjske konfiguracije za djelomičnu rekonfiguraciju poništava signal zauzetosti kako bi označio kraj procesa (opcionalno).

Djelomična rekonfiguracija putem referentnog dizajna konfiguracijskih pinova (vanjski host).

Ova bilješka o aplikaciji demonstrira djelomičnu rekonfiguraciju putem konfiguracijskih pinova (vanjski host) na Intel® Agilex® F-Series FPGA razvojnoj ploči.

Referentni dizajn završenview

Značajka djelomične rekonfiguracije (PR) omogućuje vam da dinamički rekonfigurirate dio FPGA, dok preostali FPGA dizajn nastavlja funkcionirati. Možete stvoriti više osoba za određenu regiju u svom dizajnu koje ne utječu na rad u područjima izvan ove regije. Ova metodologija je učinkovita u sustavima gdje više funkcija vremenski dijele iste resurse FPGA uređaja. Trenutna verzija softvera Intel Quartus® Prime Pro Edition uvodi novi i pojednostavljeni tijek kompilacije za djelomičnu rekonfiguraciju. Ovaj Intel Agilex referentni dizajn koristi Intel FPGA IP kontroler vanjske konfiguracije za djelomičnu rekonfiguraciju i ima jednostavno PR područje.

Postavljanje hardvera vanjskog hosta Intel Agilex uređaja

Konfiguracija vanjskog glavnog računala

U konfiguraciji vanjskog glavnog računala prvo morate izraditi dizajn glavnog računala u vanjskom uređaju za hosting PR procesa, kao što pokazuje postavljanje hardverskog vanjskog glavnog računala Intel Agilex uređaja. Dizajn glavnog računala struji podatke o konfiguraciji na pinove sučelja za strujanje Intel Agilex Avalon koji odgovaraju PR signalima rukovanja koji dolaze iz Intel FPGA IP kontrolera vanjske konfiguracije djelomične rekonfiguracije. PR pinovi koje koristite za povezivanje oba uređaja mogu biti bilo koji dostupni korisnički I/O.

Sljedeći slijed opisuje djelomičnu rekonfiguraciju putem operacije konfiguracijskih pinova:

1. Najprije postavite pr_request pin koji je povezan s vanjskim konfiguracijskim kontrolerom djelomične rekonfiguracije Intel FPGA IP.
2. IP potvrđuje signal zauzetosti kako bi označio da je PR proces u tijeku (neobavezno).
3. Ako je konfiguracijski sustav spreman za podvrgavanje PR operaciji, avst_ready pin se potvrđuje da je spreman prihvatiti podatke.
4. Započnite slati podatke o konfiguraciji PR-a preko pinova avst_data i pina avst_valid, dok se pridržavate Avalonove specifikacije strujanja za prijenos podataka s povratnim pritiskom.
5. Streaming se zaustavlja svaki put kada se pin avst_ready poništi.
6. Nakon prijenosa svih konfiguracijskih podataka, avst_ready pin se poništava kako bi označio da više podataka nije potrebno za PR operaciju.
7. Intel FPGA IP kontroler vanjske konfiguracije za djelomičnu rekonfiguraciju uklanja signal zauzeća kako bi označio kraj procesa (opcionalno).
8. Možete provjeriti pinove pr_done i pr_error kako biste potvrdili je li PR operacija uspješno dovršena. Ako dođe do pogreške, kao što je greška u provjeri verzije i provjeri autorizacije, PR operacija se prekida.

Povezane informacije

• Intel Agilex F-serija FPGA razvojni komplet Web Stranica
• Intel Agilex F-Series FPGA Development Kit korisnički priručnik
• Intel Quartus Prime Pro Edition korisnički priručnik: djelomična rekonfiguracija

Djelomična rekonfiguracija kontrolera vanjske konfiguracije Intel FPGA IP
Kontroler vanjske konfiguracije djelomične rekonfiguracije potreban je za korištenje konfiguracijskih pinova za strujanje PR podataka za PR operaciju. Morate povezati sve priključke najviše razine kontrolera vanjske konfiguracije djelomične rekonfiguracije Intel FPGA IP na pr_request pin kako biste omogućili rukovanje glavnog računala s upraviteljem sigurnih uređaja (SDM) iz jezgre. SDM određuje koje vrste konfiguracijskih pinova koristiti, u skladu s vašim MSEL postavkama.

Djelomična rekonfiguracija kontrolera vanjske konfiguracije Intel FPGA IP

Djelomična rekonfiguracija Postavke parametara regulatora vanjske konfiguracije

Parametar	Vrijednost	Opis
Omogući zauzeto sučelje	Omogućiti or Onemogući	Omogućuje vam da omogućite ili onemogućite sučelje zauzetosti, koje potvrđuje signal koji označava da je PR obrada u tijeku tijekom vanjske konfiguracije. Zadana postavka je Onemogući.

Djelomična rekonfiguracija Priključci kontrolera vanjske konfiguracije

Naziv priključka	Širina	Smjer	Funkcija
pr_zahtjev	1	Ulazni	Označava da je PR proces spreman za početak. Signal je provodnik koji nije sinkroniziran s bilo kojim signalom takta.
pr_greška	2	Izlaz	Označava pogrešku djelomične rekonfiguracije.: • 2'b01—opća PR pogreška • 2'b11—pogreška nekompatibilnog bitstreama Ovi signali su vodovi koji nisu sinkronizirani s bilo kojim izvorom takta.
pr_učinjeno	1	Izlaz	Označava da je PR proces završen. Signal je provodnik koji nije sinkroniziran s bilo kojim signalom takta.
početna_adresa	1	Ulazni	Određuje početnu adresu PR podataka u Active Serial Flashu. Ovaj signal možete omogućiti odabirom bilo kojeg Avalon®-SV or Aktivni serijski za Omogućite Avalon-ST pinove ili aktivne serijske pinove parametar. Signal je provodnik koji nije sinkroniziran s bilo kojim signalom takta.
resetirati	1	Ulazni	Aktivan visoki, sinkroni signal resetiranja.
out_clk	1	Izlaz	Izvor takta koji generira unutarnji oscilator.
zauzet	1	Izlaz	IP potvrđuje ovaj signal kako bi označio prijenos PR podataka u tijeku. Ovaj signal omogućujete odabirom Omogućiti za Omogući zauzeto sučelje parametar.

Zahtjevi referentnog dizajna

Upotreba ovog referentnog dizajna zahtijeva sljedeće:

• Instalacija Intel Quartus Prime Pro Edition verzije 22.3 s podrškom za obitelj Intel Agilex uređaja.
• Povezivanje s Intel Agilex F-Series FPGA razvojnom pločom na stolu.
• Preuzimanje dizajna prampdostupan na sljedećoj lokaciji: https://github.com/intel/fpga-partial-reconfig.

Za preuzimanje dizajna prampono:

1. Pritisnite Kloniraj ili preuzmi.
2. Pritisnite Download ZIP. Raspakirajte fpga-partial-reconfig-master.zip file.
3. Dođite do podmape tutorials/agilex_external_pr_configuration za pristup referentnom dizajnu.

Vodič kroz referentni dizajn

Sljedeći koraci opisuju implementaciju djelomične rekonfiguracije putem konfiguracijskih pinova (vanjski host) na Intel Agilex F-Series FPGA razvojnoj ploči:

• Korak 1: Početak
• Korak 2: Stvaranje particije dizajna
• Korak 3: Dodjeljivanje područja postavljanja i usmjeravanja
• Korak 4: Dodavanje IP-a kontrolera vanjske konfiguracije djelomične rekonfiguracije
• Korak 5: Definiranje osoba
• Korak 6: Stvaranje revizija
• Korak 7: Sastavljanje osnovne revizije
• Korak 8: Priprema revizija implementacije PR-a
• Korak 9: Programiranje ploče

Korak 1: Početak
Za kopiranje referentnog dizajna files u svoje radno okruženje i sastavite blinking_led ravni dizajn:

1. Napravite direktorij u svom radnom okruženju, agilex_pcie_devkit_blinking_led_pr.
2. Kopirajte preuzetu podmapu tutorials/agilex_pcie_devkit_blinking_led/flat u direktorij, agilex_pcie_devkit_blinking_led_pr.
3. U softveru Intel Quartus Prime Pro Edition kliknite File ➤ Otvorite Project i odaberite blinking_led.qpf.
4. Da biste razradili hijerarhiju ravnog dizajna, kliknite Processing ➤ Start ➤ Start Analysis & Synthesis. Alternativno, u naredbenom retku pokrenite sljedeću naredbu: quartus_syn blinking_led -c blinking_led

Stvaranje particije dizajna

Morate stvoriti particije dizajna za svaku PR regiju koju želite djelomično rekonfigurirati. Sljedeći koraci stvaraju particiju dizajna za instancu u_blinking_led.

Izrada dizajnerskih particija

1. Desnom tipkom miša kliknite instancu u_blinking_led u Project Navigatoru i kliknite Design Partition ➤ Reconfigurable. Ikona particije dizajna pojavljuje se pored svake instance koja je postavljena kao particija.
2. Pritisnite Assignments ➤ Design Partitions Window. Prozor prikazuje sve particije dizajna u projektu.
3. Uredite naziv particije u prozoru za dizajn particija dvostrukim klikom na naziv. Za ovaj referentni dizajn preimenujte naziv particije u pr_partition
   • Bilješka: Kada stvorite particiju, softver Intel Quartus Prime automatski generira naziv particije, na temelju naziva instance i putanje hijerarhije. Ovaj zadani naziv particije može se razlikovati od svake instance.
4. Za izvoz finalizirane statičke regije iz kompilacije osnovne revizije, dvaput kliknite unos za root_partition u Post Final Exportu File i upišite blinking_led_static. gdb.

Izvoz završne snimke posta u prozoru dizajna particijaProvjerite sadrži li blinking_led.qsf sljedeće dodjele koje odgovaraju vašoj rekonfigurabilnoj particiji dizajna:

Povezane informacije
“Stvaranje particija dizajna” u korisničkom priručniku za Intel Quartus Prime Pro Edition: djelomična rekonfiguracija

Dodjeljivanje položaja i područja usmjeravanja za PR particiju
Za svaku osnovnu reviziju koju kreirate, tok PR dizajna postavlja odgovarajuću jezgru osobe u vašu regiju PR particije. Za lociranje i dodjeljivanje PR regije u tlocrtu uređaja za vašu osnovnu reviziju:

1. Desnom tipkom miša kliknite instancu u_blinking_led u Project Navigatoru i kliknite Logic Lock Region ➤ Create New Logic Lock Region. Regija se pojavljuje u prozoru Logic Lock Regions.
2. Vaše područje postavljanja mora uključivati ​​blinking_led logiku. Odaberite područje postavljanja lociranjem čvora u Chip Planneru. Desnom tipkom miša kliknite naziv regije u_blinking_led u prozoru Logic Lock Regions Window i kliknite

Lociranje čvora ➤ Lociranje u Planeru čipova. Područje u_blinking_led označeno je bojom

Lokacija čvora planera čipova za blinking_led

1. U prozoru Logic Lock Regions navedite koordinate regije postavljanja u stupcu Origin. Ishodište odgovara donjem lijevom kutu regije. Na primjerample, da biste postavili područje postavljanja s (X1 Y1) koordinatama kao (163 4), odredite podrijetlo kao X163_Y4. Softver Intel Quartus Prime automatski izračunava (X2 Y2) koordinate (gore desno) za područje postavljanja, na temelju visine i širine koju navedete.
   • Bilješka: Ovaj vodič koristi (X1 Y1) koordinate – (163 4), te visinu i širinu od 20 za područje postavljanja. Definirajte bilo koju vrijednost za područje postavljanja. Provjerite pokriva li regija blinking_led logiku.
2. Omogućite opcije Reserved i Core-Only.
3. Dvaput pritisnite opciju Routing Region. Pojavljuje se dijaloški okvir Logic Lock Routing Region Settings.
4. Odaberite Fiksno s proširenjem za vrstu usmjeravanja. Odabirom ove opcije automatski se dodjeljuje duljina proširenja od 2.
   • Bilješka: Područje usmjeravanja mora biti veće od područja postavljanja kako bi se monteru pružila dodatna fleksibilnost kada motor usmjerava različite osobe.

Prozor Logic Lock RegionsProvjerite sadrži li blinking_led.qsf sljedeće dodjele koje odgovaraju vašem tlocrtu:

Povezane informacije
“Tlocrt dizajna djelomične rekonfiguracije” u korisničkom priručniku za Intel Quartus Prime Pro Edition: djelomična rekonfiguracija

Dodavanje kontrolera vanjske konfiguracije djelomične rekonfiguracije Intel FPGA IP
Djelomična rekonfiguracija vanjskog konfiguracijskog kontrolera Intel FPGA IP sučelja s Intel Agilex PR kontrolnim blokom za upravljanje izvorom bitstreama. Morate dodati ovaj IP svom dizajnu kako biste implementirali vanjsku konfiguraciju. Slijedite ove korake za dodavanje kontrolera vanjske konfiguracije djelomične rekonfiguracije
Intel FPGA IP za vaš projekt:

1. Upišite Djelomična rekonfiguracija u polje za pretraživanje IP kataloga (Alati ➤ IP katalog).
2. Dvaput kliknite na Djelomična rekonfiguracija Vanjski kontroler konfiguracije Intel FPGA IP.
3. U dijaloškom okviru Stvaranje IP varijante upišite external_host_pr_ip kao File ime, a zatim kliknite Stvori. Pojavljuje se uređivač parametara.
4. Za parametar Omogući zauzeto sučelje odaberite Onemogući (zadana postavka). Kada trebate koristiti ovaj signal, postavku možete prebaciti na Omogući.

Omogućite parametar zauzetog sučelja u uređivaču parametara

1. Klik File ➤ Spremite i izađite iz uređivača parametara bez generiranja sustava. Uređivač parametara generira IP varijaciju external_host_pr_ip.ip file i dodaje file blinking_led projektu. AN 991: Djelomična rekonfiguracija putem konfiguracijskih pinova (vanjski host) Referentni dizajn 750856 | 2022.11.14 AN 991:
   • Bilješka:
   • a. Ako kopirate external_host_pr_ip.ip file iz pr direktorija, ručno uredite blinking_led.qsf file uključiti sljedeći redak: set_global_assignment -name IP_FILE pr_ip.ip
   • b. Postavite IP_FILE dodjela nakon SDC_FILE zadaci (blinking_led. dc) u vašem blinking_led.qsf file. Ovaj poredak osigurava odgovarajuće ograničenje IP jezgre kontrolera djelomične rekonfiguracije.
   • Bilješka: Za otkrivanje satova, .sdc file jer PR IP mora slijediti bilo koji .sdc koji stvara taktove koje IP jezgra koristi. Omogućavate ovu narudžbu osiguravajući da .ip file za PR IP jezgra pojavljuje se nakon bilo kojeg .ip files ili .sdc files koje koristite za definiranje ovih satova u .qsf file za vašu reviziju projekta Intel Quartus Prime. Za više informacija, pogledajte Korisnički priručnik za djelomično rekonfiguriranje IP rješenja.

Ažuriranje dizajna najviše razine

Za ažuriranje top.sv file s PR_IP instancom:

1. Da dodate instancu external_host_pr_ip u dizajn najviše razine, skinite komentar sa sljedećih blokova koda u top.sv file:

Definiranje persona
Ovaj referentni dizajn definira tri odvojene osobe za jednu PR particiju. Kako biste definirali i uključili osobe u svoj projekt:

1. Stvorite tri SystemVerilog files, blinking_led.sv, blinking_led_slow.sv i blinking_led_empty.sv u vašem radnom direktoriju za tri osobe.

Persone referentnog dizajna

Bilješka:

• blinking_led.sv već je dostupan kao dio files kopirate iz poddirektorija flat/. Ovo jednostavno možete ponovno upotrijebiti file.
• Ako kreirate SystemVerilog files iz Intel Quartus Prime uređivača teksta, onemogućite Add file na opciju trenutnog projekta, prilikom spremanja files.

Stvaranje revizija

Tijek PR dizajna koristi značajku revizije projekta u softveru Intel Quartus Prime. Vaš početni dizajn je osnovna revizija, gdje definirate statičke granice regije i rekonfigurabilne regije na FPGA. Iz osnovne revizije stvarate višestruke revizije. Ove revizije sadrže različite implementacije za PR regije. Međutim, sve revizije implementacije PR-a koriste isti položaj najviše razine i rezultate usmjeravanja iz osnovne revizije. Da biste sastavili PR dizajn, morate izraditi reviziju PR implementacije za svaku osobu. Dodatno, morate dodijeliti tipove revizije za svaku reviziju. Dostupne vrste revizija su:

• Djelomična rekonfiguracija – baza
• Djelomična rekonfiguracija – Implementacija Persona

Sljedeća tablica navodi naziv revizije i vrstu revizije za svaku od revizija:

Nazivi i vrste revizija

Naziv revizije	Vrsta revizije
blinking_led.qsf	Djelomična rekonfiguracija – baza
blinking_led_default.qsf	Djelomična rekonfiguracija – Implementacija Persona
blinking_led_slow.qsf	Djelomična rekonfiguracija – Implementacija Persona
blinking_led_empty.qsf	Djelomična rekonfiguracija – Implementacija Persona

Postavljanje osnovne vrste revizije

1. Pritisnite Projekt ➤ Revizije.
2. U nazivu revizije odaberite blinking_led reviziju, a zatim kliknite Postavi trenutnu.
3. Pritisnite Primijeni. Blinking_led revizija prikazuje se kao trenutna revizija.
4. Za postavljanje vrste revizije za blinking_led kliknite Dodjele ➤ Postavke ➤ Općenito.
5. Za Vrsta revizije odaberite Djelomična rekonfiguracija – Osnovna, a zatim kliknite U redu.
6. Provjerite sadrži li blinking_led.qsf sada sljedeću dodjelu: ##blinking_led.qsf set_global_assignment -name REVISION_TYPE PR_BASE

Stvaranje revizija implementacije

1. Za otvaranje dijaloškog okvira Revizije kliknite Projekt ➤ Revizije.
2. Za izradu nove revizije dvaput kliknite < >.
3. U nazivu revizije navedite blinking_led_default i odaberite blinking_led za Na temelju revizije.
4. Za vrstu revizije odaberite Djelomična rekonfiguracija – PersonaImplementation.

Stvaranje revizija

1. Slično, postavite vrstu revizije za blinking_led_slow i blinking_led_empty revizije.
2. Provjerite je li svaki .qsf file sada sadrži sljedeću dodjelu: set_global_assignment -name REVISION_TYPE PR_IMPL set_instance_assignment -name ENTITY_REBINDING \ place_holder -to u_blinking_led gdje je place_holder zadani naziv entiteta za novostvorenu reviziju PR implementacije.

Revizije projekta

Sastavljanje osnovne revizije

1. Za prevođenje osnovne revizije kliknite Obrada ➤ Pokreni kompilaciju. Alternativno, sljedeća naredba kompajlira osnovnu reviziju: quartus_sh –flow compile blinking_led -c blinking_led
2. Pregledajte bitstream filekoji generiraju u izlazu_files imenik.

Generirano Files

Ime	Tip	Opis
blinking_led.sof	Osnovno programiranje file	Koristi se za konfiguraciju baze punog čipa
blinking_led.pr_partition.rbf	PR bitstream file za osnovnu osobu	Koristi se za djelomičnu rekonfiguraciju osnovne osobe.
blinking_led_static.qdb	.qdb baza podataka file	Finalizirana baza podataka file koristi se za uvoz statičke regije.

Povezane informacije

• “Tlocrt dizajna djelomične rekonfiguracije” u korisničkom priručniku za Intel Quartus Prime Pro Edition: djelomična rekonfiguracija
• “Postepena primjena ograničenja tlocrta” u korisničkom priručniku za Intel Quartus Prime Pro Edition: djelomična rekonfiguracija

Priprema revizija provedbe PR-a
Morate pripremiti revizije PR implementacije prije nego što možete prevesti i generirati PR bitstream za programiranje uređaja. Ova postavka uključuje dodavanje statičke regije .qdb file kao izvor file za svaku reviziju implementacije. Osim toga, morate navesti odgovarajući entitet PR regije.

1. Za postavljanje trenutne revizije kliknite Projekt ➤ Revizije, odaberite blinking_led_default kao naziv revizije, a zatim kliknite Postavi trenutnu.
2. Za provjeru ispravnog izvora za svaku reviziju implementacije kliknite Projekt ➤Dodaj/Ukloni Fileu projektu. Trepćući_led.sv file pojavljuje se u file popis.

Files Stranica

1. Ponovite korake od 1 do 2 za provjeru drugog izvora revizije implementacije files:

Naziv revizije implementacije	Izvor File
blinking_led_default	treptanje_led.sv
blinking_led_empty	blinking_led_empty.sv
blinking_led_slow	blinking_led_slow.sv

1. Za provjeru .qdb file povezanu s korijenskom particijom, kliknite Assignments ➤ Design Partitions Window. Potvrdite da particijska baza podataka File navodi blinking_led_static.qdb file, ili dvaput kliknite particijsku bazu podataka File ćeliju da to odredite file. Alternativno, sljedeća naredba to dodjeljuje file: set_instance_assignment -name QDB_FILE_PARTICIJA \ blinking_led_static.qdb -to |
2. U ćeliji Ponovno povezivanje entiteta navedite naziv entiteta svake PR particije koju promijenite u reviziji implementacije. Za reviziju implementacije blinking_led_default, naziv entiteta je blinking_led. U ovom vodiču prepisujete u_blinking_led instancu iz kompilacije osnovne revizije s novim blinking_led entitetom.

Bilješka: Dodjela ponovnog povezivanja entiteta rezerviranog mjesta automatski se dodaje reviziji implementacije. Međutim, morate promijeniti zadani naziv entiteta u dodjeli u odgovarajući naziv entiteta za svoj dizajn.

Naziv revizije implementacije	Ponovno povezivanje entiteta
blinking_led_default	blinking_led
blinking_led_slow	blinking_led_slow
blinking_led_empty	blinking_led_empty

Ponovno povezivanje entiteta

1. Za kompajliranje dizajna kliknite Obrada ➤ Pokreni kompilaciju. Alternativno, sljedeća naredba kompajlira ovaj projekt: quartus_sh –flow compile blinking_led –c blinking_led_default
2. Ponovite gornje korake za pripremu blinking_led_slow i blinking_led_empty revizija: quartus_sh –flow compile blinking_led –c blinking_led_slow quartus_sh –flow compile blinking_led –c blinking_led_empt

Bilješka: Možete navesti bilo koje postavke specifične za Montera koje želite primijeniti tijekom kompilacije PR implementacije. Specifične postavke montera utječu samo na prilagodbu osobe, bez utjecaja na uvezeno statičko područje.

Programiranje ploče
Ovaj vodič koristi Intel Agilex F-Series FPGA razvojnu ploču na stolu, izvan PCIe* utora na vašem računalu. Prije nego programirate ploču, provjerite jeste li dovršili sljedeće korake:

1. Spojite napajanje na Intel Agilex F-Series FPGA razvojnu ploču.
2. Spojite Intel FPGA kabel za preuzimanje između USB priključka vašeg računala i priključka Intel FPGA kabela za preuzimanje na razvojnoj ploči.

Za pokretanje dizajna na Intel Agilex F-Series FPGA razvojnoj ploči:

1. Otvorite softver Intel Quartus Prime i kliknite Alati ➤ Programer.
2. U programatoru kliknite Postavljanje hardvera i odaberite USB-Blaster.
3. Pritisnite Auto Detect i odaberite uređaj, AGFB014R24AR0.
4. Pritisnite OK. Softver Intel Quartus Prime otkriva i ažurira programator s tri FPGA uređaja na ploči.
5. Odaberite uređaj AGFB014R24AR0, kliknite Promijeni File i učitajte blinking_led_default.sof file.
6. Omogući program/konfiguraciju za blinking_led_default.sof file.
7. Pritisnite Start i pričekajte da traka napretka dosegne 100%.
8. Promatrajte LED diode na ploči kako trepću istom frekvencijom kao i izvorni ravni dizajn.
9. Da biste programirali samo PR regiju, desnom tipkom miša kliknite blinking_led_default.sof file u Programeru i kliknite Dodaj PR programiranje File.
10. Odaberite blinking_led_slow.pr_partition.rbf file.
11. Onemogući program/konfiguriraj za blinking_led_default.sof file.
12. Omogući program/konfiguraciju za blinking_led_slow.pr_partition.rbf file i kliknite Start. Na ploči promatrajte LED [0] i LED [1] koji nastavljaju treptati. Kada traka napretka dosegne 100%, LED[2] i LED[3] trepere sporije.
13. Za reprogramiranje PR regije desnom tipkom miša kliknite .rbf file u programeru i kliknite na Change PR programiranje File.
14. Odaberite .rbf files druge dvije osobe da promatraju ponašanje na ploči. Učitavanje blinking_led_default.rbf file uzrokuje treptanje LED dioda na određenoj frekvenciji i učitavanje blinking_led_empty.rbf file uzrokuje da LED diode ostanu UKLJUČENE.

Programiranje Intel Agilex F-serije FPGA razvojne pločeTijek testiranja hardvera

Sljedeći nizovi opisuju tok testiranja hardvera referentnog dizajna.
Postavljanje hardvera vanjskog hosta Intel Agilex uređaja

Programirajte Helper FPGA (vanjski host)
Sljedeći niz opisuje programiranje pomoćnog FPGA koji radi kao vanjski host PR procesa:

1. Odredite postavku Avalon streaming sučelja koja odgovara načinu rada koji odaberete (x8, x16 ili x32).
2. Inicijalizirajte platformu programiranjem pomoćnog FPGA pomoću Intel Quartus Prime programera i povezanog konfiguracijskog kabela.
3. Koristeći pomoćni FPGA, pročitajte signale CONF_DONE i AVST_READY. CONF_DONE bi trebao biti 0, AVST_READY bi trebao biti 1. Visoka logika na ovom pinu označava da je SDM spreman prihvatiti podatke s vanjskog glavnog računala. Ovaj izlaz je dio SDM I/O.

Bilješka: Pin CONF_DONE signalizira vanjskom hostu da je prijenos bitstreama uspješan. Koristite ove signale samo za nadzor cijelog procesa konfiguracije čipa. Više informacija o ovom pinu potražite u korisničkom priručniku za Intel Agilex konfiguraciju.

Programirajte DUT FPGA sa punim čipom SOF preko vanjskog glavnog računala Sljedeći redoslijed opisuje programiranje DUT FPGA sa punim čipom SRAM objekta File (.sof) koristeći sučelje za strujanje hosta Avalon:

1. Zapišite cijeli bitstream čipa u DDR4 vanjsku memoriju pomoćnog FPGA (vanjski host).
2. Konfigurirajte DUT FPGA s punim čipom .sof koristeći Avalon streaming sučelje (x8, x16, x32).
3. Pročitajte status DUT FPGA konfiguracijskih signala. CONF_DONE treba biti 1, AVST_READY treba biti 0.

Specifikacije vremena: Djelomična rekonfiguracija vanjskog kontrolera Intel FPGA IP

Programirajte DUT FPGA s prvom osobom putem vanjskog glavnog računala

1. Primijenite zamrzavanje na ciljanu PR regiju u DUT FPGA.
2. Koristeći Intel Quartus Prime System Console, assert pr_request za početak djelomične rekonfiguracije. AVST_READY treba biti 1.
3. Zapišite prvi bitstream PR osobe u DDR4 vanjsku memoriju pomoćnog FPGA (vanjski host).
4. Koristeći Avalon streaming sučelje (x8, x16, x32), rekonfigurirajte DUT FPGA s prvim osobnim bitstreamom.
5. Za praćenje PR statusa kliknite Alati ➤ Konzola sustava za pokretanje Konzole sustava. U konzoli sustava pratite PR status:
   • pr_error je 2—rekonfiguracija u tijeku.
   • pr_error je 3—rekonfiguracija je dovršena.
6. Primijenite odmrzavanje na PR regiju u DUT FPGA.

Bilješka: Ako dođe do pogreške tijekom PR operacije, kao što je greška u provjeri verzije ili provjeri autorizacije, PR operacija se prekida.

Povezane informacije

• Korisnički priručnik za konfiguraciju Intel Agilex
• Korisnički priručnik za Intel Quartus Prime Pro Edition: Alati za uklanjanje pogrešaka

Povijest revizija dokumenta za AN 991: Djelomična rekonfiguracija putem konfiguracijskih pinova (vanjski host) Referentni dizajn za Intel Agilex F-Series FPGA razvojnu ploču

Verzija dokumenta	Intel Quartus Prime verzija	Promjene
2022.11.14	22.3	• Prvo izdanje.

AN 991: Djelomična rekonfiguracija putem konfiguracijskih pinova (vanjski host) Referentni dizajn: za Intel Agilex F-Series FPGA razvojnu ploču

Odgovori na najčešća pitanja:

• Q Što je PR putem konfiguracijskih pinova?
• A Konfiguracija vanjskog glavnog računala na stranici 3
• Q Što mi treba za ovaj referentni dizajn?
• A Referentni zahtjevi za dizajn na stranici 6
• Q Gdje mogu dobiti referentni dizajn?
• A Referentni zahtjevi za dizajn na stranici 6
• Q Kako mogu izvesti PR putem vanjske konfiguracije?
• A Vodič kroz referentni dizajn na stranici 6
• Q Što je PR osoba?
• A Definiranje osoba na stranici 11
• Q Kako da programiram ploču?
• A Programirajte ploču na stranici 17
• Q Koji su poznati problemi i ograničenja PR-a?
• A Forumi podrške za Intel FPGA: PR
• Q Imate li obuku o PR-u?
• A Tehnički katalog obuke za Intel FPGA

Mrežna verzija Pošaljite povratne informacije

• ID: 750856
• Verzija: 2022.11.14

Dokumenti / Resursi

intel 750856 Agilex FPGA razvojna ploča [pdf] Korisnički priručnik 750856, 750857, 750856 Agilex FPGA razvojna ploča, Agilex FPGA razvojna ploča, FPGA razvojna ploča, razvojna ploča, ploča

Reference

• korisnički priručnik